JP5300732B2 - 高速シリアルバッファを有するメモリシステム - Google Patents
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Claims (14)
- それぞれが1つ以上のメモリデバイスおよびパラレル相互接続(165)を備えた1つ以上のメモリユニット(110)と、
前記パラレル相互接続(165)を介して前記1つ以上のメモリユニット(110)に接続された1つ以上のバッファユニット(170)と、
各々のシリアル相互接続(160)を介して前記1つ以上のバッファユニット(170)の各々に接続され、かつ前記パラレル相互接続(165)を介して前記1つ以上のメモリユニット(110)の各々に接続されたメモリコントローラ(100)と、を有し、
前記1つ以上のバッファユニット(170)のそれぞれは、前記メモリコントローラ(100)からコマンド情報を受信すると、前記各々のシリアル相互接続(160)を介して前記メモリコントローラ(100)からデータを受信し、前記パラレル相互接続(165)を介して前記1つ以上のメモリユニット(110)に前記データを送信するように構成され、
前記メモリコントローラ(100)は、前記1つ以上のバッファユニット(170)から受信された情報に基づいて、前記メモリコントローラ(100)によって送信されるデータの信号位相整合を調整することによって、前記メモリコントローラ(100)と前記1つ以上のバッファユニット(170)間のデータ転送を非対称的に制御するように構成されているメモリシステム(10)。 - 各シリアル相互接続(160)は、それぞれが前記1つ以上のバッファユニット(170)の所定のバッファユニットと前記メモリコントローラ(100)との間でデータを伝達するように構成された複数の差動双方向データ信号パスを有する請求項1に記載のメモリシステム(10)。
- 各シリアル相互接続(160)は、前記メモリコントローラ(100)から前記1つ以上のバッファユニット(170)の所定のバッファユニットに前記コマンド情報を伝達するように構成された差動コマンド信号パスを有する請求項1に記載のメモリシステム(10)。
- 前記パラレル相互接続(165)は、グループ分けされた複数の双方向データ信号パスを有し、各グループは、前記1つ以上のバッファユニット(170)の所定のバッファユニットと前記1つ以上のメモリユニット(110)との間でデータを伝達するように構成されている請求項2に記載のメモリシステム(10)。
- 前記各々のシリアル相互接続(160)の各差動双方向データ信号パスを介して伝達される前記データは、前記パラレル相互接続(165)の双方向データ信号パスの各々のサブセットによって伝達される請求項4に記載のメモリシステム(10)。
- 前記シリアル相互接続(160)は第1のデータ転送速度で動作し、前記パラレル相互接続(165)は第2のデータ転送速度で動作し、前記第1のデータ転送速度は第2の転送速度よりも高速である請求項1に記載のメモリシステム(10)。
- 各シリアル相互接続は、前記メモリコントローラ(100)から前記1つ以上のバッファユニット(170)の所定のバッファユニットにクロックを伝達するように構成された差動クロック信号パスを有し、前記差動クロック信号の各々は、前記第1のデータ転送速度で動作する請求項6に記載のメモリシステム(10)。
- 前記パラレル相互接続(165)は、それぞれが前記メモリコントローラ(100)から前記1つ以上のメモリユニット(110)にクロック信号を伝達するように構成された1つ以上のクロック信号パスを有し、各クロック信号は前記第2のデータ転送速度で動作する請求項6に記載のメモリシステム(10)。
- 前記1つ以上のバッファユニット(170)の各々は、前記シリアル相互接続(160)の1つ以上の一方向巡回冗長符号(CRC)信号パスを介してCRC情報を送信するように構成されており、前記CRC情報は、前記各々のシリアル相互接続(160)を介して前記メモリコントローラによって送信される前記データに対応している請求項1に記載のメモリシステム(10)。
- 各シリアル相互接続(160)は、それぞれが、前記メモリコントローラ(100)から前記1つ以上のバッファユニット(170)に、データ、アドレスおよび前記コマンド情報を伝達するように構成された複数の下り差動一方向信号パスを有する請求項1に記載のメモリシステム(10)。
- 各シリアル相互接続(160)は、前記メモリコントローラ(100)から前記1つ以上のバッファユニット(170)の各々にシリアルクロック信号を伝達するように構成された下り一方向差動クロック信号パスを有する請求項10に記載のメモリシステム(10)。
- 各シリアル相互接続(160)は、それぞれが前記1つ以上のバッファユニット(170)の1つから前記メモリコントローラ(100)にデータおよび巡回冗長符号(CRC)情報を伝達するように構成された複数の上り差動一方向信号パスを有する請求項1に記載のメモリシステム(10)。
- 各シリアル相互接続(160)は、前記1つ以上のバッファユニット(170)の1つから前記メモリコントローラ(100)にシリアルクロック信号を伝達するように構成された上り一方向差動クロック信号パスを有する請求項12に記載のメモリシステム(10)。
- プロセッサ(601)と、
前記プロセッサに接続された、請求項1〜13のいずれか1項に記載のメモリシステム(10)と、を有するコンピュータシステム(500)。
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