CN101583934B - 包含高速串联缓冲器的存储器系统 - Google Patents

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Abstract

一种存储器系统，包含一个或多个存储器单元，各该存储器单元包含一个或多个存储器装置与并行互连(parallelinterconnect)。该系统亦包含存储器控制器，该存储器控制器可控制该存储器控制器与所述存储器单元之间的数据传输(data transfer)。该存储器系统复包括一个或多个缓冲器单元(buffer unit)，所述缓冲器单元系通过该并行互连连接至所述存储器单元。所述缓冲器单元之每一个系通过分别的串行互连(serial interconnect)连接至该存储器控制器。各缓冲器单元可响应从该存储器控制器接收命令信息(command information)而接收从该存储器控制器通过该分别的串行互连来的数据以及亦将该数据通过该并行互连传送至所述存储器单元。该存储器控制器可复通过依据从所述缓冲器单元所接收的信息调整传送的数据的信号特性，来非对称地控制该存储器控制器与所述缓冲器单元之间的数据传输。

Description

包含高速串联缓冲器的存储器系统
技术领域
本发明系有关于计算机存储器系统，且更特别地，有关于存储器控制器与存储器单元之间的数据传输。
背景技术
计算机系统使用许多不同种类的系统存储器。一种常见种类的系统存储器系使用可拆卸式存储器模块(removable memory module)来加以实作。存储器模块具有不同种类与配置(configuration)。然而，大体而言，存储器模块可实作成具有边缘(edge)连接器与数个存储器装置之印刷电路板。该存储器模块可被插入于插座(socket)中，该插座系位于主机板或其它系统板上。常用的存储器模块已知为双直列存储器模块(dual in-line memory module，DIMM)，虽然还有其它种类。于其它系统中，存储器装置可为不可拆卸的(non-removable)，以及可被直接装设于该主机板或系统板。
计算机系统处理器速度与效能于最近历史中已经迅速地提升。然而，系统存储器效能已经典型地落后。如此，某些系统效能改良可能被该系统存储器之效能所限制。因此，系统存储器频宽(bandwidth)与容量之改良对系统设计者可能为重大的考虑。
虽然系统存储器效能之改良为可能的，但这些改良有时是昂贵的。如此，可能想要的是改良系统存储器频宽与容量但却保持低成本。
发明内容
本发明揭示包含高速串行(serial)缓冲器的存储器系统之各种实施例。于一个实施例中，该存储器系统包含一个或多个存储器单元(如双直列存储器模块(DIMM))，举例而言，每个存储器单元包含一个或多个存储器装置及并行互连(parallel interconnect)。该存储器系统也包含存储器控制器，该存储器控制器可控制该存储器控制器与所述存储器单元之间的数据传输。该存储器系统复具有一个或多个缓冲器单元，所述缓冲器单元系通过该并行互连连接至所述存储器单元。所述缓冲器单元之每一个通过分别的串行互连连接至该存储器控制器。各缓冲器单元可响应从该存储器控制器接收命令信息而接收从该存储器控制器通过该分别的串行互连来之数据以及亦将该数据通过该并行互连传送至所述存储器单元。该存储器控制器可复配置以通过依据从所述缓冲器单元所接收的信息调整传送的数据的信号特性，来非对称地控制该存储器控制器与所述缓冲器单元之间的数据传输。
于一个特定实作中，各个分别的串行互连包含多个差动式双向数据信号路径(differential bidirectional data signal path)。各差动式双向数据信号路径可能在给定的缓冲器单元与该存储器控制器之间传递数据。此外，该并行互连包含多个双向数据信号路径，所述双向数据信号路径系排列成数个群组(group)。各群组可在给定的缓冲器单元与该存储器控制器之间传递数据。此外，通过各差动式双向数据信号路径所传递的该数据可由该并行互连的双向数据信号路径之分别的子集(subset)所传递。
于另一个特定实作中，各个分别的串行互连包括差动式命令信号路径(differential command signal path)，该差动式命令信号路径可将该命令信息从该存储器控制器传递至给定的缓冲器单元。
于另一个特定实作中，各个分别的串行互连包括多个下行差动式单向信号路径(downstream differential unidirectional signal path)与下行单向差动式时钟信号路径(downstream unidirectional differential clocksignal path)。所述下行差动式单向信号路径之每一个可将数据以及该地址(address)与命令信息从该存储器控制器传递至该一个或多个缓冲器单元。该下行单向差动式时钟信号路径可将串行时钟信号(serial clocksignal)从该存储器控制器传递至该一个或多个缓冲器单元之每一个。
于再另一个实作中，各个分别的串行互连包括多个上行差动式单向信号路径(upstream differential unidirectional signal path)。所述上行差动式单向信号路径之每一个可将数据与循环冗余码(cyclic redundancycode，CRC)信息从该一个或多个缓冲器单元之其中之一传递至该存储器控制器。
附图说明
图1为包括高速缓冲器的存储器系统之一个实施例之方块图。
图2为显示图1的存储器系统组件之更详细态样之图。
图3为显示于图1与图2中所显示之实施例之例示丛讯操作(burstoperation)之时序(timing)图。
图4为描述于图1至图3中所显示之实施例之操作之流程图。
图5为包括于图1中所显示的存储器系统之计算机系统之一个实施例之方块图。
图6为包括具有双模式存储器互连的存储器控制器之计算机系统之一个实施例之方块图。
图7为包括高速缓冲器的存储器系统之另一实施例之方块图。
图8为显示图7的存储器系统组件之更详细态样之图。
图9为描述于图7与图8中所显示之实施例之操作之流程图。
图10为包括于图7中所显示的存储器系统之计算机系统之一个实施例之方块图。
图11为包括具有双模式存储器互连的存储器控制器之计算机系统之另一个实施例之方块图。
尽管本发明可允许各种修改及替代形式，但本发明之特定实施例系所述图式中之范例所显示，并将在此被详细地描述。然而，应了解的是，所述图式及对所述图式之描述并非意欲将本发明限制成所揭露之特别形式。相反地，本发明系用以涵盖落在由该附加的申请专利范围所界定之本发明之精神及范畴内所有的修改、等效者(equivalent)及替代者。需注意的是，使用遍及本说明书中的字“可/可能(may)”系于可容许范围(permissive sense)中(即有潜力(having the potential to)、能够(being able to))，而非强制范围(mandatory sense)(即必须(must))。
具体实施方式
现翻至图1，系显示包含高速串行缓冲器之一个实施例的存储器系统之方块图。存储器系统10包含存储器控制器100，存储器控制器100系连接至存储器单元110A到110H、以及至缓冲器单元170A到170J。需注意的是，包含具有数字与字母之参考指示器(reference designator)之组件可能仅被该数字所参考。举例而言，存储器单元110A可能在适当之处被参考如存储器单元110。同样需注意的是，存储器控制器100可能为存储器控制器，该存储器制器为芯片组((如可能使用于北桥(Northbridge)配置中)的部分。或者，如图5所示，存储器控制器100可能为嵌入式方案的部分，在该嵌入式方案中，存储器控制器100系嵌入于具有一个或多个处理器核心(processor core)(举例而言)之处理节点中。
于一个实作中，存储器单元110A-110H可能为存储器模块(如双直列存储器模块(DIMM)，举例而言)。像这样，每一个DIMM可能包含多个存储器装置(未显示)(如在该动态随机存取存储器(dynamic randomaccess memory，DRAM)家族的存储器装置中之装置，举例而言)。然而，需注意的是，大体而言，系统10的存储器单元110可能表示任何类型的系统存储器。
于该显示之实施例中，存储器控制器100系通过高速串行互连160A与160B连接至缓冲器单元170。于一个实施例中，每一个高速串行互连160使用差动式信号技术。高速串行互连160可能包含多个差动式双向数据信号路径(differential bidirectional data signal path，DDQ)、差动式缓冲器命令信号路径(differential buffer command signalpath，BCMD)、差动式时钟信号路径(differential clock signal path，WCLK)、以及差动式循环冗余码信号路径(CRC)。于该显示之实施例中，系显示有两个存储器频道。像这样，串行互连160A可能被用于一个频道，并因此连接至缓冲器单元170A至170F，而串行互连160B可能被用于其它频道，并因此连接至缓冲器单元170G至170J。需注意的是，在该显示之实施例中，缓冲器单元170E与170J之每一个之部分为未使用，并且可能被用于其它目的(视需求)。
此外，存储器控制器100系通过并行互连165连接至存储器单元110。如所示，在存储器控制器100与存储器单元110之间之并行互连165可能包含地址/命令信号路径(address/command signal path，ADDR/CMD)、以及时钟信号路径(clock signal path，MCLK)。类似于所示之该两个串行互连，系显示有两个ADDR/CMD/MCLK信号路径。所述ADDR/CMD/MCLK信号路径之每一个可能被用于分别的存储器频道。如所示，所述ADDR/CMD/MCLK信号路径之其中之一系连接至存储器单元110A至110D，而其它的ADDR/CMD/MCLK信号路径系连接至存储器单元110E至110H。此外，缓冲器单元170亦系通过并行互连165连接至存储器单元110。如所示，并行互连165也包含数据路径(data path，DQ)与数据频闪信号路径(data strobe signal path，DQS)。于一个实施例中，存储器控制器100可能通过将地址与命令通过所述ADDR/CMD信号路径发送，以控制存储器单元110之操作。
将详加论述如下，所述DQ数据路径可能将数据从缓冲器单元170传送至存储器单元110及将数据从存储器单元110传送至缓冲器单元170。所述DQ数据路径可能包含若干八位(eight-bit)(字节宽(byte-wide))数据路径。举例而言，该完整(full)数据路径可能为288个位宽，但该完整数据路径可能被分割为数个字节尺寸之部分。需注意的是，在一个实施例中，该288个位可能包含四个核对字节(check byte)，而在其它实施例中，可能使用其它数量的核对字节。也需注意的是，该完整数据路径可能包含任何数量的数据位，并且被分割为不同尺寸之部分。所述串行互连160之该DDQ数据路径可能串行地传送该数据，该数据系通过该并行互连且以高速传送。举例而言，该DDQ0信号路径可能传送对应于DQ[0:3]之数据位，该DDQ1信号路径可能传送对应于DQ[4:7]之数据位，余依此类推，虽然其它映像(mapping)是可能。
存有各种方式，在所述方式中，所述数据路径可能被连接至存储器单元110。举例而言，可考虑缓冲器单元170可能为单一集成电路之部分。然而，由于这种实作所可能需要的接脚的数量，其可能不可行。像这样，于一个实施例中，该数据路径可能被分散并组成于较小的单元。因此，于一个实施例中，每一个缓冲器单元170可能为提供缓冲器功能性至分别的群组之独立式集成电路。
于一个实施例中，在写入操作期间每一个串行的缓冲器单元170，可能根据时钟串行地输入并储存二个字节，并且随后将那些二个字节以并行的方式于并行互连165上传送。为了达到该必须的输送量(throughput)，于一个实施例中，该串行互连160可能以四倍于并行互连165于所述数据信号路径上传输数据之速率传输数据。然而，所述ADDR/CMD信号路径与所述MCLK信号路径可能以一半于并行互连165之数据路径之速率操作。举例而言，该串行互连160可能以6.4GT/s于所述DDQ数据路径上传输数据，而并行互连165之所述数据信号路径DQ/DQS则可能以1600MT/s传输数据，以及所述ADDR/CMD与MCLK信号路径可能以800MT/s操作。需注意的是，在其它实施例中，串行缓冲器单元170可能先储存任何数量的字节，然后才将他们传输至并行互连165上。亦需注意的是，串行互连160可能以与并行互连165有关之任何合适数据速率操作。
CRC信号路径可能将CRC信息从每一个缓冲器单元170通过分别的单向差动式信号路径传送至存储器控制器100。此外，时钟信号路径可能传送WCLK信号至每一个缓冲器单元170。类似地，所述BCMD信号路径将缓冲器命令从该存储器控制器100传送至缓冲器单元170之每一个。
于一个实施例中，存储器控制器100可能通过通过所述BCMD信号路径所发送之命令来控制缓冲器单元170之操作。像这样，缓冲器单元170可能具有正常操作模式以及配置与测试模式。举例而言，在正常数据操作期间，记忆控制器100可能发送用于数据及前与后文(pre-and post-amble)之读取与写入命令，以读取与写入该数据储存器(datastorage)，并调整所述DQ信号路径之相位偏移量(phase offset)。此外，存储器控制器100可能通过发送各种回送(loopback)命令、CRC控制命令、以及CRC训练型态(CRC training pattern)命令(举例而言)，以控制所述缓冲器单元170之配置、训练与测试。
于高数据速率下，缓冲器单元170或存储器控制器100接收位错误之机率系需注意的。因此，可能有必要以错误侦测码来保护存储器控制器100与缓冲器单元170之间的传输，该错误侦测码将坚定地(robustly)侦测受保护方块中之多个位错误(multiple bit error)。于一个实施例中，可能使用CRC码以提供这种多个位错误侦测。更详言之，如图2所示，为了简化该缓冲器单元及/或所述存储器模块中之逻辑(logic)，及将错误报告至存储器控制器100，缓冲器单元170不是依据其所正在产生的数据便是依据其所正在接收的数据计算CRC。因此，为了将该CRC信息传输回到存储器控制器100，可能使用所述单向CRC信号路径。如于图2所示，CRC单元250可能依据其内部数据计算该CRC，并且将该CRC数据发送回到存储器控制器100。当在该链接(link)上任一方向侦测到错误时，存储器控制器100可能通过重试该操作以更正该错误。
于一个实施例中，该CRC信息可被计算，并与该数据同时发送于从缓冲器单元170至存储器控制器100之传输上，因此该CRC可能与当其到达存储器控制器100时寸其所正在保护之该数据方块于同一时间为可利用的。于一个实施例中，关联于计算该CRC之延迟可能通过于写入-至-读取(write-to-read)、以及读取-至-写入(read-to-write)转换期间引入至所述数据路径上之延迟而被减轻。
如上所述，许多习知系统通过实作控制功能(如于两者通讯装置中之时钟相位恢复、频道均等(equalization)、错误侦测，举例而言)来控制高速双向通讯。然而，如下之详加论述，可能简化缓冲器单元170，以使这类型的控制功能变成非对称。像这样，存储器控制器100可能包含控制功能，该控制功能可能动态地与适应地调整传输的写入数据的信号特性(举例而言，相位等)，以致能(enable)缓冲器单元170依据从缓冲器单元170所接收的信息正确地读取该数据。此外，存储器控制器100可能调整其内部接收器特性，以致能存储器控制器100接收由缓冲器单元170所发送之数据。此外，存储器控制器100可能调整提供至缓冲器单元170之时钟信号之相位，以致能地址与命令信息可被正确地取样(sample)。
更特别地，于高数据速率下，于该传输路径中用于总线(bus)中之不同信号的延迟之不确定性，可能需要那些信号之接收器的取样时钟之每位相位调整(perbit phase adjustment)。为了避免使用这电路于缓冲器单元170中，存储器控制器100可能调整其所传输之时钟与数据信号之相位，以避免复杂的相移电路(phase shifting circuit)于该从装置(slave)中。像这样，于该显示之实施例中，存储器控制器100包含连接至传送单元102、接收单元104、以及时钟单元106之控制单元101。控制单元101可能依据从缓冲器单元170所接收之数据计算相位信息，缓冲器单元170可能被用于调整存储器控制器100中各种时钟边缘之相位。举例而言，响应此类如CRC数据与读取数据的信息，控制单元101可能分别地控制传送单元102、接收单元104、以及时钟单元106中之相位追踪与调整电路(于图2中所示)。此功能系结合图2与图5之描述而详论如下。
参考图2，系显示为图1的存储器系统组件之更详细态样的图。为了清楚与简化，对应于那些显示于图1中之组件系相同地编号。存储器控制器100系通过差动式串行互连160连接至串行缓冲器170。需注意的是，缓冲器单元170可能为显示于图1中之缓冲器单元170A至170J之其中任何之一之代表。因此，差动式串行互连160包含差动式WCLK信号路径、差动式BCMD信号路径、差动式CRC信号路径、以及差动式数据信号路径DDQ[7:0]。
存储器控制器100包含6.4GHz时钟信号，该6.4GHz时钟信号可能通过图1之时钟单元106所产生，并连接至可变相位单元(variablephase unit)293、294、295与296，可变相位单元293、294、295与296可能为时钟单元106之部分并且可能提供该内部时钟给存储器控制器100。可变相位单元293、294、295与296之输出分别提供该时钟信号给正反器(flip-flops，FF)290、289、286与284。该可变相位单元293系连接至FF 290之时钟输出。由于FF 290具有以回馈回路(feedbackloop)方式连接至该输入之反相器292，该6.4GHz时钟为输出如3.2GHz时钟。FF 290之输出系连接至差动式输出驱动器291之输入，差动式输出驱动器291之输出系连接至该差动式WCLK信号路径。该写入数据系连接至FF 286之输入。FF 286之输出系连接至差动式均等输出驱动器(differential equalization output driver)287。驱动器287之输出系连接至DDQ[7:0]之一个信号路径。因此，对于DDQ[7:0]之每一个信号路径，可能使用类似的写入数据输出路径(未显示)。同样地，对于读取数据，DDQ[7:0]之一个信号路径系连接至差动式输入缓冲器283，差动式输入缓冲器283之输出系连接至FF 284之输入。FF 284之输出系提供如读取数据至存储器控制器100的其它部分(未显示)。该CRC信号路径系连接至差动式输入缓冲器281，差动式输入缓冲器281之输出系连接至接收器时钟数据恢复单元(receiver clock data recovery unit，RxCDR)282之输入。RxCDR系连接至每一位偏移单元(per bit offsetunit)285，每一位偏移单元285系连接至可变相位单元296。缓冲器命令信息系提供至FF 289之输入。FF 289之输出系连接至差动式均等输出驱动器288，差动式均等输出驱动器288系连接至该差动式BCMD信号路径。
缓冲器单元170包含缓冲器209，缓冲器209代表所述DDQ[7:0]信号路径之每一个的差动式输入缓冲器。缓冲器209系连接以接收在所述DDQ[7:0]信号路径之其中之一上所发送的写入数据。缓冲器209之输出系连接至FF 208之输入。FF 208之输出系连接至写入先进先出(FIFO)220。写入FIFO 220之输出系连接至DRAM接口256，DRAM接口256为用于通过并行互连165与存储器单元110介接(interface)之该输入缓冲器与输出驱动器电路之代表。如所示，有16个数据频闪信号路径DQS[15:0]与32个数据信号路径DQ[31:0]作为并行互连165之部分。从写入FIFO来之该写入数据可能通过DQ[31:0]被输出至所述存储器单元110。需注意的是，虽然仅有显示所述DQ与DQS信号，为了简化起见，已经省略其它信号。亦需注意的是，虽然未显示由于简化，所述MCLK与DQS信号可能为差动式信号。
从存储器单元110通过DQ[31:0]来之读取数据系通过DRAM接口256连接至多任务器(multiplexer，mux)203之一个输入。mux 203之输出系提供至FF 206之输入。控制逻辑255控制mux 203之多任务器输入选择。FF 206之输出系连接至差动式均等数据输出驱动器210，差动式均等数据输出驱动器210系连接至DDQ[7:0]之所述差动式信号路径之其中之一。
缓冲器单元170包含控制逻辑255，控制逻辑255系连接以接收从存储器控制器100通过输入缓冲器201来之该缓冲器命令信息(buffercommand information，BCMD)，输入缓冲器201系连接至FF 202之输入。该BCMD信息可能引起控制逻辑255以驱动写入数据至所述DQ数据路径上，或者读取用于所述DQ数据路径之数据，或者进入与退出初始顺序(initialization sequence)等。因此，控制逻辑255可能控制该DRAM接口256、CRC单元250、mux 203、以及其它电路。
于该显示之实施例中，该3.2GHz时钟系连接至FF 202、205、208与206之时钟输入。FF 202、205、208与206之每一个系显示如双边缘型正反器(dual edge flip flop)，意指他们系配置成在该输入时钟信号之领先边缘(leading edge)及落后边缘(trailing edge)处将该‘D’输入闩锁住(latch)。因此，写入数据以及BCMD信息可能以6.4Gb/s传送于在其分别的数据路径上，以及使用该3.2GHz时钟被输入闩锁住。类似地，由于存储器控制器100以6.4GHz操作，读取数据、以及CRC信息可能以6.4Gb/s被传送在其分别的信号路径上，并且在特定回路倒退模式(loop back mode)期间被使用于存储器控制器100中。
于一个实施例中，当收到写入数据时，其由FF 208所闩锁住，并且储存于写入FIFO 220。写入FIFO 220可能储存该数据直到接收到将通过DRAM接口256被输出至该存储器单元110之足够位。
将详加论述如下结合图5之描述，于操作期间，存储器控制器100可能动态地与适应地调整传输的写入数据的信号特性(举例而言，相位等)与其内部接收器特性，并调整该6.4GHz时钟之相位，该6.4GHz时钟产生提供给缓冲器单元170之该3.2GHz时钟。更特别地(论述如上)，接收单元104包含取样时钟相位调整电路(如RxCDR 282)与偏移单元285，以调整其自身的本地(local)取样时钟相位，以更完美地接收由缓冲器单元170所传输的数据。像这样，每当存储器控制器100正在接收从缓冲器单元170来之CRC数据，接收单元104可能使用RxCDR 282、偏移单元285、以及可变相位单元296，以调整FF 284之时钟相位。此外，存储器控制器100中之控制单元101可能调整可变相位单元293，以调整提供给FF 290之该6.4GHz时钟信号之相位。于初始程序期间(如于激活重置(power-on reset)期间，举例而言)，存储器控制器100可能调整可变相位单元294，以调整提供给FF 289之该6.4GHz时钟信号之相位，以允许缓冲器单元170正确地取样缓冲器命令信号。此外，于初始期间及于在预定时段(interval)之操作期间，控制单元101可能调整可变相位单元295，以调整提供给FF 286之该6.4GHz时钟信号之相位，以调整传输至缓冲器单元170之该写入数据之相位，以致能缓冲器单元170更完美地接收该写入数据。
图3为显示于八位丛讯(eight-bit burst)期间图1及图2所显示之实施例之例示操作的时序图。更特别地，该时序图显示128字节读取/写入/读取丛讯。该图包含所述MCLK与ADD/CMD信号，所述MCLK与ADD/CMD信号由存储器控制器100提供至存储器单元110。该图也显示所述DQ与DQS信号，所述DQ与DQS信号在缓冲器单元170与存储器单元110之间分别地传送数据与数据频闪。所述剩余的信号：DDQ、BCMD、以及CRC信号于存储器控制器100与缓冲器单元170之间传送信息。
如所示，读取命令(举例而言，rdA与rdB)由存储器控制器100被发送至存储器单元110。数个MCLK周期(cycle)之后，该数据与数据频闪信号DQS一起出现于所述DQ信号路径上。在该数据出现于所述DQ信号路径上之前，读取命令(举例而言，r0、r1)系通过所述BCMD信号路径被发送至缓冲器单元170。在该rdA数据系于所述DQ信号路径上后之该下一个MCLK周期，该rdA数据出现于所述DDQ信号路径上。如上所述，该rdA与rdB以平行的方式以两倍于该MCLK速率(举例而言，1600MT/s)从存储器单元110被传送至缓冲器单元170。然而，该数据以较快的数据速率(举例而言，6.4GT/s)从缓冲器单元170被串行地传送至存储器控制器100。
为了减轻从读取转换至写入之总线回转时间(bus turn-aroundtime)，写入数据可能被事先缓冲至缓冲器单元170中。举例而言，如所示，该wrX数据与相关的BCMD写入命令(举例而言，w1)被发送至缓冲器单元170，但那数据直到晚点才被写入于存储器单元110(如通过该虚线所指示)。
该读取/写入/读取顺序可能一般地论述如下：wrX数据由存储器控制器100通过所述DDQ信号路径写入至缓冲器单元170并储存在缓冲器单元170中。存储器控制器100同时地发出读取命令(接着rdB后数个MCLK周期之rdA)通过所述ADDR/CMD信号路径至存储器单元110。刚好于该rdA数据出现于该DQ汇流条上(举例而言，于DDQ上之该wrX数据传输之结束)之前，存储器控制器100发出读取命令(举例而言，r0、r1)通过BCMD至缓冲器单元170。在该rdA与rdB数据系于该DQ汇流条上时，存储器控制器100发送写入命令(举例而言，wrX与wrY)通过该ADDR/CMD汇流条至存储器单元110。该rdA与rdB数据系闩锁于缓冲器单元170中并通过DDQ被发送至存储器控制器100。在DDQ上之该rdB数据传输被完成之前，存储器控制器100发出写入命令(举例而言，w0、w2、以及w3)至缓冲器单元170。该w2命令引起该先前所储存之wrX数据被写入至存储器单元110，而该w3写入命令引起刚通过所述DDQ信号路径所发送之该wrY数据通过所述DQ数据路径被发送至存储器单元110。在该wrX数据正被写入至存储器单元110时，存储器控制器100发出rdC命令通过所述ADDR/CMD信号路径至存储器单元110。某些数目个周期后，该rdC数据与数据频闪分别地出现于所述DQ信号路径与DQS信号路径上。当该rdC数据于所述DQ信号路径上被传输至缓冲器单元170时，存储器控制器100发出该读取命令(举例而言，r0与r1)通过所述BCMD信号路径至缓冲器单元170，因此致能缓冲器单元170通过所述DDQ数据路径发送该读取数据。相似于该wrX数据，该wrZ数据在此丛讯期间并未写入于存储器单元110。反而，其系储存于缓冲器单元170中，以于该下一个写入丛讯期间使用。
如上所述，该CRC系于存储器控制器100与缓冲器单元170之间的读取与写入操作期间产生并且发送至存储器控制器100。该CRC系从BCMD信息、写入数据、以及读取数据所产生，如所述箭头所指示。如所示，所述w1、r0、w0命令、该wrX、rdA、以及rdB数据系用来产生该CRC信息，该CRC信息系发送于所述CRC信号路径上从缓冲器单元170至存储器控制器100。
需注意的是，虽然所述以上的信号可能引起CRC信息被产生并并发送至存储器控制器100(如所示)，所述CRC信号路径可能具有转换，即使当所述缓冲器单元170为闲置(即无传输数据)。如上所述，该CRC数据驱动存储器控制器100中之该RxCDR 282。因此，这些转换致能该读取数据取样时钟被持续地相位校准，以正确地取样该读取数据。
图4为描述显示于图1与图2中之实施例的操作之流程图。如上之简略论述，存储器控制器100与缓冲器单元170之间的该接口为非对称。这就是说，存在于存储器控制器100中的控制功能系多于存在于缓冲器单元170中的控制功能。因此，于供电(power up)期间与于操作期间之预定时间(predetermined times)，存储器控制器100可能调整传输的写入数据的信号特性(举例而言，相位等)，以致能缓冲器单元170依据从缓冲器单元170所接收的信息正确地读取该数据。另外，存储器控制器100可能调整其内部接收器特性，以致能存储器控制器100正确地接收由缓冲器单元170所发送的数据。此外，存储器控制器100可能调整提供给缓冲器单元170之时钟信号之相位，并且调整该BCMD信号之相位，以使缓冲器命令信息被缓冲器单元170正确地取样。
共同地参考图1、图2与图4，并且开始于图4之方块400，在重置或激活情况后(方块400)(于一个实施例中)，控制逻辑255引起缓冲器单元170开始重置于训练模式(方块405)。在进入该训练状态后，所有的双向信号路径驱动器(举例而言，DDQ、DQ、以及DQS)可能被设置于高阻抗状态(方块410)。于该训练模式中，该BCMD信号路径在偶数个MCLK周期期间系回路倒退至该CRC路径(方块415)，而训练型态(举例而言，10101010...)在奇数个MCLK周期期间系输出于该CRC路径上(方块420)。存储器控制器100驱动于该BCMD信号路径上之训练型态，该训练型态在该偶数个MCLK周期期间系输出于该CRC路径上(方块425)。存储器控制器100于CRC路径上得到接收已知数据型态之位锁(bit-lock)与字节锁(byte-lock)(方块430)。另外，存储器控制器100通过调整可变相位单元294，以调整该BCMD时钟信号之相位，所以缓冲器单元170可能在该BCMD信号路径上得到位锁(即位校准(bit alignment))与字节锁(即字节校准(byte alignment))(方块435)。更特别地，存储器控制器100可能将所发送的该型态改变(移位(shift))一个位时间(one bit time)(UI)，以确保缓冲器单元170正确地撷取(capture)每一个位并在所述串行位中移位，及在正确的字节边界(byte boundary)撷取整个八位字节。存储器控制器可能之后发送缓冲器命令，以将缓冲器单元170带出训练模式(方块440)。
为了训练该DDQ数据路径，存储器控制器100发送训练型态(举例而言，具有许多转换的随机型态)通过所述DDQ数据路径。此型态系储存在写入FIFO 220中(方块445)。存储器控制器100读回该储存的型态，以得到位锁(方块450)。存储器控制器100调整该写入数据之相位(举例而言，通过调整可变相位单元295)，以得到大体上为50％之位错误率。该50％转换错误率可能表示该写入数据为接近边缘被取样。存储器控制器100之后将该写入数据之相位调回0.5UI。如此作应会引起FF 208(举例而言)接近每一个数据位之中间取样该数据。此过程可能实施于每一个DDQ信号路径(方块455)。为了得到字节锁，存储器控制器100发送训练型态通过DDQ数据路径。于一个实施例中，该训练型态可能对具有用于每一个字节之不同型态。当监测该CRC信息时，存储器控制器100可能以一个UI增值(increment)之方式移位该训练型态数据。假如该CRC信息为正确，则建立该字节锁(方块460)。一旦该训练型态在缓冲器单元170中被字节锁定(byte-locked)，存储器控制器100尝试以得到读取数据字节锁。于一个实施例中，存储器控制器100读回该字节锁定的训练型态(方块465)。于此点，该串行互连应该被校准，如此位锁与字节锁二者已于所述写入与读取方向中得到。
像这样，该并行DRAM接口256可能被校准。更特别地，于一个实施例中，存储器控制器100在保存该BCMD与DDQ写入相位校准时，可能调整该WCLK相位，直到所述写入相位DQS边缘与所述适合的MCLK边缘校准为止(方块470)。
一旦该缓冲器单元170串行与并行互连系校准的，在正常操作期间，存储器控制器100可能使用上述的训练型态，实施该串行互连160之写入相位训练。此训练可能在预定时段实施。同样地，在闲置期间，存储器控制器100可能通过发送若干闲置命令至缓冲器单元170，以监测与调整BCMD与CRC校准。这些闲置命令可能使预定转换富含CRC型态(predetermined transition rich CRC pattern)被发送于该CRC路径上(方块475)。
翻至图5，系显示包括图1与图2的存储器系统之计算机系统之范例实施例之方块图。需注意的是，对应于图1与图2所显示之组件的组件系相同地编号，以为了清楚与简化。计算机系统500包括连接至存储器缓冲器170与存储器单元110之处理节点。
于一个实作中，所述缓冲器单元170可能为固定于该主机板之集成电路芯片，而所述存储器单元110可能插入至插座中。于另一个实作中，所述缓冲器单元170可能为固定于子板(daughter)之集成电路芯片，该子板可能插入至存储器子卡插座(memory daughter card socket)。于如此实作中，所述子板可能具有插座，用来以竖起排置(riserarrangement)之方式插入所述存储器单元100。
更特别地，该处理节点650包括连接至存储器控制器100之处理器核心601。需注意的是，处理节点650中可能有任何数量的处理器核心601。如上论述，存储器控制器100信号系通过差动式串行互连160连接至存储器缓冲器170，以及通过并行互连165至存储器单元170。如所示，该串行互连包括单向CRC信号路径、单向WCLK信号路径、单向BCMD信号路径、以及双向数据信号路径。另外，该并行互连165包括在所述存储器缓冲器170与存储器单元110之间的双向数据与数据频闪信号路径。此外，并行互连165包括在处理节点650与存储器单元110之间的单向ADDR/CMD与MCLK信号路径。需注意的是，除了所述ADDR/CMD信号之外，可能有其它信号(如芯片选择、库选择(bank select)、以及其它)包括于并行互连165上，然而，为了简化，他们已省略。亦需注意的是，虽然未像如此显示以简化，所述MCLK与DQS信号可能为差动式信号。
参考图6，系显示包括具有双模(dual mode)存储器互连的存储器控制器之计算机系统之一个实施例之方块图。计算机系统700系类似于显示于图5中之计算机系统500。举例而言，计算机系统700也包括连接至存储器缓冲器170与至存储器单元110之处理节点650。然而于图6中，存储器控制器710不同于图5的存储器控制器110，因为其为双模存储器控制器。更特别地，如详细论述如下之细节，存储器控制器710可能选择性被配置以与至存储器单元110之并行互连或与用于缓冲器单元170之串行互连共同操作。
如上简略论述，计算机系统设计者可能想要设计具有大量弹性的数个系统，所以他们的组件可能被尽可能多的系统制造者所使用。因此，于一个实施例中，存储器控制器170可能被配置成以第一模式操作，以提供可能兼容于(compatible)不同的存储器规格之并行存储器互连。举例而言，于不同的实施例中，存储器单元110可能兼容于DDR2、DDR3、或者其它想要的规格。像这样，存储器控制器710可能提供(如其并行互连)兼容于DDR2，以及DDR3技术之并行互连(如想要的)。此外，存储器控制器710可能被配置成以第二模式操作，以提供差动式串行互连(例如图1与图2之串行互连160)。
如图6中所示，配置单元(configuration unit)720可能决定与选择存储器控制器710中之输入/输出(I/O)电路711之配置。于一个实施例中，存储器控制器710之模式可使用处理节点600之硬件连接的外部接脚(hardwired external pin)来加以选择。于如此实施例中，处理节点600之一个或多个外部选择接脚可能被硬件连接至如所示之电路接地(circuitground)，或者连接至VDD或某些其它电压(举例而言)。配置单元720可能侦测该选择接脚状态，并且之后相应地配置存储器控制器710之I/O电路711。于另一个实施例中，存储器控制器模式可能于BIOS 605或其它系统级软件(system level software)之执行期间之系统发动(start-up)期间被选择。
于该显示的实施例中，于该第一模式中存储器控制器710系直接地连接至存储器单元110。于如此配置中，I/O电路711为并行互连，该并行互连包括信号路径(如DQ、DQS、ADDR/CMD，以及MCLK(举例而言))。于该第二模式中，所述I/O电路711改变至差动式串行互连，该差动式串行互连系连接至存储器缓冲器单元170(虚线)(如图1、图2与图5所示)。
为了达到该模式切换，I/O电路711可能包括多个输出驱动器与输入缓冲器。所述驱动器与缓冲器之其中一些可能为差动式电路，而一些可能为单端式(single-ended)。于一个实施例中，取决于该模式，该处理节点之不同I/O接脚与所述驱动器及缓冲器之间的所述连接可能改变。因此，于一个实施例中，I/O电路711之部分可能操作如可程序化互连(programmable interconnect)。
举例而言，如图6所示，所述CRC/DQS信号路径可能于双向DQS信号路径与单向CRC信号路径之间改变。该DQS/BCMD可能亦于双向DQS信号路径与单向BCMD信号路径之间改变。另外，所述WCLK/DQS信号路径可能于双向DQS信号路径与单向WCLK信号路径之间改变。此外，所述DDQ/DQ信号路径可能于双向单端式DQS信号路径与双向差动式数据DDQ信号路径之间改变。
翻至图7，系显示包括高速缓冲器的存储器系统之另一个实施例之方块图。该存储器系统80包括存储器控制器800，存储器控制器800系连接至记体体单元110A至110H、以及至缓冲器单元870A至870D。需注意的是，类似于显示于图1中之该存储器控制器，存储器控制器800可能亦为存储器控制器，该存储器控制器为芯片组(如可能使用于北桥配置中)之部分。或者，如图10中所示，存储器控制器800可能为嵌入式方案之部分，在该嵌入式方案中，存储器控制器800系嵌入在包括一个或多个处理器核心(举例而言)之处理节点中。
为了清楚及简化，对应于那些显示于先前图式中之组件的组件系相同地编号。像这样，于一个实施中，存储器单元110A-110H可能代表存储器模块(如双直列存储器模块(DIMM))(举例而言，如上所述)。于不同实作中，所述存储器单元可能兼容于不同技术，如DDR2与DDR3(举例而言)。
于该显示的实施例中，存储器控制器800系通过串行互连860A至860D连接至缓冲器单元870。于一个实施例中，每一个串行互连860使用差动式信号技术。如将论述细节如下与配合图8之说明，串行差动式互连860A-860D可能每一个包括至每一个缓冲器单元870之上行链接与下行链接。下行链接可能包括多个下行串行数据信号路径(downstream serial data signal path，DSD)与对应的下行串行时钟信号路径(downstream serial clock signal path，DSCLK)，该下行串行时钟信号路径可能用来提供时钟以将数据储存于缓冲器单元870中。类似地，每一个上行链接可能包括多个上行串行数据信号路径(upstream serial datasignal path，USD)与对应的上行串行时钟信号路径(upstream serial clocksignal path，USCLK)，该上行串行时钟信号路径可能用来提供时钟以将数据储存于存储器控制器800中。于该显示的实施例中，系显示四个存储器频道，虽然其它数量为可能的。像这样，串行互连860A可能使用于一个频道，并因此连接至缓冲器单元870A，串行互连860B可能使用于该第二频道并连接至缓冲器单元870B，串行互连860C可能使用于该第三频道并连接至缓冲器单元870C，而串行互连860D可能使用于该第四频道并连接至缓冲器单元870D。
对照于使用于上述之该实施例中之该串行互连160，串行互连860使用数个数据信号路径，所述数据信号路径之每之一传送数据、CRC、以及ADDR/CMD信息。像这样，于一个实施例中，串行互连860可能使用封包协议(packet protocol)，在该封包协议中，所述封包可能包括编码(encoding)，以指明该酬载(payload)是否为ADDR/CMD或数据。另外，每一个封包可能具有格式，该格式具有用于CRC信息之专属位时间、以及酬载(举例而言，数据或ADDR/CMD)。
另外，缓冲器单元870A至870D系通过并行互连865连接至存储器单元110。于一个实施例中，并行互连865可能包括数据路径(DQ)、数据频闪信号路径(DQS)、地址/命令信号路径(ADDR/CMD)、以及时钟信号路径(MCLK)。需注意的是，可能有其它信号(如芯片选择、库选择、检测位、以及其它)包括于该并行互连865上，然而，为了简化，他们已经省略。亦需注意的是，并行互连865可能包括四个频道。像这样，所述频道之其中之一系连接至存储器单元110A至110D，另一个系连接至存储器单元110E至110H，另一个系连接至存储器单元110J至110M，而另一个系连接至存储器单元110N至110R。
如下将更详细的论述，所述DQ数据路径可能将数据从所述缓冲器单元870传送至存储器单元110及将数据从存储器单元110传送至所述缓冲器单元870，而所述串行互连860之差动式数据路径可能串行地传送该数据，该数据以高速通过该并行互连被传送。举例而言，给定的上链接(uplink)USD[0]或下链接(downlink)DSD[0]信号路径可能传送对应于DQ[0:3]之数据位，该USD[1]信号路径可能传送对应于DQ[4:7]之数据位，余依此类推，虽然其它映像为可能。其于某些实施例中，所述串行链接(serial link)就串行数据接脚(serial data pin)的数量而言，可能为非对称的。于一个实施中，该上链接可能较该下链接具有多个数据信号路径，因为假定读取操作较写入操作消耗更多频宽。
类似于上述之所述缓冲器单元170，每一个串行互连860可能以四倍于并行互连865于所述数据信号路径上传输数据的速率传输数据。然而，所述ADDR/CMD信号路径与所述MCLK信号路径可能以一半于并行互连865之数据路径之速率操作。举例而言，该串行互连860可能以6.4GT/s于所述上链接与下链接数据路径上传输数据，而并行互连865之数据信号路径DQ/DQS可能以1600MT/s传输数据，以及所述ADDR/CMD与MCLK信号路径可能以800MT/s操作。需注意的是，该串行互连860可能以关联于并行互连865的任何适合的数据速率操作。
于一个实施例中，存储器控制器800可能通过发送于所述DSD信号路径上之命令控制缓冲器单元870之操作。像这样，缓冲器单元870可能具有正常操作模式以及配置与测试模式。举例而言，于正常数据操作期间，存储器控制器800可能发送用于数据及前与后文之读取与写入命令，以读取与写入该数据储存器，并调整所述DQ信号路径之相位偏移量。另外，存储器控制器800可能通过发送各种回送命令、CRC控制命令、以及CRC训练型态命令(举例而言)，以控制所述缓冲器单元870之配置、训练与测试。
于高数据速率下，缓冲器单元170或存储器控制器100接收位错误之机率系需注意的。因此，可能有必要以错误侦测码来保护存储器控制器100与缓冲器单元170之间的传输，该错误侦测码将坚定地侦测受保护方块中之多个位错误。于一个实施例中，可能使用CRC码以提供这种多个位错误侦测。更特别地，如图2所示，可能产生CRC信息并发送于该上链接与下链接二者。当于任一方向中之该串行互连上侦测出错误时，存储器控制器100可能通过重试该操作更正该错误。于一个实施例中，于该下行链接中所侦测出之CRC错误可能被编码进入该上行CRC中。
于一个实施例中，存储器控制器800可能包括控制功能，该控制功能可能动态地与适应地调整所传输的写入数据的信号特性(举例而言，相位等)，以致能缓冲器单元870依据从缓冲器单元870所接收的信息正确地读取该数据。另外，存储器单元800可能调整其内部接收器特性，以致能存储器控制器100接收由缓冲器单元870所发送的数据。此外，存储器控制器800可能调整提供给缓冲器单元870之时钟信号之相位，以致能地址与命令信息被正确地取样。
更特别地，在高数据速率下，于该传输路径中用于总线(bus)中之不同信号的延迟之不确定性，可能需要那些信号之接收器的取样时钟之每一位相位调整(perbit phase adjustment)。为了避免使用这电路于缓冲器单元870中，存储器控制器800可能调整其所传输之时钟与数据信号之相位，以避免复杂的相移电路于该从装置中。像这样，于该所显示之实施例中，存储器控制器800包含连接至传送单元802、接收单元804、以及时钟单元806之控制单元801。控制单元801可能依据从缓冲器单元870所接收之数据计算相位信息，缓冲器单元870可能被用于调整存储器控制器800中各种时钟边缘之相位。举例而言，响应此类如CRC数据与读取数据的信息，控制单元801可能分别地控制传送单元802、接收单元804、以及时钟单元806中之相位追踪与调整电路(于图8中所示)。此功能系结合图8与图9之描述而详论如下。
参考图8，系显示图7之所述存储器系统组件之更详细态样的图标。为了清楚及简化，对应于那些显示于图7中的组件系相同地标号。存储器控制器800系通过差动式串行互连860连接至串行缓冲器单元870。需注意的是，缓冲器单元870可能代表显示于图7中之缓冲器单元870A至870D之其中任何之一。因此，差动式串行互连860包括下行差动式串行时钟信号路径(DSCLK)，以及下行差动式数据信号路径DSD[11:0]。类似地，差动式串行互连860包括上行差动式串行时钟信号路径(USCLK)，以及上行差动式数据信号路径USD[19:0]。
存储器控制器800包括6.4GHz时钟信号，该6.4GHz时钟信号可能由图7之时钟单元806所产生。于一个实施例中，该6.4GHz时钟为存储器控制器800之内部时钟。可变相位单元890之输出提供该时钟信号给正反器889(FF)。该6.4GHz时钟亦连接至航道抗扭斜电路(lanedeskew circuit)881，以及至FF 893之时钟输入，以产生该串行时钟DSCLK。由于FF 893具有以回馈回路方式连接至该输入之反相器892，该6.4GHz时钟系除以2并输出如3.2GHz串行时钟。该3.2GHz时钟由差动式输出驱动器891以差动方式驱动。
于该显示之实施例中，该写入数据、ADDR/CMD、以及CRC系提供至FF 889之输入。FF 889之输出系连接至差动式均等输出驱动器888。驱动器888之输出系连接至DSD[11:0]之其中一个信号路径。因此，对DSD[11:0]之每一个信号路径而言，可能使用相似的输出路径(未显示)。同样地，对读取数据而言，USD[19:0]之其中一个信号路径系连接至差动式输入缓冲器885，差动式输入缓冲器885之输出系连接至FF 886之输入。FF 886之输出系连接至航道抗扭斜电路881之输入。航道抗扭斜电路881之输出系提供如读取数据与CRC信息至存储器控制器800之其它部分(未显示)。该上行串行时钟信号USCLK系连接至差动式输入缓冲器887，该差动式输入缓冲器887之输出系连接至可变相位单元882。该可变相位单元882之输出系连接至FF 886之时钟输入。
缓冲器单元870包括缓冲器801，缓冲器801系代表用于所述DSD[11:0]信号路径之每一个之差动式输入缓冲器。缓冲器801系连接以接收发送于所述DSD[11:0]信号路径之其中之一上之该写入数据、ADDR/CMD、以及CRC信息。因此，类似于存储器控制器800，对DSD[11:0]之每一个信号路径而言，可能使用类似的输出路径(未显示)。缓冲器801之输出系连接至FF 821之输入。FF 821之输出系连接至FF803之输入。FF 803之输出系连接至命令缓冲器805、CRC单元826、写入FIFO 807、以及输出多任务器(mux)809。写入FIFO 807之输出系连接至DRAM接口256，DRAM接口256系类似于与图2之说明相结合之上述的DRAM接口。如所示，有4个MCLK信号、ADDR/CMD信号、16个数据闪频信号路径DQS[15:0]、以及72个数据信号路径[71:0]，作为并行互连865之部分。从写入FIFO 807来的该写入数据可能通过DQ[71:0]被输出至存储器单元110。需注意的是，为了简化，其它信号已经省略。亦需注意的是，虽然未显示以简化，该MCLK与DQS信号可能为差动式信号。
从存储器单元110通过DQ[71:0]来之读取数据可能通过DRAM接口856被连接至mux 809之一个输入。Mux 809之输出系提供给FF810之输入。控制逻辑855控制mux 809之多任务器输入选择。FF 810之输出系连接至差动式均等数据输出驱动器811，差动式均等数据输出驱动器811系连接至USD[19:0]之差动式信号路径之其中之一。
缓冲器单元870亦包括控制逻辑855，控制逻辑855系连接以从存储器控制器800接收该命令信息(CMD)。该CMD信息可能引起控制逻辑855以驱动写入数据至所述DQ数据路径上，或者读取用于所述DQ数据路径之数据，或者进入与离开初始化，以及测试顺序等。因此，控制逻辑855可能控制该DRAM接口856、CRC单元806与808、mux809、以及其它电路。
于该显示之实施例中，该3.2GHz时钟系连接至FF 810之时钟输入与差动式均等数据输出驱动器812之输入，差动式均等数据输出驱动器812之输出为该上行串行时钟USCLK。该3.2GHz时钟亦连接至该除以4单元(divide by four unit)804，因此提供内部800MHz时钟范围(clock domain)，该内部800MHz时钟范围为该MCLK范围。
于一个实施例中，通过所述DSD[11:0]信号路径所接收的所述封包可能同时被提供至CMD缓冲器805、写入FIFO 807、以及CRC单元806。由于所述封包可能被编码以将他们指定为ADDR/CMD或数据酬载，该CMD缓冲器805与写入FIFO 807可能包括封包译码逻辑(未显示)，以致能他们撷取他们各自的封包。因此，当接收到写入数据酬载封包时，该封包可能由写入FIFO 807所译码，而该数据被储存于写入FIFO 807中。CMD缓冲器805可能丢弃数据酬载封包。写入FIFO 807可能储存该写入数据，直到接收到足够的将通过DRAM接口856被输出至所述存储器单元110之位为止。类似地，当接收CMD酬载封包时，该封包可能由CMD缓冲器805所译码，而该CMD信息系储存在CMD缓冲器805中。写入FIFO 807可能丢弃CMD酬载封包。由于所有封包可能包括CRC酬载，CRC单元806接收所有封包与提取(extract)该CRC信息。
以下将结合图9之说明以更详细的描述，于操作期间，存储器控制器800可能动态地与适应地调整传输的写入数据与接收的读取数据的信号特性(举例而言，相位等)。更特别地，如上所提及，接收单元804包括取样时钟相位调整电路(如航道抗扭斜881)及可变相位单元890与882，以调整其自身的本地取样时钟相位，以更完美地接收由缓冲器单元870所传输之数据。像这样，每当存储器控制器800正在接收从缓冲器单元870来之CRC数据时，接收单元804可能使用航道抗扭斜与可变相位单元882，以调整FF 886之时钟相位。另外，存储器控制器800中之控制单元801可能调整可变相位单元890，以调整传输至缓冲器单元870之该写入数据的相位，以致能缓冲器单元870更完美地接收该写入数据。
图9为描述图7与图8中所显示之所述实施例之范例操作的流程图。更特别地，系描述用以建立与维持存储器控制器800与缓冲器单元870之间的通讯之初始化与配置步骤。共同地参考图7至图9，以及开始于图9之方块900，当该系统系重置(如在激活重置或其它系统重置情况)，所述串行信号路径中没有任何之一可被视为校准。像这样，存储器控制器与缓冲器单元870开始重置于训练状态1，或者T1。于该T1状态中，串行互连860以400MT/s操作(方块905)。存储器控制器800使用航位推算(dead-reckoned)0.5UI偏移，以发送与接收数据(方块910)。举例而言，存储器控制器调整该偏移为遍及给定之位时间中途的大约点。存储器控制器800发送命令以引起缓冲器单元870离开该T1状态，并且进入该T2状态(方块915)。于该T2状态中，缓冲器单元870驱动预定型态(如101010...型态)于该USD链接之所有位航道上。存储器控制器得到使用该已知型态之位锁，并且调整该可变相位单元882(举例而言)(方块920)。
于一个实施例中，存储器控制器800通过驱动所有1(举例而言)达八个位时间，以发送缓冲器命令，以引起缓冲器单元870离开该T2状态，并且进入该T3状态(方块925)。于该T3状态中，缓冲器单元870于偶数个MCLK周期将预定型态(如101010...)通过所述USD信号路径发送至存储器控制器800(方块930)。缓冲器单元870系配置于奇数个MCLK周期以回路倒退该下行数据至所述上行USD信号路径，并且通过所述DSD信号路径下行地发送与该101010...型态不同的型态(方块935)。存储器控制器800得到使用该不同型态之字节锁。存储器控制器800之后调整该下行数据相位，以允许缓冲器单元870得到位锁与字节锁(方块940)。当完成时，存储器控制器800驱动所有0达八个位时间，以引起缓冲器单元870离开该T3状态，并且进入该正常操作模式(方块945)，存储器控制器800在该正常操作模式方块可能读取与写入数据至所述存储器单元110等。
一旦于该正常操作模式中，存储器控制器800可能调整该除以4MCLK驱动器804，于每一个缓冲器单元870中，如此所有缓冲器单元870可能使用相同时钟边缘(相位)(方块950)。更特别地，存储器控制器800可能发送缓冲器命令以将该MCLK相位延迟一个或多个位时间。
在正常操作(举例而言，每100us)期间之预定时段，存储器控制器800可能训练使用周期性训练模式之所述上行与下行信号路径(方块955)。举例而言，对于下行训练，存储器控制器800可能写入训练型态至使用预定训练相位偏移之写入FIFO 807(方块960)。存储器控制器800可能之后读回该训练型态并从该型态之转换值计算错误符号(errorsign)(方块965)。使用该计算的错误符号，存储器控制器800可能调整该下行数据相位(方块970)。
对于上行训练，存储器控制器800可能写入训练型态至使用正常训练相位偏移之写入FIFO 807(方块975)。存储器控制器800可能之后读回该储存之训练型态，并且从使用另一个预定训练相位偏移从该型态之转换值计算错误符号(方块980)。使用该计算的错误符号，存储器控制器800可能调整该上行取样相位(方块985)。一旦完成该周期性训练，缓冲器单元870系置回于正常模式中(如论述如上于方块945)。
翻至图10，系显示包括图7之该存储器系统之计算机系统之一个实施例之方块图。需注意的是，为了清楚与简化，对应于图7与图8所示之组件的组件系相同的编号。计算机系统1100包括连接至存储器缓冲器870与存储器单元110之处理节点1150。
类似于显示于图5中之该计算机系统，于一个实作中，所述缓冲器单元870可能为固定于该主机板之集成电路芯片，而所述存储器单元110可能插入于插座中。于另一个实作中，所述缓冲器单元870可能为固定于子板之集成电路芯片，该子板可能插入于存储器子卡插座中。于如此实作中，所述子板可能具有插座，用于以竖起排置方式插入所述存储器单元110。
于显示于图10中之该实施例中，该处理节点1150包括连接至存储器控制器800之处理器核心1101。需注意的是，可能有任何数量之处理器核心1101在处理节点1150中。如上论述且配合图7与图8之说明，存储器控制器800信号系通过差动式串行互连860连接至存储器缓冲器870，并且通过并行互连865连接至存储器单元110。如所示，该串行互连860包括单向下行信号路径、单向下行时钟信号路径、单向上行信号路径、以及单向上行时钟信号路径。另外，该并行互连865包括所述存储器缓冲器870与存储器单元110之间的双向数据与数据频闪信号路径。此外，并行互连865包括于处理节点600与存储器单元110之间的单向ADDR/CMD与MCLK信号路径。需注意的是，除了所述ADDR/CMD信号外，可能有其它信号(如芯片选择、库选择、以及其它)包括于该并行互连865上，然而，为了简化，他们已省略。
参考图11，系显示包括具有双模存储器互连之的存储器控制器之计算机系统之另一个实施例之方块图。计算机系统1200系类似于图10中所显示之计算机系统1100。举例而言，计算机系统1200亦包括连接至存储器缓冲器870与至存储器单元110之处理节点1250。然而于图11中，存储器控制器1210不同于图10的存储器控制器800，因为其为双模存储器控制器。更特别地，如下更详细的论述，存储器控制器1210可能选择性地配置以与用于至存储器单元110之直接连接之并行互连865或用于如上论述且配合图7与图8之说明之缓冲器单元870之串行互连860一起操作。
类似于上述的存储器控制器710，图11的存储器控制器1210可能亦选择性地与用于至数个存储器模块之直接连接的并行互连一起操作，所述存储器模块可能兼容于不同的存储器规格。举例而言，于不同实施例中，存储器单元110可能兼容于DDR2、DDR3、或者其它想要的规格。像这样，存储器控制器1210可能提供，如其并行互连，兼容于DDR2，以及DDR3技术(如想要的)之并行互连865。另外，存储器控制器1210亦可能选择性地配置以第二模式操作，以提供串行差动式互连(如用以连接至缓冲器单元870之图7与图8之串行互连860)。
如图11所示，配置单元1220可能决定与选择存储器控制器1210中之I/O电路1211之配置。于一个实施例中，存储器控制器1210之模式可能使用处理节点1250之硬件连接的外部接脚来加以选择。于如此实施例中，处理节点1250之一个或多个外部接脚可能被硬件连接至如所示之电路接地，或者至VDD或某些其它电压(举例而言)。配置单元1220可能侦测该选择接脚状态，并且之后相应地配置存储器控制器1210之I/O电路1211。于另一个实施例中，存储器控制器模式可能于BIOS 1205或其它系统级软件之执行期间之系统发动期间被选择。
于该显示之实施例中，于该第一模式中，存储器控制器1210系直接地连接至存储器单元110。于如此配置中，I/O电路1211提供并行互连，该并行互连包括信号路径(如DQ、DQS、ADDR/CMD，以及MCLK，在其它中间，举例而言)。于该第二模式中，所述I/O电路1211改变至差动式串行互连，该差动式串行互连系连接至如图7、图8与图10中所示的存储器缓冲器单元870(虚线)。
为了达到该模式切换，I/O电路1211可能包括多个输出驱动器与输入缓冲器。所述驱动器与缓冲器之其中一些可能为差动式电路，而一些可能为单端式。于一个实施例中，取决于该模式，于该处理节点之不同I/O接脚与所述驱动器及缓冲器之间的所述连接可能改变。因此，于一个实施例中，I/O电路1211之部分可能操作如可程序化互连。
举例而言，如图11所示，所述DSD信号路径可能于单向差动式DDS信号路径与双向单端式DQ信号路径之间改变，如想要的。另外，所述USD信号路径可能于单向UDS信号路径与双向单端式ADDR/CMD信号路径，以及/或者双向差动式DQS信号路径之间改变。此外，所述DSCLK信号路径亦可能于差动式单向时钟信号路径与一个或多个单端式MCLK信号路径等之间改变。需注意的是，其它接脚组合为可能的与考虑过的。
惟以上所述之具体实施例，多个改变及修饰将实现对分别的技术领域者，一旦以上论述以充分理解。其意图为所附之申请专利范围所解释以涵盖所有如此改变及修饰。
产业利用性
本发明一般可应用于微处理器。

Claims (14)

1.一种存储器系统(10)，包括：
一个或多个存储器单元(110)，每个存储器单元包含一个或多个存储器装置及并行互连(165)；
一个或多个缓冲器单元(170)，通过该并行互连(165)连接至该一个或多个存储器单元(110)；以及
存储器控制器(100)，通过分别的串行互连(160)连接至该一个或多个缓冲器单元(170)的每一个，并且通过该并行互连(165)连接至该一个或多个存储器单元(110)的每一个；
其中，该一个或多个缓冲器单元(170)的每一个响应于从该存储器控制器(100)接收命令信息而通过该分别的串行互连(160)接收来自该存储器控制器(100)的数据，以及将该数据通过该并行互连(165)传送至该一个或多个存储器单元(110)；该串行互连(160)包括对应于该一个或多个缓冲器单元的一个或多个单向循环冗余码(CRC)信号路径；以及
其中，该存储器控制器(100)通过依据从该一个或多个缓冲器单元(170)对应于由该存储器控制器通过该分别的串行互连(160)所发送的该数据的循环冗余码(CRC)信息，调整由该存储器控制器(100)传送的数据的信号相位校准，来非对称地控制该存储器控制器(100)与该一个或多个缓冲器单元(170)之间的数据传输。
2.如权利要求1所述的存储器系统(10)，其中，各个分别的串行互连(160)包含多个差动式双向数据信号路径，各差动式双向数据信号路径在该一个或多个缓冲器单元(170)中的给定的缓冲器单元与该存储器控制器(100)之间传递数据。
3.如权利要求1所述的存储器系统(10)，其中，各个分别的串行互连(160)包含差动式命令信号路径，该差动式命令信号路径将该命令信息从该存储器控制器(100)传递至该一个或多个缓冲器单元(170)中的给定的缓冲器单元。
4.如权利要求2所述的存储器系统(10)，其中，该并行互连(165)包含多个排列成群组的双向数据信号路径，各群组在该一个或多个缓冲器单元(170)中的给定的缓冲器单元与该一个或多个存储器单元(110)之间传递数据。
5.如权利要求4所述的存储器系统(10)，其中，通过该分别的串行互连(160)的各差动式双向数据信号路径所传递的该数据由该并行互连(165)的双向数据信号路径的分别的子集所传递。
6.如权利要求1所述的存储器系统(10)，其中，该串行互连(160)以第一数据传输速率操作，而该并行互连(165)以第二数据传输速率操作，其中，该第一数据传输速率快于第二传输速率。
7.如权利要求6所述的存储器系统(10)，其中，各个分别的串行互连包含差动式时钟信号路径，该差动式时钟信号路径将时钟从该存储器控制器(100)传递至该一个或多个缓冲器单元(170)中的给定的缓冲器单元，其中，所述差动式时钟信号的每一个以该第一数据传输速率操作。
8.如权利要求6所述的存储器系统(10)，其中，该并行互连(165)包含一个或多个时钟信号路径，各时钟信号路径将时钟信号从该存储器控制器(100)传递至该一个或多个存储器单元(110)，其中，该时钟信号以该第二数据传输速率操作。
9.如权利要求1所述的存储器系统(10)，其中，该一个或多个缓冲器单元(170)的每一个通过该串行互连(160)的该一个或多个单向循环冗余码(CRC)信号路径传送该循环冗余码信息。
10.如权利要求1所述的存储器系统(10)，其中，各个分别的串行互连(160)包含多个下行差动式单向信号路径，各下行差动式单向信号路径将数据、地址、以及该命令信息从该存储器控制器(100)传递至该一个或多个缓冲器单元(170)。
11.如权利要求10所述的存储器系统(10)，其中，各个分别的串行互连(160)包含下行单向差动式时钟信号路径，该下行单向差动式时钟信号路径将串行时钟信号从该存储器控制器(100)传递至该一个或多个缓冲器单元(170)的每一个。
12.如权利要求1所述的存储器系统(10)，其中，各个分别的串行互连(160)包含多个上行差动式单向信号路径，各上行差动式单向信号路径将数据与循环冗余码(CRC)信息从该一个或多个缓冲器单元(170)的其中之一传递至该存储器控制器(100)。
13.如权利要求12所述的存储器系统(10)，其中，各个分别的串行互连(160)包含上行单向差动式时钟信号路径，该上行单向差动式时钟信号路径将串行时钟信号从该一个或多个缓冲器单元(170)的其中之一传递至该存储器控制器(100)。
14.一种计算机系统(500)，包括：
处理器(601)；以及
如权利要求1至13中任意一项所述的存储器系统(10)，所述存储器系统连接至该处理器。
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