JP4786941B2 - ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法 - Google Patents

ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法 Download PDF

Info

Publication number
JP4786941B2
JP4786941B2 JP2005162842A JP2005162842A JP4786941B2 JP 4786941 B2 JP4786941 B2 JP 4786941B2 JP 2005162842 A JP2005162842 A JP 2005162842A JP 2005162842 A JP2005162842 A JP 2005162842A JP 4786941 B2 JP4786941 B2 JP 4786941B2
Authority
JP
Japan
Prior art keywords
memory
packet
hub
memory module
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005162842A
Other languages
English (en)
Other versions
JP2005353060A (ja
Inventor
起▲薫▼ 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040043022A external-priority patent/KR100597473B1/ko
Priority claimed from KR1020040075773A external-priority patent/KR100559736B1/ko
Priority claimed from US11/030,328 external-priority patent/US8060799B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005353060A publication Critical patent/JP2005353060A/ja
Application granted granted Critical
Publication of JP4786941B2 publication Critical patent/JP4786941B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Description

本発明は、ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法に関する。
図１は、特許文献１及び特許文献２によるメモリモジュールを例示したものであって、ＳＩＭＭ（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅｓ）及びＤＩＭＭ（ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅｓ）も共に例示している。ＳＩＭＭは、メモリモジュールの一側面にのみメモリチップが配置されている形態であり、一方、ＤＩＭＭは、メモリモジュールの両側面にメモリチップが配置されている。ここで、ＤＩＭＭは、ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ（略語でＲ−ＤＩＭＭ）及びｆｕｌｌ ｂｕｆｆｅｒｅｄ ＤＩＭＭ（略語でＦＢＤＩＭＭ）に分けられる。
前記Ｒ−ＤＩＭＭでは、データ信号を除いた信号は、メモリコントローラからメモリチップに一つ又はそれ以上のレジスタを通じて伝送される。前記ＦＢＤＩＭＭでは、メモリコントローラからの全ての信号がハブ又はアドバーンストメモリバッファー（ａｄｖａｎｃｅｄ ｍｅｍｏｒｙ ｂｕｆｆｅｒ、ＡＭＢ）を通じてメモリチップに伝達される。図１に示すように、高速及び高容量応用製品ではＦＢＤＩＭＭがより有利である。
図２は、ハブ及び複数のメモリチップを含む特許文献２のＦＢＤＩＭＭを例示している。前記ハブは、メモリコントローラ又は隣接するＦＢＤＩＭＭからサウスバンド（ｓｏｕｔｈｂｏｕｎｄ、ＳＢ）パケットを受信端Ｒで受信することができ、前記サウスバンドパケット（ＳＢ ＰＡＣＫＥＴ）をメモリコントローラ又は隣接するＦＢＤＩＭＭに送信端Ｔを通じて送信することができる。また、前記ハブは、隣接するＦＢＤＩＭＭからノースバンド（ｎｏｒｔｈｂｏｕｎｄ、ＮＢ）パケットを他の受信端Ｒで受信することができ、これを前記メモリコントローラ又は他の隣接するＦＢＤＩＭＭに他の送信端Ｔを通じて送信することができる。ハブは、クロック信号ＣＬＫ、制御信号ＣＯＮ、アドレスＡＤＤＲをそれぞれ、又は全部、前記複数のメモリチップに提供することができる。ハブは、前記複数のメモリチップ間にデータＤＡＴＡを互いに交換する役割を果たす。
図３は、特許文献２のメモリシステムを例示したものであって、ホスト（例えば、メモリコントローラ）及び複数のメモリモジュールを含むことができる。本図において、クロック信号ＣＬＫ、サウスバンド信号ＳＴｘ、及びノースバンド信号ＮＲｘが図２に相応するように例示されている。図３に示すような従来のメモリシステムにはＦＢＤＩＭＭも含まれることができる。
図４は、図３に示すような特許文献２によるメモリシステムを他の角度から見た例示図である。図４に示される８個のメモリモジュール（例えば、ＦＢＤＩＭＭ）は、「デイジーチェーン（ｄａｉｓｙ ｃｈａｉｎ）」連結方式で連結されているが、これは、前記多数のメモリモジュールがデイジーチェーンバスによって直列で連結されることを言う。このような連結方式では、前記メモリコントローラからの入力及び出力信号は順に隣接するメモリモジュールに伝達される。
図５は、前記特許文献２によるメモリシステムをより詳細に例示した図である。図５に示すように、前記ホスト（例えば、メモリコントローラ）は、サウスバンドパケット（例えば、高速サウスバンドパケット）を第１ＦＢＤＩＭＭ（図中のＭＭ１）に伝送する送信端ＳＴｘ、及び前記第１ＦＢＤＩＭＭでノースバンドパケットを受信する受信端ＮＲｘを含む。前記サウスバンドパケットは、ＦＢＤＩＭＭ選択ビット（ＦＢＤＩＭＭ ｓｅｌｅｃｔｉｏｎ ｂｉｔｓ）、ランク選択ビット（ｒａｎｋ ｓｅｌｅｃｔｉｏｎ ｂｉｔｓ）、制御ビット（ｃｏｎｔｒｏｌ ｂｉｔｓ）、アドレスビット（ａｄｄｒｅｓｓ ｂｉｔｓ）、又は記録されるデータ（ｄａｔａ）をそれぞれ、又は全部含む。前記ノースバンドパケットは、前記複数のＦＢＤＩＭＭ（ＭＭ１〜ＭＭｎ）のうち、いずれか一つから読み込んだデータを含むことができる。前記それぞれの複数のＦＢＤＩＭＭ（ＭＭ１〜ＭＭｎ）は、図２〜図４に示すように、ハブを含むことができる。また、前記ハブ以外にも、前記それぞれの複数のＦＢＤＩＭＭ（ＭＭ１〜ＭＭｎ）はメモリ情報を受信し、前記メモリ情報によって読み込み動作又は書き込み動作を行う複数のメモリ装置（Ｍ１〜Ｍｎ）を含むことができる。
図５に示すように、前記ハブは、サウスバンド受信端（ＳＲｘ）、サウスバンド送信端（ＳＴｘ）、ノースバンド受信端（ＮＲｘ）、ノースバンド送信端（ＮＴｘ）、及び制御部を更に含むことができる。前記サウスバンド受信端ＳＲｘは、第１ＦＢＤＩＭＭ（又は、前記メモリコントローラ）又はそれと隣接するＦＢＤＩＭＭから前記サウスバンドパケットを受信する。前記サウスバンド送信端ＳＴｘは、隣接するＦＢＤＩＭＭに前記サウスバンドパケットを送信する（但し、前記デイジーチェーンの最後のハブは除外）。
前記制御部は、前記サウスバンドパケットをメモリ情報にデコーディングする。ここで、前記メモリ情報は、例えば、ＦＢＤＩＭＭ選択ビット、ランク選択ビット、制御信号、アドレス信号、データ信号をそれぞれ又は全部含むことができる。前記制御信号は、例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥ信号を含むことができる。
前記メモリチップ（Ｍ１〜Ｍｎ）がＤＲＡＭである場合、前記制御部は、前記メモリ情報を、ＤＲＡＭインタフェース（図５のＤＲＡＭ ＩＦ）のような、メモリインタフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）、又はメモリレジスタ（ｍｅｍｏｒｙ ｒｅｇｉｓｔｅｒ）、又はメモリインタフェースレジスタ（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ ｒｅｇｉｓｔｅｒ）に供給することができる。前記ＤＲＡＭインタフェースＤＲＡＭ ＩＦのような前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタは、前記メモリ情報を前記複数のメモリ装置（Ｍ１〜Ｍｎ）に送信するか、又は前記複数のメモリ装置（Ｍ１〜Ｍｎ）で受信することができる。
又、前記制御部は、前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタを通じて前記メモリ装置（Ｍ１〜Ｍｎ）から読み込んだデータをパケット形態でエンコーディングすることができる。
各ハブ（前記デイジーチェーンの最後のハブは除外）にある前記ノースバンド受信端ＮＲｘは、隣接するＦＢＤＩＭＭで前記ノースバンドパケットを受信することができ、前記ノースバンド送信端ＮＴｘは、受信されたノースバンドパケットを、前記ホスト（又は、メモリコントローラ）又は隣接するＦＢＤＩＭＭに伝送することができる。
図６は、従来技術のサウスバンドパケットフォーマットを例示している。図５に示すように、前記サウスバンドパケットは、ホストから離れる方向（ｄｏｗｎｓｔｒｅａｍ、即ち、下方向）に伝送される。図６に示すように、前記サウスバンドパケットは、一回のメモリクロックの間に、１０個のビットずつ、１２回入力されるビット列で構成されることができる。図６に「Ａ」で表示された最初４列のビット列はＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）コード及びコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コードを含むことができる。前記ＣＲＣコードは、伝送される信号にエラーがあるかの可否を確認するのに用いられる信号を言う。図６に「Ｂ」で表示された残り８列のビット列は記録されるデータ又は他のコマンドＣＭＤを含むことができる。
図７は、従来技術のノースバンドパケットフォーマットを例示している。図５に示すように、前記ノースバンドパケットは、前記ホストに向かう方向（ｕｐｓｔｒｅａｍ、即ち、上方向）に伝送される。図７を参照すると、前記ノースバンドパケットは、一回のメモリクロックの間に、１４個のビットずつ、１２回入力されるビット列で構成されることができる。前記ノースバンドパケットは、一つ以上のリードフレーム（ｒｅａｄ ｆｒａｍｅ）に、例えば、図７に示すように、リードフレーム１（ＲＤＦ１）及びリードフレーム２（ＲＤＦ２）に分けられる。
図８は、基準クロックＣＬＫ_ＲＥＦ、メモリクロックＣＬＫ_ＭＥＭ、及びパケットの伝送との間の関係を例示している。図８の例では、前記メモリクロックＣＬＫ_ＭＥＭは、前記基準クロックＣＬＫ_ＲＥＦの２倍に該当する周波数を有しており、１回のメモリクロックＣＬＫ_ＭＥＭの間に、１２回のパケット伝送が行われる。
図９は、ＦＢＤＩＭＭサウスバンドコマンドデコーディングシステムの例であって、ＤＲＡＭを制御するのに用いられることができるいくつかのコマンドを含む。図９に示すように、サウスバンドパケットは、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、及びアドレス情報を含むことができる。
図９の例に示すように、ビット２３〜２１は、前記複数のＦＢＤＩＭＭのうち、一つのＦＢＤＩＭＭを選択するために用いられることができ、これらをモジュール選択ビットと定義することができる。前述したように、従来のメモリシステムは、通常８個のＦＢＤＩＭＭを含む。従って、３個のビット（即ち、ビット２３〜２１）がＦＢＤＩＭＭを特定するのに必要である。
図９の例で、ビット２０〜１８は、所望するコマンドＣＭＤを特定するのに用いられることができ、前記ＦＢＤＩＭＭを制御するのに用いられることができる。
又、一つのビット（ビット１７）は、選択されたＦＢＤＩＭＭのランクを選択するのに用いられる。前記ランクとは、前記所望するＦＢＤＩＭＭのいずれか一面として定義される。
残りのビット列（ビット１６〜０）は、バンク及び所望するメモリのアドレスを指定するのに用いられることができる。
図１０は、図５に示される従来のシステムでサウスバンドパケットの書き込み及び読み込み動作を例示するタイミング図である。図１０には、前記基準クロックＣＬＫ_ＲＥＦ、前記メモリクロックＣＬＫ_ＭＥＭ、サウスバンドパケットＳＢ ＰＡＣＫＥＴ、前記各メモリモジュールのコマンド（ＭＭ１ ＣＯＭＭＡＮＤ、ＭＭ２ ＣＯＭＭＡＮＤ、．．．、ＭＭ Ｎ ＣＯＭＭＡＮＤ）、前記各メモリモジュールのデータ（ＭＭ１ ＤＡＴＡ、ＭＭ２ ＤＡＴＡ、．．．、ＭＭ Ｎ ＤＡＴＡ）、及び前記ノースバンドパケットが例示されている。
前記図１０のタイミング図を参照すると、書き込み動作時には、前記基準クロックがクロック伝送線（ｃｌｏｃｋ ｔｒａｎｓｆｅｒ ｌｉｎｅ）から前記ハブに伝送される。図８を共に参照すると、前記メモリクロックＣＬＫ_ＭＥＭは、前記基準クロックＣＬＫ_ＲＥＦの周波数より２倍の周波数を有することができ、前記ハブ内にある位相同期ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）によって生成される。
書き込まれる前記サウスバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一周期内に前記サウスバンド送信端ＳＴｘ及び前記サウスバンド受信端ＲＴｘを通じて全てのＦＢＤＩＭＭに伝達されることができる。伝送された前記書き込みサウスバンドパケットは、各ハブでメモリ情報にデコーディングされることができる。図９に示すように、前記メモリ情報は、ある特定なメモリモジュール（例えば、メモリモジュールＭＭ１）が選択されたかを分かるように、ハブによってデコーディングされるモジュール選択ビットを含むことができる。前記メモリモジュールＭＭ１上の前記メモリ装置は、前記メモリ情報に従って書き込み動作を行う。残りメモリモジュール（ＭＭ２〜ＭＭｎ）は、前記メモリ選択ビットに従って特定されなかったため、前記書き込み動作は行われない。
読み込み動作時には、図１０に示すように、読み込まれたサウスバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一周期内に前記サウスバンド送信端ＳＴｘ及び前記サウスバンド受信端ＳＲｘを通じて全てのＦＢＤＩＭＭに伝達されることができる。受信された前記読み込まれたサウスバンドパケットは、同様に各ハブによってメモリ情報にデコーディングされることができる。図９に示すように、前記メモリ情報は、ある特定なメモリモジュール（例えば、メモリモジュールＭＭ１）が選択されたかを示す、ハブによってデコーディングされるモジュール選択ビットを含むことができる。前記メモリモジュールＭＭ１上の前記メモリ装置は、前記メモリ情報に従って書き込み動作を行う。特に、読み込まれたデータは、前記メモリモジュールＭＭ１の前記メモリ装置から前記メモリモジュールＭＭ１のハブに伝達される。この際、前記メモリモジュールＭＭ１のハブは、前記読み込まれたデータをノースバンドパケットにエンコーディングすることができ、前記ノースバンドパケットを前記ノースバンド送信端ＮＴｘ及び前記ノースバンド受信端ＮＲｘを経由して、前記ホスト又はメモリコントローラに伝達することができる。
上述の、図１〜図１０を共に参照して説明したような従来のメモリシステムでは、各メモリモジュール（ＭＭ１〜ＭＭｎ）（例えば、各ＦＢＤＩＭＭ）が正常に動作するかを判断することができるのが有利である。前述した８個のＦＢＤＩＭＭを含む前記従来のメモリシステムでは、各ＦＢＤＩＭＭをテストするためには、システムが８回の書き込み動作と８回の読み込み動作を行う必要がある。又、メモリが高集積になるほど、より多くのＦＢＤＩＭＭが含むことができるので、書き込み動作及び読み込み動作がより多く必要になってくる。
米国特許第５５１３１３５号明細書 米国特許第６３１７３５２号明細書
本発明の目的は、メモリテスト時に複数個のメモリモジュールの読み込み及び書き込み動作を同時に行ってテスト時間を減少させることができるハブ、メモリモジュール、メモリシステム、及びこれを通じた読み込み方法及び書き込み方法を提供することにある。
本発明の一実施形態によるメモリモジュール用ハブは、テストモード時にメモリコントローラからのサウスバンドパケット内にあるメモリ識別情報を無視する制御部を含むことができる。前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含むことができる。前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものである。前記制御部は、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向メモリモジュールのハブから受信する受信部、及び前記サウスバンドパケットを他の下方向メモリモジュールのハブに伝送する送信部を含むことができ、一方、テストモード設定を貯蔵するレジスタ、前記サウスバンドパケットを受信して、少なくとも前記メモリ識別情報を含むメモリ情報にデコーディングするように構成されたパケット交換部、及び少なくとも一つのメモリユニットとインタフェーシングし、前記パケット交換部が前記テストモード設定に応答して、前記メモリ識別情報と関係なく前記メモリ識別情報を除いたメモリ情報を前記メモリユニットに伝送し、前記メモリ情報を前記少なくとも一つのメモリユニットに伝送するように構成されたメモリユニットインタフェースを更に含むことができる。
本発明の他の実施形態によるメモリモジュール用ハブは、メモリモジュール内のメモリユニットから第１出力情報を受信し、テストモード時には下方向メモリモジュールから第２出力情報を受信して、前記第１出力情報及び前記第２出力情報を互いに比較して、その比較結果を出力するように構成された制御部を含む。
本発明の他の実施形態によるメモリモジュール用ハブは、第１受信バスを通じて第１受信ポートから第１パケットを受信して前記第１パケットを第１伝送バスを通じて伝送し、第２受信バスを通じて第２受信ポートから第２パケットを受信して前記第２パケットを第２伝送バスを通じて伝送する送受信部、テストモードを受信し、前記テストモードの結果を第３バスを通じてメモリコントローラに送信するか、受信する第１インタフェース部、前記第１データパケットから抽出したメモリ情報を複数のメモリユニットに伝送し、前記複数のメモリユニットに、又は前記複数のメモリユニットからデータを送信するか、受信する第２インタフェース部、及び前記テストモードに応答して前記第２インタフェース部を通じて前記メモリ情報を前記複数のメモリユニットに無条件的に伝送し、前記複数のメモリ情報から伝送される前記データ出力と前記第２パケットとを比較するパケット交換部を含む。
本発明の一実施形態によるメモリモジュールは、複数のメモリユニット、及び前記複数のメモリユニットに連結されており、メモリコントローラから伝達されるサウスバンドパケットに応答してメモリ識別情報を無視し、前記サウスバンドパケットに結合されているデータをテストモードにあるメモリモジュール内の前記複数のメモリユニットのそれぞれに書き込むハブを含む。
本発明の一実施形態によるメモリシステムは、メモリコントローラ、及び前記メモリコントローラに対してデイジーチェーン方式で連結されており、それぞれのハブを含む複数のメモリモジュールを含むが、前記ハブは前記メモリコントローラから伝達されるサウスバンドパケットに応答してメモリ識別情報を無視し、テストモードにある複数のメモリモジュール内の複数のメモリユニットのそれぞれに前記サウスバンドパケット内のデータを記録する。
本発明の一実施形態によるメモリシステムに対するデータ書き込み方法は、ホストとＮ個のメモリモジュール（Ｎは、１以上の自然数）を有するメモリシステムにおいて、前記Ｎ個のメモリモジュールにテストモードを設定する段階、前記Ｎ個のメモリモジュールに書き込みパケットを伝送する段階、前記Ｎ個の各メモリモジュール内で前記書き込みパケットをメモリ識別情報及びメモリ情報にデコーディングする段階、前記テストモードに応答して、前記メモリ識別情報を無視して前記Ｎ個の各メモリモジュール内にあるメモリユニットに前記メモリ情報を提供する段階、及び前記Ｎ個の各メモリモジュール内にある前記メモリユニットに前記メモリ情報内に含まれているデータを記録する段階を含む。
本発明の一実施形態によるメモリモジュールは、複数のメモリユニット、及び相応するメモリモジュール内の前記複数のメモリユニットから第１出力情報を受信し、他のメモリモジュール内の前記複数のメモリユニットから第２出力情報を受信し、テストモードである時に前記第１出力情報と前記第２出力情報とを比較して、比較結果を出力するハブを含む。
本発明の一実施形態によるメモリシステムは、メモリコントローラ、及びそれぞれのハブを含む複数のメモリモジュールを含むが、前記ハブは、相応するメモリモジュール内のメモリユニットから出力情報を受信し、テストモードである時には、前記相応するメモリモジュール内の前記各メモリユニットに対する出力情報と他のメモリモジュールから出力された出力情報を互いに比較して、比較結果を出力する。
本発明の一実施形態によるメモリシステムに対するデータ読み込み方法は、ホスト及び複数のメモリモジュールを有するメモリシステムにおいて、読み込みパケットに応答して、第１メモリモジュールにある第１メモリユニットから第１ハブに第１データを出力する段階、前記読み込みパケットに応答して、第２メモリモジュールにある第２メモリユニットから第２ハブに第２データを出力する段階、前記第２データを前記第１ハブに伝送する段階、及び前記第１データと前記第２データとを比較して、比較結果を前記第１ハブに貯蔵する段階を含む。
以下、添付図面を参照して、本発明の好ましい実施形態を具体的に説明する。
図１１は、本発明の一実施形態によるメモリシステムを示す図である。
図１１を参照すると、前記メモリシステム１００は、メモリコントローラ６００、クロック発生器６１０、及び複数のメモリモジュール５００を含むことができる。前記各メモリモジュール５００は、複数のメモリ装置、例えば、ＤＲＡＭ５２０、及び一つ以上のハブ５１０を更に含むことができる。
前記メモリコントローラ６００は、データ、制御信号、又はアドレス情報をそれぞれ又は全部含み、下方向（最終メモリモジュール側に向かう）サウスバンドパケット１０を前記複数のメモリモジュール５００に伝達することができる。一方、上方向（前記メモリコントローラ６００側に向かう）ノースバンドパケット１４を前記複数のメモリモジュール５００から受信することができる。前記メモリコントローラ６００は、ＳＭバス（ＳＭＢｕｓ）を通じて前記複数のメモリモジュール５００と信号をやり取りすることもできる。前記クロック発生器６１０は、クロック信号（ＥＣＬＫ１及びＥＣＬＫ２）を前記メモリコントローラ６００又は前記複数のメモリモジュール５００のそれぞれに、又は全部に供給することができる。
図１１で例示した実施形態において、前記複数のメモリモジュール５００は、ｆｕｌｌ ｂｕｆｆｅｒｅｄ ＤＩＭＭ（ＦＢＤＩＭＭ）でも良い。
又、前記複数のメモリモジュール５００は、前記メモリコントローラ６００とデイジーチェーン方式で連結されても良い。その場合、図１１の実施形態において、前記メモリシステムは、８個のメモリモジュール５００、即ち、８個のＦＢＤＩＭＭを含んでいる。
図１１を参照すると、信号（１０及び１４）は、前記メモリコントローラ６００及び前記ハブ５１０間で送受信される。また、各信号（１０又は１４）は、低電圧の差動信号対（ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌ）でも良い。
図１２は、本発明の一実施形態によるハブを例示した図であって、各ハブ５１０は、前述した図２、図３、及び図５を共に参照して説明したように、複数の受信端（ＳＲｘ及びＮＲｘ）及び送信端（ＳＴｘ及びＮＴｘ）を更に含む送受信部１０を含むことができる。
各ハブ５１０は、インタフェース２０、メモリインタフェース３０、及び制御部４０を含む。前記制御部４０は、比較部ＣＯＭ、パケット処理部ＰＴＰ、及びマルチプレクサＭＵＸを更に含むことができる。
前記送受信部１０は、図３〜図５のメモリコントローラや図１１のメモリコントローラのようなホストから、又は隣接するＦＢＤＩＭＭからパケットを両方向に伝達する。
前記インタフェース２０は、テストモードを設定するモードレジスタＲＧ１とエラー検出レジスタＲＧ２を含むことができる。前記インタフェース２０は、システム管理情報をＳＭＢｕｓを通じて前記メモリコントローラに送信するか、又は前記メモリコントローラから受信することができる。特に、前記モードレジスタＲＧ１は、テストモード信号を貯蔵することができ、前記テストモード信号を前記パケット処理部ＰＴＰに伝達することができる。前記エラー検出レジスタＲＧ２は、前記比較部ＣＯＭからエラーフラグを受信することができ、前記エラーフラグを前記ＳＭＢｕｓを通じて前記メモリコントローラに伝達することができる。
前記メモリインタフェース３０は、書き込み動作のためのコマンド、アドレス、及びデータ情報を含むメモリ情報を前記パケット処理部ＰＴＰから受信することができ、前記メモリ情報を前記複数のメモリ装置５２０に伝達することができる。前記メモリインタフェース３０は、前記複数のメモリ装置５２０から読み込んだ読み込みデータを前記制御部４０の前記パケット処理部ＰＴＰに伝達することができる。
前記パケット処理部ＰＴＰは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、アドレス情報をそれぞれ、又は全部含むことができる。
正常モードであれば、パケット処理部ＰＴＰは、前記モジュール選択ビットがその前記パケット処理部ＰＴＰを含んでいるＦＢＤＩＭＭを示すか否かを判断する。仮に、前記モジュール選択ビットが前記パケット処理部ＰＴＰを含むＦＢＤＩＭＭを示す場合には、前記パケット処理部ＰＴＰは、前記メモリインタフェース３０にコマンドとアドレス情報を送信する。そうでなければ、前記パケット処理部ＰＴＰは、前記メモリ情報を無視する。仮に、前記コマンドが書き込み動作であれば、書き込みデータもメモリインタフェース３０に共に伝達される。
テストモードであれば、前記パケット処理部ＰＴＰは特定なＦＢＤＩＭＭが指定されたか（例えば、前記モジュール選択ビットによって）の判断と関係なく、前記メモリインタフェース３０にコマンドとアドレスを伝達する。
前記マルチプレクサＭＵＸは、前記パケット処理部ＰＴＰ及び前記ノースバンド受信端ＮＲｘ間に位置し、第１経路及び第２経路を構成する。正常モードでは、前記マルチプレクサＭＵＸは、前記パケット処理部ＰＴＰから伝達される第１制御信号Ｃ１に応答して、ノースバンドパケットを前記第１経路を通じてノースバンド送信端ＮＴｘに送信する。
テストモードでは、前記マルチプレクサＭＵＸは、前記パケット処理部ＰＴＰから伝達される第１制御信号Ｃ１に応答して、ノースバンドパケットを前記第２経路を通じて前記比較部ＣＯＭに送信する。前記比較部ＣＯＭは２個の入力端子を有し、一つの入力端子は前記ノースバンド受信端ＮＲｘに、他の一つの入力端子は前記マルチプレクサＭＵＸの前記第２経路にそれぞれ連結されている。前記比較部ＣＯＭは、前記パケット処理部ＰＴＰから伝達される第２制御信号Ｃ２によって活性化される。比較部ＣＯＭの出力は、比較動作の結果を貯蔵する前記エラー検出レジスタＲＧ２に連結されている。
図１３は、本発明の一実施形態によるテストモードにおいて、書き込み動作時のタイミング図を例示している。まず、第１書き込み区間１で、前記モードレジスタＲＧ１が前記ＳＭＢｕｓによって設定される。テストモードであれば、前記モジュール選択ビット、前記ランク選択ビット、及び前記メモリ情報等は無視される。第２書き込み区間２において、メモリコントローラ６００が第１メモリモジュール５００にサウスバンドパケットを伝送すると、前記第１メモリモジュール５００は、次のメモリモジュールに前記サウスバンドパケットを伝送する。このような方式で、全てのメモリモジュール５００が前記メモリクロックＣＬＫ_ＭＥＭの一つのクロック区間内に前記サウスバンドパケットを受信することができる。
第３書き込み区間３において、活性化サウスバンドパケット（ａｃｔｉｖｅ ＳＢ ｐａｃｋｅｔ）は、各メモリモジュール５００内にある前記パケット処理部ＰＴＰでメモリ情報にデコーディングされる。第４書き込み区間４において、前記メモリ情報は、各ハブ５１０内にある前記メモリインタフェース３０に伝達される。第５書き込み区間５において、各メモリモジュール５００内の前記メモリ装置５２０は、同時に前記メモリ情報に従って活性化動作を行う。第６書き込み区間６において、書き込みサウスバンドパケット（ｗｒｉｔｅ ＳＢ ｐａｃｋｅｔ）は、同じ方式を通じて前記メモリコントローラから前記全てのメモリモジュール５００に伝達される。
この際、前記書き込みサウスバンドパケットは、各メモリモジュール５００の前記パケット処理部ＰＴＰで、モジュール選択ビット、ランク選択ビット、コマンドビット、アドレスビット、及びデータを含むメモリ情報にデコーディングされる。テストモードである場合には、各メモリモジュール５００内の各パケット処理部ＰＴＰは、前記モジュール選択ビット及び前記ランク選択ビットを無視する。前記モジュール選択ビット及び前記ランク選択ビットを除いた前記メモリ情報は、各ハブ５１０内の前記各メモリインタフェース３０に伝達される。第７書き込み区間７で、全てのメモリモジュール５００は書き込み動作を行う。
図１４は、本発明の一実施形態によるテストモード時の書き込み動作を示すフローチャートである。図１４のフローチャートでは、活性化動作は書き込みサウスバンドパケットが書かれる前に予め行われるものと仮定する。
まず、モードが前記モードレジスタに設定される。例えば、テストモードで設定される（１０００）。書き込みサウスバンドパケットが書き込み動作のために各メモリモジュール５００に供給される（１００２）。次に、前記書き込みサウスバンドパケットは、各メモリモジュール５００の各ハブ５１０内でメモリ情報にデコーディングされる（１００４）。前記メモリ情報内の前記モジュール選択ビット及び前記ランク選択ビットはテストモードなので無視され、残ったメモリ情報が各メモリ装置５２０に伝達される（１００６）。書き込み動作が各メモリモジュール５００内の各メモリ装置５２０で行われる（１００８）。
図１５は、本発明の一実施形態によるテストモードでの読み込み動作を示すタイミング図である。第１読み込み区間（１’）で、前記モードレジスタは前記ＳＭＢｕｓによって設定される。テストモードで設定されることにより、前記モジュール選択ビット及び前記メモリ情報は無視されても良い。第２読み込み区間（２’）で、活性化サウスバンドパケットが伝達されると、全てのメモリモジュールが活性化動作を行う。第３読み込み区間（３’）では、前記複数のメモリモジュール５００内の前記メモリ装置５２０の読み込み動作のために、読み込みサウスバンドパケットが全てのメモリモジュール５００に伝達される。前記読み込みサウスバンドパケットは、各メモリモジュール５００内の各ハブ５１０内にある前記各パケット処理部５００でメモリ情報にデコーディングされる。メモリ情報内に含まれているモジュール選択ビットは、テストモードでは無視される。メモリ情報の残り部分は、各ハブ５１０内の前記メモリインタフェース３０に伝達される。全てのメモリモジュール５００内のメモリ装置５２０は、残りのメモリ情報に基づいて、同時に読み込み動作を行う。第４読み込み区間（４’）内では、前記メモリ装置５２０で読まれたデータが各ハブ５１０内の前記各パケット処理部ＰＴＰで受信され、パケットデータにエンコーディングされる。
第５読み込み区間（５’）内では、最終メモリモジュールＭＭｎが上方向に隣接するメモリモジュールＭＭｎ−１の前記ノースバンド受信端ＮＲｘに向かって前記パケットデータを伝達する。このような方式で、最終メモリモジュールＭＭｎの前記メモリクロックＣＬＫ_ＭＥＭの一クロック周期間に前記メモリコントローラ６００まで前記パケットデータを伝送することができる。
第６読み込み区間（６’）内では、前記最終メモリモジュールＭＭｎを除いた前記各メモリモジュール（ＭＭ１〜ＭＭｎ−１）内の前記各ハブ５１０は、メモリモジュールＭＭｎ−１からパケットデータを受信する。前記最終メモリモジュールＭＭｎを除いた前記各メモリモジュール（ＭＭ１〜ＭＭｎ−１）内の比較部ＣＯＭは、受信したパケットデータと自身のメモリモジュールから読み込んだパケットデータを互いに比較する。第７読み込み区間（７’）では、前記比較の結果として、パケットデータが同じ場合に前記比較部ＣＯＭは、合格信号を前記エラー検出レジスタＲＧ２に出力する。前記パケットデータが互いに異なると、前記比較部ＣＯＭはエラーフラグを前記エラー検出レジスタＲＧ２に出力する。
第８読み込み区間（８’）では、前記メモリコントローラ６００は、全てのエラー検出レジスタＲＧ２を読み込んで、前記各メモリモジュール５００が正常に動作しているかを判断する。
図１６は、本発明の一実施形態によるテストモードの読み込み動作を示すフローチャートである。
全ての前記モードレジスタに、例えば、テストモードに設定される（１１００）。そして、読み込みサウスバンドパケットが全てのメモリモジュール５００に供給される（１１０２）。次に、前記読み込みサウスバンドパケットは、各メモリモジュール５００内の各ハブ５１０においてメモリ情報にデコーディングされる（１１０４）。そして、前記モジュール選択ビット又はランク選択ビットは、それぞれ又は全部無視され、コマンド情報及びアドレス情報は、各メモリ装置５２０に伝達される（１１０６）。その後、各メモリモジュール５００内の各メモリ装置５２０では読み込み動作が行われる（１１０８）。
最終メモリモジュールＭＭｎでは、上方向に隣接するメモリモジュールＭＭｎ−１にノースバンドパケットデータを伝送する（１１１０）。前記ノースバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一つのクロック周期内に前記メモリコントローラ６００まで伝達される。前記最終メモリモジュールＭＭｎを除いた残り各メモリモジュールＭＭｎ−１の各ハブ５１０内にある各比較部ＣＯＭは、受信したノースバンドパケットと各メモリモジュールで作り出されたパケットを互いに比較する（１１１２）。比較の結果は、前記エラー検出レジスタＲＧ２に貯蔵される。前記メモリコントローラ６００は、前記エラー検出レジスタＲＧ２を読み込んで、各メモリモジュール５００が正常に動作するかを判断する（１１１４）。
図１７は、該当モジュールで生成した第１データと隣接するモジュールから伝達された第２データをハブで比較することを例示する。図１７は図１２と類似であるが、但し、図１２ではパケットデータが前記比較部ＣＯＭで比較されるが、図１７ではメモリ情報が前記比較部ＣＯＭで比較されるという点が違う。
図１７を参照すると、各ハブ５１は送受信部１０を含み、前記送受信部１０は、図２、図３、図５、及び図１２で例示されたものと同じ複数の受信端（ＳＲｘ及びＮＲｘ）、及び複数の送信端（ＳＴｘ及びＮＴｘ）を更に含んでいる。
各ハブ５１０は、インタフェース２０、メモリインタフェース３０、及び制御部４０を共に含むことができる。前記制御部４０は、図１２と同様に、比較部ＣＯＭ、パケット処理部ＰＴＰ、及びマルチプレクサＭＵＸを更に含むことができる。
前記送受信部１０は、パケットの送信及び／または受信をすることができる。前記送受信部１０は、図３〜図５、及び図１２に示されたホストや、図１１に例示されたメモリコントローラのように、メモリコントローラから受信されたパケット又は隣接するＦＢＤＩＭＭから受信されたパケットを両方向に伝送することができる。
前記インタフェース２０は、テストモードであることを設定することができるモードレジスタＲＧ１及びエラーフラグを貯蔵することができるエラー検出レジスタＲＧ２を含むことができる。前記インタフェース２０は、前記ＳＭＢｕｓを通じて前記メモリコントローラから、又は前記メモリコントローラにシステム管理情報を受信するか、送信することができる。特に、前記モードレジスタＲＧ１は、テストモード信号を貯蔵して、前記テストモード信号を前記パケット処理部ＰＴＰに送信することができる。前記エラー検出レジスタＲＧ２は、エラーフラグを前記比較部ＣＯＭから受信し、前記エラーフラグを前記ＳＭＢｕｓを通じて前記メモリコントローラに伝送することができる。
前記メモリインタフェース３０は、コマンド情報、アドレス情報、及び書き込み動作のためのデータ情報を含むメモリ情報を前記マルチプレクサＭＵＸから受信して、前記メモリ情報を複数のメモリ装置５２０に伝送することができる。前記メモリインタフェース３０は、複数のメモリ装置５２０で読み込んだ読み込みデータを前記制御部４０のマルチプレクサＭＵＸに伝送することができる。
前記パケット処理部ＰＴＰは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができ、また、ノースバンド方向のパケット情報を受信又は送信することができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、又はアドレス情報をそれぞれ又は全部含むことができる。
正常モードでは、前記パケット処理部ＰＴＰは、前記モジュール選択ビットが前記パケット処理部ＰＴＰを含んでいるＦＢＤＩＭＭを示すか否かを判断する。仮に、前記モジュール選択ビットが前記パケット処理部ＰＴＰを含んでいるＦＢＤＩＭＭを示す場合には、前記パケット処理部ＰＴＰは前記マルチプレクサＭＵＸを通じて、前記メモリインタフェース３０にコマンドとアドレス情報を送信する。そうでなければ、前記パケット処理部ＰＴＰは、前記メモリ情報を無視する。仮に、前記コマンドが書き込み動作であれば、書き込みデータもメモリインタフェース３０に前記マルチプレクサＭＵＸを通じて共に伝達される。
テストモードでは、前記パケット処理部は、特定ＦＢＤＩＭＭが指定されたか（例えば、前記モジュール選択ビットによって）を判断せず、前記マルチプレクサＭＵＸを通じてコマンド及びアドレス情報を前記メモリインタフェース３０に伝達する。
特に、前記マルチプレクサＭＵＸは、前記パケット処理部ＰＴＰ及び前記メモリインタフェース３０の間に位置して、第１経路及び第２経路を構成する。正常モードであれば、前記マルチプレクサＭＵＸは、前記パケット処理部ＰＴＰから伝達される第１制御信号Ｃ１に応答して、前記第１経路を通じてノースバンドパケットを前記パケット処理部ＰＴＰ及びノースバンド送信端ＮＴｘに伝送する。
テストモードでは、前記マルチプレクサは前記パケット処理部ＰＴＰから伝達される第２制御信号Ｃ２に応答して、前記第２経路を通じてノースバンドパケットを前記比較部ＣＯＭに伝送する。前記比較部ＣＯＭは２個の入力を有し、一つの入力は前記パケット処理部ＰＴＰに連結されており、他の入力は前記マルチプレクサＭＵＸの第２経路に連結されている。前記比較部ＣＯＭの出力は、比較後の結果を貯蔵することができるように前記エラー検出レジスタＲＧ２に連結されている。
図１７に示すように、下方向に隣接するメモリモジュール５００から伝送される（例えば、ＭＭ３からＭＭ２に）ノースバンドパケットは、前記パケット処理部ＰＴＰに入力される。前記パケット処理部ＰＴＰは、ノースバンドパケットをメモリ情報にデコーディングすることができる。前記パケット処理部ＰＴＰは、該当メモリ５２０からのメモリ情報と、隣接する他のメモリ５２０からのメモリ情報とをそれぞれ受信することができ、これらのメモリ情報は前記比較部ＣＯＭで比較される。
上述において、本発明の実施形態をホストやメモリコントローラと関連させて説明したが、本発明の思想は他の形態のコントローラにも適用することができる。又、本発明の実施形態をモジュール選択ビット又はランク選択ビットを関連させて説明したが、メモリモジュール、メモリ装置、又はメモリユニットを特定するどのような形態のメモリ情報でも用いられることができる。
また、上述において、本発明の実施形態をＦＢＤＩＭＭと関連させて説明したが、本発明の思想は、Ｒ−ＤＩＭＭ又はＳＩＭＭのような他のメモリモジュールにも適用されることができる。又、本発明の実施形態をＤＲＡＭと関連させて説明したが、本発明の思想は他のメモリタイプにも適用されることができる。
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
多様な種類の従来技術によるメモリモジュールを示す図である。 ハブ及び複数のメモリチップを含む従来技術によるＦＢＤＩＭＭを示す図である。 従来技術によるメモリシステムを示す図である。 図３の従来技術によるメモリシステムを他の角度から見た図である。 従来技術によるメモリシステムを詳細に示す図である。 従来技術によるサウスバンドパケットフォーマットを示す図である。 従来技術によるノースバンドパケットフォーマットを示す図である。 基準クロック、メモリクロック、及びパケット伝送間の関係を示す図である。 ＦＢＤＩＭＭのサウスバンドコマンド解釈システムを示す図である。 図５に示される従来技術によるシステムでサウスバンドパケットの書き込み及び読み込み動作を示すタイミング図である。 本発明の一実施形態によるメモリシステムを示す図である。 本発明の一実施形態によるメモリシステムを示す図である。 本発明の一実施形態によるメモリテストモードのうちで書き込み動作のタイミング図である。 本発明の一実施形態によるメモリテストモードのうちで書き込み動作のフローチャートである。 本発明の一実施形態によるメモリテストモードのうちで読み込み動作のタイミング図である。 本発明の一実施形態によるメモリテストモードのうちで読み込み動作のフローチャートである。 本発明の一実施形態によるメモリシステムで隣接するメモリモジュールから第１自記データ及び第２データを比較するハブを示す図である。
符号の説明
１０ サウスバンドパケット
１４ ノースバンドパケット
２０ インタフェース
３０ メモリインタフェース
４０ 制御部
１００ メモリシステム
５００ メモリモジュール
５１０ ハブ
５２０ メモリユニット（メモリ装置）
６００ メモリコントローラ

Claims (30)

  1. テストモード時に、メモリコントローラからのサウスバンドパケット内にあるメモリ識別情報を無視する制御部を含み、
    前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットであり、前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含み、前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものであり、前記制御部は、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを含む
    ことを特徴とするメモリモジュール用ハブ。
  2. 前記制御部は、
    テストモード設定を貯蔵するレジスタと、
    前記サウスバンドパケットを受信して、少なくとも前記メモリ識別情報を含むメモリ情報にデコーディングするように構成されたパケット交換部と、
    少なくとも一つのメモリユニットと接続するメモリユニットインタフェースと、を更に含み、
    前記パケット交換部は、前記テストモード設定に応答して、前記メモリ識別情報と関係なく前記メモリ識別情報を除いたメモリ情報を前記メモリユニットに伝送し、
    前記メモリユニットインタフェースは、前記メモリ情報を前記少なくとも一つのメモリユニットに伝送するように構成される
    ことを特徴とする請求項１に記載のメモリモジュール用ハブ。
  3. メモリモジュール内のメモリユニットから第１出力情報を受信し、テストモード時には下方向メモリモジュールから第２出力情報を受信して、前記第１出力情報及び前記第２出力情報を互いに比較して、その比較結果を出力する制御部を含み、
    前記メモリモジュールは、サウスバンドパケットをメモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含み、前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットである
    ことを特徴とするメモリモジュール用ハブ。
  4. 前記制御部は、
    前記下方向メモリモジュールから前記第２出力情報を受信する受信ポートと、
    前記第１出力情報又は前記第２出力情報を上方向メモリモジュール又はメモリコントローラに送信する送信ポートとを含む
    ことを特徴とする請求項３に記載のメモリモジュール用ハブ。
  5. 前記メモリコントローラは、
    前記テストモードを貯蔵する第１モードレジスタと、
    前記相応するメモリモジュールのメモリモジュールから入力されたデータを前記第１出力情報に変換するパケット交換部と、
    前記第１出力情報の入力を受け、正常モードでは前記第１出力情報を上方向メモリモジュールのハブに出力し、前記テストモードでは前記第１出力情報を比較部に出力するマルチプレクサと、
    前記第１出力情報と前記第２出力情報とを比較して、比較結果を出力する比較部と、
    前記比較結果を貯蔵する第２レジスタとを含む
    ことを特徴とする請求項４に記載のメモリモジュール用ハブ。
  6. 前記第１出力情報及び前記第２出力情報は、読み込みデータを含むパケットである
    ことを特徴とする請求項５に記載のメモリモジュール用ハブ。
  7. 前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含む
    ことを特徴とする請求項１に記載のメモリモジュール用ハブ。
  8. 前記メモリ情報は、書き込み動作のためのコマンド、アドレス、又はデータをそれぞれ又は全部含む
    ことを特徴とする請求項２に記載のメモリモジュール用ハブ。
  9. 第１受信バスを通じて第１受信ポートから第１パケットを受信して、前記第１パケットを第１伝送バスを通じて伝送し、第２受信バスを通じて第２受信ポートから第２パケットを受信して、前記第２パケットを第２伝送バスを通じて伝送する送受信部と、
    テストモードを受信し、前記テストモードの結果を第３バスを通じてメモリコントローラに送信するか、受信する第１インタフェース部と、
    前記第１データパケットから抽出したメモリ情報を複数のメモリユニットに伝送し、前記複数のメモリユニットに、又は前記複数のメモリユニットからデータを送信するか、受信する第２インタフェース部と、
    前記テストモードに応答して、前記第２インタフェース部を通じて前記メモリ情報を前記複数のメモリユニットに無条件的に伝送し、前記複数のメモリ情報から伝送される前記データ出力と前記第２パケットとを比較するパケット交換部と、を含む
    ことを特徴とするメモリモジュール用ハブ。
  10. 複数のメモリユニットと、
    前記複数のメモリユニットに連結されており、メモリコントローラから伝達されるサウスバンドパケットに応答してメモリ識別情報を無視し、前記サウスバンドパケットに結合されているデータをテストモードにあるメモリモジュール内の前記複数のメモリユニットのそれぞれに書き込むハブと、を含み、
    前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットであり、前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含み、前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものであり、前記ハブは、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含む
    ことを特徴とするメモリモジュール。
  11. 前記ハブは、
    前記サウスバンドパケットを受信する第１受信部と、
    前記サウスバンドパケットを送信する第１送信部と、
    テストモードを貯蔵することができるモードレジスタと、
    前記受信したサウスバンドパケットをメモリ識別情報及びメモリ情報にデコーディングし、前記メモリ情報を前記テストモードに応答して前記メモリ識別情報と関係なく出力するパケット交換部と、
    前記メモリ情報を前記複数のメモリユニットに記録するメモリインタフェースと、を含む
    ことを特徴とする請求項１０に記載のメモリモジュール。
  12. 前記ハブは、
    第１データを含む第１ノースバンドパケットを受信する第２受信ポートと、
    前記第１ノースバンドパケットを送信する第２送信ポートと、
    読み込みコマンド及びアドレスを含む読み込みパケットに応答して、前記第１ノースバンドパケットと前記複数のメモリユニットから出力される第２ノースバンドパケットとを比較する比較部とを更に含む
    ことを特徴とする請求項１１に記載のメモリモジュール。
  13. 前記ハブは、
    前記比較部の比較結果を貯蔵する第２レジスタを更に含み、
    前記比較部の前記テストモードに応答して活性化される
    ことを特徴とする請求項１２に記載のメモリモジュール。
  14. メモリコントローラと、
    前記メモリコントローラに対してデイジーチェーン方式で連結されており、それぞれハブを含む複数のメモリモジュールとを含み、
    前記ハブは、前記メモリコントローラから伝達されるサウスバンドパケットに応答してメモリ識別情報を無視し、テストモードにある複数のメモリモジュール内の複数のメモリユニットのそれぞれに前記サウスバンドパケット内のデータを記録するハブであり、
    前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットであり、前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含み、前記サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものであり、前記ハブは、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含む
    ことを特徴とするメモリシステム。
  15. 前記各ハブは、
    第１受信ポートと、
    第１送信ポートと、
    テストモードを貯蔵するモードレジスタと、
    前記受信したサウスバンドパケットをメモリ識別情報及びメモリ情報にデコーディングし、前記テストモードに応答して前記メモリ識別情報と関係なく前記メモリ情報を出力するパケット交換部と、
    前記メモリ情報を複数のメモリユニットに記録するメモリインタフェースとを含む
    ことを特徴とする請求項１４に記載のメモリシステム。
  16. 前記ハブは、
    第１データを含む第１ノースバンドパケットを受信する第２受信ポートと、
    前記第１ノースバンドパケットを送信する第２送信ポートと、
    読み込みコマンド及びアドレスを含む読み込みパケットに応答して、前記第１ノースバンドパケットと前記複数のメモリユニットから出力される第２ノースバンドパケットとを比較する比較部とを更に含む
    ことを特徴とする請求項１５に記載のメモリシステム。
  17. 前記ハブは、
    前記比較部の比較結果を貯蔵する第２レジスタを更に含み、
    前記比較部は、前記テストモードに応答して活性化される
    ことを特徴とする請求項１６に記載のメモリシステム。
  18. 前記モードレジスタ及び第２レジスタは、システム管理バスによってそれぞれホストと連結される
    ことを特徴とする請求項１７に記載のメモリシステム。
  19. ホストとＮ個のメモリモジュール（Ｎは、１以上の自然数）を有するメモリシステムにおいて、
    前記Ｎ個のメモリモジュールにテストモードを設定する段階と、
    前記Ｎ個のメモリモジュールに書き込みパケットを伝送する段階と、
    前記Ｎ個の各メモリモジュール内で前記書き込みパケットをメモリ識別情報及びメモリ情報にデコーディングする段階と、
    前記テストモードに応答して前記メモリ識別情報を無視し、前記Ｎ個の各メモリモジュール内にあるメモリユニットに前記メモリ情報を提供する段階と、
    前記Ｎ個の各メモリモジュール内にある前記メモリユニットに前記メモリ情報内に含まれているデータを記録する段階とを含み、
    前記メモリ識別情報は、少なくとも一つのモジュール選択ビットを含み、前記メモリモジュールは、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含むハブを備える
    ことを特徴とするメモリシステムにデータを記録する方法。
  20. 前記ホスト及びＮ個のメモリモジュールは、デイジーチェーン方式で連結されている
    ことを特徴とする請求項１９に記載のメモリシステムにデータを記録する方法。
  21. 前記テストモードを設定する段階は、システム管理バスを通じて設定される
    ことを特徴とする請求項２０に記載のメモリシステムにデータを記録する方法。
  22. 複数のメモリユニットと、
    相応するメモリモジュール内の前記複数のメモリユニットから第１出力情報を受信し、他のメモリモジュール内の前記複数のメモリユニットから第２出力情報を受信し、テストモードである時、前記第１出力情報と前記第２出力情報とを比較し、比較結果を出力するハブとを含み、
    前記ハブは、サウスバンドパケットをメモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含み、前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットである
    ことを特徴とするメモリモジュール。
  23. 前記出力情報は、パケット情報又はメモリ情報のうち、いずれか一つの種類の情報である
    ことを特徴とする請求項２２に記載のメモリモジュール。
  24. 前記他のメモリモジュールは、隣接する下方向メモリモジュール又は最終メモリモジュールのうち、いずれか一つのメモリモジュールである
    ことを特徴とする請求項２３に記載のメモリモジュール。
  25. メモリコントローラと、
    それぞれハブを含む複数のメモリモジュールと、を含むが、
    前記ハブは、相応するメモリモジュール内のメモリユニットから出力情報を受信し、テストモードである時には、前記相応するメモリモジュール内の前記各メモリユニットに対する出力情報と他のメモリモジュールから出力された出力情報を互いに比較して、比較結果を出力するハブであり、
    前記ハブは、サウスバンドパケットをメモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含み、前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットである
    ことを特徴とするメモリシステム。
  26. 前記出力情報は、パケット情報又はメモリ情報のうち、いずれか一つの種類の情報である
    ことを特徴とする請求項２５に記載のメモリシステム。
  27. 前記他のメモリモジュールは、隣接するメモリモジュール又は最終メモリモジュールのうち、いずれか一つのモジュールである
    ことを特徴とする請求項２６に記載のメモリシステム。
  28. ホスト及び複数のメモリモジュールを有するメモリシステムにおいて、
    読み込みパケットに応答して、第１メモリモジュールにある第１メモリユニットから第１ハブに第１データを出力する段階と、
    前記読み込みパケットに応答して、第２メモリモジュールにある第２メモリユニットから第２ハブに第２データを出力する段階と、
    前記第２データを前記第１ハブに伝送する段階と、
    前記第１データと前記第２データとを比較して、比較結果を前記第１ハブに貯蔵する段階とを含み、
    前記第１ハブは、サウスバンドパケットをメモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含み、前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットである
    ことを特徴とするメモリシステムでデータを読み込む方法。
  29. 前記第２メモリモジュールは、前記第１メモリモジュールと隣接するメモリモジュール又は前記メモリシステムの最終メモリモジュールのうち、いずれか一つのモジュールである
    ことを特徴とする請求項２８に記載のメモリシステムでデータを読み込む方法。
  30. メモリコントローラと、前記メモリコントローラにデイジーチェーン方式で連結されている複数のメモリモジュールを有し、前記複数のメモリモジュールはそれぞれモジュール選択符号を有するメモリシステムにおいて、
    前記複数のメモリモジュールに対してテストモードを設定する段階と、
    前記テストモードで書き込みパケットに応答して、前記複数のメモリモジュール内の各メモリユニットに対して同時にテストデータを記録する段階と、
    読み込みパケットに応答して、前記複数のメモリモジュール内の前記各メモリユニットから前記テストデータを読み込む段階と、
    該当メモリモジュールから読み込んだテストデータと隣接するメモリモジュールから読み込んだテストデータとを比較する段階とを含み、
    前記メモリモジュールは、前記サウスバンドパケットを前記メモリコントローラ又は他の上方向（ｕｐｓｔｒｅａｍ）メモリモジュールのハブから受信する受信部と、前記サウスバンドパケットを他の下方向（ｄｏｗｎｓｔｒｅａｍ）メモリモジュールのハブに伝送する送信部とを備える制御部を含むハブを備え、前記サウスバンドパケットは、ホストから離れる方向に伝送されるパケットである
    ことを特徴とするメモリシステムをテストする方法。
JP2005162842A 2004-06-11 2005-06-02 ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法 Expired - Fee Related JP4786941B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR2004-043022 2004-06-11
KR1020040043022A KR100597473B1 (ko) 2004-06-11 2004-06-11 메모리 모듈의 테스트 방법 및 이를 수행하기 위한 메모리모듈의 허브
KR2004-075773 2004-09-22
KR1020040075773A KR100559736B1 (ko) 2004-09-22 2004-09-22 메모리 시스템, 그 테스트 방법 및 이를 수행하기 위한메모리 모듈 및 허브
US11/030,328 US8060799B2 (en) 2004-06-11 2005-01-07 Hub, memory module, memory system and methods for reading and writing to the same
US11/030,328 2005-01-07

Publications (2)

Publication Number Publication Date
JP2005353060A JP2005353060A (ja) 2005-12-22
JP4786941B2 true JP4786941B2 (ja) 2011-10-05

Family

ID=35483432

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005162842A Expired - Fee Related JP4786941B2 (ja) 2004-06-11 2005-06-02 ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法

Country Status (2)

Country Link
JP (1) JP4786941B2 (ja)
DE (1) DE102005015828A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070239906A1 (en) * 2006-03-13 2007-10-11 Vakil Kersi H Input/output agent having multiple secondary ports
DE102006035612B4 (de) * 2006-07-31 2011-05-05 Qimonda Ag Speicherpuffer, FB-DIMM und Verfahren zum Betrieb eines Speicherpuffers
KR101397229B1 (ko) * 2006-08-22 2014-05-20 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 메모리 시스템 및 메모리를 위한 모듈러 커맨드 스트럭처
US10002044B2 (en) 2014-08-19 2018-06-19 Samsung Electronics Co., Ltd. Memory devices and modules
US9916091B2 (en) 2015-07-13 2018-03-13 Samsung Electronics Co., Ltd. Memory system architecture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62216059A (ja) * 1986-03-18 1987-09-22 Fujitsu Ltd 記憶装置チエツク方式
JPS63229547A (ja) * 1987-03-18 1988-09-26 Nec Corp 記憶装置試験方式
JPH04251355A (ja) * 1991-01-08 1992-09-07 Toshiba Corp メモリテスト方式
JPH07114502A (ja) * 1993-10-15 1995-05-02 Mitsubishi Electric Corp データ処理装置、データ記憶装置、およびそのテスト方法
US7386768B2 (en) * 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over

Also Published As

Publication number Publication date
JP2005353060A (ja) 2005-12-22
DE102005015828A1 (de) 2006-01-05

Similar Documents

Publication Publication Date Title
US8060799B2 (en) Hub, memory module, memory system and methods for reading and writing to the same
US8549209B2 (en) Bridging device having a configurable virtual page size
US7694031B2 (en) Memory controller including a dual-mode memory interconnect
CN109712661B (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统
JP5300732B2 (ja) 高速シリアルバッファを有するメモリシステム
US20110246857A1 (en) Memory system and method
KR100624576B1 (ko) 허브를 갖는 메모리 모듈을 테스트하는 방법 및 이를수행하기 위한 메모리 모듈의 허브
US20100005212A1 (en) Providing a variable frame format protocol in a cascade interconnected memory system
US11551735B2 (en) High performance, non-volatile memory module
US20080168325A1 (en) Semiconductor memory device and method for driving the same
US20080307285A1 (en) Memory devices and systems including error-correction coding and methods for error-correction coding
JP4786941B2 (ja) ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法
CN100538675C (zh) 中心单元、存储器模块、存储器系统和对其读和写的方法
CN112749040A (zh) 存储器控制器以及包括该存储器控制器的存储器系统
KR20230019596A (ko) 반도체 메모리 장치 및 메모리 시스템
US7483321B2 (en) Semiconductor memory device capable of checking a redundancy code and memory system and computer system having the same
US7861140B2 (en) Memory system including asymmetric high-speed differential memory interconnect
CN110809798A (zh) 用于ddr5存储器装置中数据路径功率节省的系统及方法
US11403172B2 (en) Methods for error detection and correction and corresponding systems and devices for the same
JP2007042264A (ja) メモリモジュール及びそのテスト方法
JP2006318456A (ja) 専用データバスおよび／またはコントロールバスを用いるメモリシステム、モジュール、コントローラおよび方法
US20070286011A1 (en) Memory device having data input and output ports and memory module and memory system including the same
US7898883B2 (en) Method for controlling access of a memory
KR102545175B1 (ko) 어드레스 테이블을 포함하는 메모리 장치, 및 메모리 컨트롤러의 동작 방법
KR100559736B1 (ko) 메모리 시스템, 그 테스트 방법 및 이를 수행하기 위한메모리 모듈 및 허브

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110714

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees