KR20230019596A - 반도체 메모리 장치 및 메모리 시스템 - Google Patents

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KR20230019596A
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KR
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clock signal
control code
clock
duty
code set
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KR1020210101291A
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장호준
최훈대
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 모드 레지스터 세트 및 클럭 교정 회로, 상기 모드 레지스터 세트는 메모리 컨트롤러로부터 수신한 제1 제어 코드 세트를 저장하며, 상기 반도체 메모리 장치의 동작 모드를 설정한다. 상기 클럭 교정 회로는 상기 메모리 컨트롤러로부터 수신한 데이터 클럭 신호를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행한다.

Description

반도체 메모리 장치 및 메모리 시스템{semiconductor memory device and memory system including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
반도체 메모리 장치는 외부로부터 인가되는 클럭(clock)에 동기화되어 동작할 수 있다. 외부로부터 인가되는 클럭이 메모리 장치 내부에서 사용될 때, 내부 회로들에 의해 시간 지연(클럭 스큐; Clock Skew) 및 듀티 에러가 발생될 수 있다. 이러한 시간 지연을 보상하고 듀티 에러를 보상하기 위한 회로가 반도체 메모리 장치에서 사용될 수 있다.
본 발명의 일 목적은 데이터 클럭 신호의 듀티를 트레이닝 하는 동안 다중 위상 클럭 신호들의 스큐를 정정하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 데이터 클럭 신호의 듀티를 트레이닝 하는 동안 다중 위상 클럭 신호들의 스큐를 정정하는 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 모드 레지스터 세트 및 클럭 교정 회로, 상기 모드 레지스터 세트는 메모리 컨트롤러로부터 수신한 제1 제어 코드 세트를 저장하며, 상기 반도체 메모리 장치의 동작 모드를 설정한다. 상기 클럭 교정 회로는 상기 메모리 컨트롤러로부터 수신한 데이터 클럭 신호를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 듀티 컨트롤러를 포함하고, 상기 반도체 메모리 장치를 제어한다. 상기 반도체 메모리 장치는 모드 레지스터 세트 및 클럭 교정 회로, 상기 모드 레지스터 세트는 상기 메모리 컨트롤러로부터 수신한 제1 제어 코드 세트를 저장하며, 상기 반도체 메모리 장치의 동작 모드를 설정한다. 상기 클럭 교정 회로는 상기 메모리 컨트롤러로부터 수신한 데이터 클럭 신호를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치는 메모리 컨트롤러로부터의 듀티 트레이닝 커맨드에 응답한 듀티 트레이닝 구간 동안에, 상기 듀티 트레이닝 구간을 연속하는 제1 구간, 제2 구간 및 제3 구간으로 분할하고, 상기 제1 구간에서는 서로 180도의 위상차를 가지는 제1 클럭 신호와 제3 클럭 신호의 위상 스큐를 교정하고, 제2 구간에서는 서로 180도의 위상차를 가지는 제2 클럭 신호와 제4 클럭 신호의 위상 스큐를 교정하고, 제3 구간에서는 상기 제1 클럭 신호와 상기 제2 클럭 신호의 위상 스큐를 교정할 수 있다. 따라서 듀티 트레이닝 구간 동안에 멀티 위상을 가지는 클럭 신호들의 듀티 에러와 위상 스큐를 교정하여 클럭 신호들의 신호 무결성을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4a는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 버퍼의 구성을 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 신호가 클럭 교정 회로에 집적 입력되는 것을 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 입출력 버퍼를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 4의 데이터 입출력 버퍼에서 출력 드라이버의 구성을 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 클럭 교정 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 데이터 클럭 신호와 제1 내지 제4 분주 클럭 신호들을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 트레이닝 스케쥴러가 듀티 트레이닝 구간을 분할하는 것을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 멀티 패턴 생성기와 클럭 멀티플렉서의 동작을 나타낸다.
도 11은 본 발명의 실시예들데 따른 도 7의 클럭 교정 회로에서 듀티 사이클 조절기를 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 듀티 사이클 조절기의 동작을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 제1 위상 스큐 조절기를 나타내는 회로도이다.
도 14와 도 15는 본 발명의 실시예들에 따른 도 13의 제1 위상 스큐 조절기의 동작을 나타낸다.
도 16는 본 발명의 실시예들에 따른 도 7의 레지스터 세트에 포함되는 제1 레지스터 회로의 구성을 나타낸다.
도 17은 도 16의 코드 생성기가 이진 탐색 또는 선형 탐색에 기초하여 제1 제어 코드 세트를 생성하는 것을 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 클럭 생성 회로의 구성을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 도 18의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 예를 나타내는 회로도이다.
도 20은 도 5의 데이터 입출력 회로에서 출력 클럭 신호에 기초하여 출력되는 데이터 신호를 나타낸다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 듀티 트레이닝 방법을 나타내는 흐름도이다.
도 22는 도 21의 듀티 트레이닝 방법에서 듀티 트레이닝을 수행하는 단계를 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 듀티 트레이닝의 효과를 나타내는 그래프이다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 듀티 트레이닝의 효과를 나타내는 그래프이다.
도 25는 본 발명의 실시예들에 따른 도 1의 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 27은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) 또는 LPDDR5(low power DDR5) SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 데이터 신호(DQ)를 기입하거나 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 클럭 신호(WCK)를 반도체 메모리 장치(200)에 제공할 수 있다. 반도체 메모리 장치(200)는 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 때 스트로브 신호(DQS)를 데이터 신호(DQ)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(300), 제어 로직 회로(210), 클럭 교정 회로(clock correction circuit, 400) 및 클럭 생성 회로(CGC, 600)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 클럭 교정 회로(400)는 데이터 클럭 신호(WCK)에 기초하여 생성된, 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 데이터 클럭 신호(WCK)의 듀티 트레이닝 구간 동안에 제1 내지 제4 조정 클럭 신호들 사이의 듀티 에러와 스큐를 교정하고, 관련된 최적 제어 코드들을 탐색할 수 있다. 클럭 생성기(600)는 제1 내지 제4 조정 클럭 신호들에 기초하여 출력 클럭 신호와 스트로브 신호(DQS)를 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(310), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(390), 클럭 버퍼(225), 데이터 클럭 버퍼(235), 클럭 교정 회로(400), 클럭 생성 회로(600) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.
상기 메모리 셀 어레이(310)는 제1 내지 제16 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 로우 디코더들(260a~260s)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 칼럼 디코더들(270a~270s)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 센스 앰프들(285a~285s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s), 제1 내지 제16 센스 앰프들(285a~285s), 제1 내지 제16 칼럼 디코더들(270a~270s) 및 제1 내지 제16 로우 디코더들(260a~260s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제16 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제16 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가 또는 감소시킬 수 있다.
제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR')를 제1 내지 제16 칼럼 디코더들(270a~270s)에 각각 인가할 수 있다.
제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제16 뱅크 어레이들(310a~310s)로부터 출력된 코드워드를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출된 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(390)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 출력 클럭 신호(OCLK)에 기초하여 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 데이터 입출력 버퍼(320)에 의하여 데이터(DTA)로 변환되어 ECC 엔진(390)에 제공되고, ECC 엔진(390)은 데이터(DTA)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(390)에 제공하고, 독출 동작에서는 클럭 생성 회로(600)에서 제공되는 출력 클럭 신호(OCLK)에 기초하여 ECC 엔진(390)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(100)에 제공할 수 있다. 즉, 데이터 입출력 버퍼(320)는 독출 동작에서는 출력 클럭 신호(OCLK)에 기초하여 데이터 신호(DQ)를 외부로 출력할 수 있다.
ECC 엔진(390)은 제어 로직 회로(210)로부터의 제1 제어 신호(CTL1)에 기초하여 데이터 신호(DTA)에 대한 ECC 인코딩과 코드워드(CW)에 대한 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
데이터 클럭 버퍼(235)는 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하는 데이터 클럭 신호(WCK)를 수신하고, 데이터 클럭 신호(WCK)를 기초로 180도의 위상 차이를 가지는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)를 생성하고, 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)를 클럭 교정 회로(400)에 제공할 수 있다. 실시예에 있어서, 반도체 메모리 장치는 데이터 클럭 버퍼(235)를 포함하지 않을 수 있고, 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하는 데이터 클럭 신호(WCK)를 클럭 교정 회로(400)에 제공할 수 있다.
클럭 교정 회로(400)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)기초로 또는 데이터 클럭 신호(WCK)를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행하고, 상기 듀티 트레이닝의 종료 후, 상기 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 클럭 생성 회로(600)에 제공할 수 있다.
클럭 생성 회로(600)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)에 기초하여 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 생성하고, 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작, 독출 동작 또는 듀티 트레이닝을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS, 212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 ECC 엔진(390)을 제어하는 제1 제어 신호(CTL1), 클럭 교정 회로(400)를 제어하는 제2 제어 신호(CTL2) 및 클럭 생성 회로(600)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310a)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WL2m) 각각과 비트라인들(BL1~BL2n) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 워드라인들(WL1~WL2m)을 제1 뱅크 어레이(310a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BL1~BL2n)을 제1 뱅크 어레이(310a)의 칼럼들(columns)이라고 정할 수 있다.
도 4a는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 버퍼의 구성을 나타내는 블록도이다.
도 4a를 참조하면, 데이터 클럭 버퍼(235)는 전류 모드 로직(current mode logic, CML) 드라이버(237) 및 전류 모드 로직-CMOS 레벨 변환기(C2C converter, 239)를 포함할 수 있다.
CML 드라이버(237)는 차동 클럭 신호 쌍(WCK_t, WCK_c)을 포함하며 CML 레벨을 가지는 데이터 클럭 신호(WCK)를 구동하여 각각이 90도의 위상차이를 가지는 내부 클럭 신호들(CKI, CKQ, CKI, CQB)를 생성하고, C2C 변환기(239)는 내부 클럭 신호들(CKI, CKQ, CKI, CQB)에 기초하여 서로 180도의 위상 차이와 CMOS 레벨을 가지는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)를 생성할 수 있다. C2C 변환기(239)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)를 도 2의 클럭 교정 회로(400)에 제공할 수 있다.
도 4b는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 신호가 클럭 교정 회로에 집적 입력되는 것을 나타낸다.
도 4b를 참조하면, 차동 클럭 신호 쌍(WCK_t, WCK_c)을 포함하는 데이터 클럭 신호(WCK)이 클럭 교정 회로(400)에 집적 입력될 수 있다, 차동 클럭 신호 쌍(WCK_t, WCK_c) 중 차동 클럭 신호(WCK_t)는 제1 데이터 클럭 신호로 호칭될 수 있고, 차동 클럭 신호(WCK_c)는 제2 데이터 클럭 신호로 호칭될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 입출력 버퍼를 나타낸다.
도 5를 참조하면, 데이터 입출력 버퍼(320)는 데이터 입력 회로(330) 및 데이터 출력 회로(340)를 포함할 수 있다. 데이터 출력 회로(340)는 밸런스드(balanced) 멀티플렉서(350), 출력 드라이버(360) 및 스트로브 드라이버(DQS driver, 370)를 포함할 수 있다.
데이터 입력 회로(330)는 메모리 컨트롤러(30)부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)를 데이터(DTA)로 변환하고, 데이터(DTA)를 ECC 엔진(390)에 제공할 수 있다. 데이터 출력 회로(340)는 ECC 엔진(390)으로부터의 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)를 메모리 컨트롤러(100)에 전송할 수 있다.
밸런스드 멀티플렉서(350)는 데이터(DTA)와 출력 클럭 신호(OCLK)를 수신하고, 데이터(DTA)와 출력 클럭 신호(OCLK)에 기초하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성하고, 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 출력 드라이버(360)에 제공할 수 있다. 밸런스드 멀티플렉서(350)는 출력 클럭 신호(OCLK)에 기초하여 데이터(DTA)를 샘플링하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성할 수 있다. 출력 클럭 신호(OCLK)는 180도의 위상 차이를 가지는 제1 내지 제4 출력 클럭 신호 쌍들(OCLK1 및 OCLKB1, OCLK2 및 OCLKB2, OCLK3 및 OCLKB3, OCLK4 및 OCLKB4)를 포함할 수 있다.
예를 들어, 데이터(DTA)가 로직 하이 레벨인 경우, 프리-드라이버(330)는 풀업 구동 신호(PUDS)와 출력 드라이버(340)의 풀다운 드라이버(도 6의 363)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀다운 구동 신호(PDDS)를 생성할 수 있다. 예를 들어, 데이터(DTA)가 로직 로우 레벨인 경우, 프리-드라이버(350)는 풀다운 구동 신호(PDDS)와 출력 드라이버(360)의 풀업 드라이버(도 6의 361)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀업 구동 신호(PUDS)를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 4의 데이터 입출력 버퍼에서 출력 드라이버의 구성을 나타낸다.
도 6을 참조하면, 출력 드라이버(360)는 풀업 드라이버(361) 및 풀다운 드라이버(363)를 포함할 수 있다.
풀업 드라이버(361)는 전원 전압(VDDQ)과 출력 노드(ON1) 사이에 연결되는 제1 내지 제r(r은 2 이상의 자연수) 풀업 트랜지스터들(NU1~NUr)을 포함할 수 있다. 제1 내지 제r 풀업 트랜지스터들(NU1~NUr) 각각은 엔모스 트랜지스터로 구현될 수 있다. 풀다운 드라이버(363)는 출력 노드(ON1)와 접지 전압(VSS) 사이에 연결되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)을 포함할 수 있다. 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr) 각각도 엔모스 트랜지스터로 구현될 수 있다.
데이터(DTA)가 로직 하이 레벨인 경우, 풀업 드라이버(361)는 풀업 구동 신호(PUDS)를 수신하여 풀업 구동 신호(PUDS)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(363)에 포함되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)은 풀다운 구동 신호(PDDS)에 응답하여 모두 턴-오프될 수 있다.
이 때, 풀업 드라이버(361)가 생성하는 전류는 데이터 입출력 패드(또는 DQ 패드, 301)를 통하여 메모리 컨트롤러(30) 측의 온-다이 터미네이션 저항(즉, 오디티 저항, RODT_MC)으로 전송될 수 있다. 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 풀업 드라이버(361)가 생성하는 전류와 오디티 저항(RODT_MC)에 의하여 결정될 수 있다.
데이터(DTA)가 로직 로우 레벨일 때, 풀업 드라이버(361)에 포함되는 제1 내지 제r 풀업 트랜지스터들(NU1~NUr)은 풀업 구동 신호(PUDS)에 응답하여 모두 턴-오프될 수 있다. 풀다운 드라이버(363)는 풀다운 구동 신호(PDDS)를 수신하여 풀다운 구동 신호(PDDS)에 따라 결정되는 저항값을 가질 수 있다.
이 때, 풀업 드라이버(361)가 생성하는 전류가 존재하지 않으므로, 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 출력 로우 레벨을 갖게 된다.
실시예에 따라, 특정한 풀업 구동 신호(PUDS)또는 특정한 풀다운 구동 신호(PDDS)에서 풀업 드라이버(361) 또는 풀다운 드라이버(363)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 클럭 교정 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 클럭 교정 회로(400)는 듀티 사이클 조절기(410), 클럭 분주 회로(450), 위상 스큐 조절 회로(490), 클럭 트리(455), 클럭 멀티플렉서(457), 멀티 패턴 생성기(460), 트레이닝 스케쥴러(463), 듀티 사이클 모니터(465), 디멀티플렉서(467), 멀티플렉서(469), 레지스터 세트(470) 및 플립플롭(475)을 포함할 수 있다.
듀티 사이클 조절기(410)는 제1 제어 코드 세트(DCC1)에 응답하여 차동 클럭 신호 쌍(WCK_t, WCK_c)을 포함하는 데이터 클럭 신호(WCK)의 듀티 에러를 정정하여 180도의 위상 차이를 가지는 제1 교정 클럭 신호(CCLKI)와 제2 교정 클럭 신호(CCLKIB)를 생성할 수 있다. 제1 제어 코드 세트(DCC1)는 듀티 트레이닝 커맨드와 함께 메모리 컨트롤러(100)에서 제공되어 도 2의 모드 레지스터 세트(212)에 저장될 수 있다.
클럭 분주 회로(450)는 제1 클럭 분주기(450a) 및 제2 클럭 분주기(450b)를 포함할 수 있다. 제1 클럭 분주기(450a)는 제1 교정 클럭 신호(CCLKI)를 분주하여 180도의 위상 차이를 가지는 제1 분주 클럭 신호(DCLKI)와 제3 분주 클럭 신호(DCLKIB)를 생성하고, 제2 클럭 분주기(450b)는 제2 교정 클럭 신호(CCLKIB)를 분주하여 180도의 위상 차이를 가지는 제2 분주 클럭 신호(DCLKQ))와 제4 분주 클럭 신호(DCLKQB)를 생성할 수 있다.
위상 스큐 조절 회로(490)는 듀티 트레이닝 구간에서 제1 내지 제4 분주 클럭 신호(DCLKI, DCLKQ, DCLKIB, DCLKQB) 각각의 위상 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 각각 생성하는 제1 내지 제4 위상 스큐 조절기들(490a, 490b, 490c, 490d)을 포함할 수 있다. 제1 및 제3 위상 스큐 조절기들(490a, 490c)는 트레이닝 모드 신호(TMS)에 응답한 제2 구간에서 제2 제어 코드 세트의 디폴트 값에 기초하여 제1 및 제3 분주 클럭 신호들(DCLKI, DCLKIB) 각각의 위상 스큐를 조절하고, 제2 및 제4 위상 스큐 조절기들(490b, 490d)는 트레이닝 모드 신호(TMS)에 응답한 제3 구간에서 제3 제어 코드 세트의 디폴트 값에 제2 및 제4 분주 클럭 신호들(DCLKQ, DCLKQB) 각각의 위상 스큐를 조절할 수 있다.
클럭 트리(435)는 트레이닝 모드 신호(TMS)에 응답하여 듀티 트레이닝 구간에는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 클럭 멀티플렉서(457)에 제공하고, 듀티 트레이닝 구간의 종료 후에는 구간에는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 클럭 생성 회로(600)에 제공할 수 있다.
트레이닝 스케쥴러(463)는 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 신호(DCT_EN)가 활성화되는 상기 듀티 트레이닝 구간을 연속하는 제1 구간, 제2 구간 및 제3 구간으로 분할하고, 트레이닝 제어 신호들(PGSC, SS1, SS2, TMS, RCS)을 생성할 수 있다.
멀티 패턴 생성기(460)는 트레이닝 제어 신호들(PGSC, SS1, SS2, TMS, RCS) 중 패턴 생성 제어 신호(PGCS)에 응답하여 상기 제1 구간 동안은 제1 패턴 데이터(PTD1)를 생성하고, 상기 제2 구간 동안은 제2 패턴 데이터(PTD2)를 생성하고, 상기 제3 구간 동안은 제3 패턴 데이터(PTD3)를 생성할 수 있다.
클럭 멀티플렉서(457)는 제1 패턴 데이터(PTD1)에 응답하여 상기 제1 구간 동안 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)를 각각 제1 선택 클럭 신호(SCLK1)와 제2 선택 클럭 신호(SCLK2)로 제공하고, 제2 패턴 데이터(PTD2)에 응답하여 상기 제2 구간 동안 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)를 각각 제1 선택 클럭 신호(SCLK1)와 제2 선택 클럭 신호(SCLK2)로 제공하고, 제3 패턴 데이터(PTD3)에 응답하여 상기 제3 구간 동안 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKQ)를 각각 제1 선택 클럭 신호(SCLK1)와 제2 선택 클럭 신호(SCLK2)로 제공할 수 있다.
듀티 사이클 모니터(465)는 제1 구간, 제2 구간 및 제3 구간 각각에서 제1 선택 클럭 신호(SCLK1)와 제2 선택 클럭 신호(SCLK2)의 듀티를 모니터링하고, 상기 모니터링에 기초한 모니터링 정보(MT_INF)를 생성할 수 있다.
듀티 사이클 모니터(465)는 제1 선택 클럭 신호(SCLK1)을 순차적으로 지연시키는 제1 지연 셀들, 제2 선택 클럭 신호(SCLK2)을 순차적으로 지연시키는 제2 지연 셀들, 상기 제1 지연 셀들과 상기 제2 지연 셀들의 출력을 비교하는 복수의 비교기들 및 상기 비교기들의 출력에 기초하여 모니터링 정보(MT_INF)를 생성하는 듀티 결정기를 포함할 수 있다. 제1 선택 클럭 신호(SCLK1)의 듀티비와 제2 선택 클럭 신호(SCLK2)의 듀티비에 따라서 비교기들의 출력이 달라질 수 있고, 듀티 결정기는 비교기들의 출력에 기초하여 N 비트들을 구비하는 모니터링 정보(MT_INF)의 값이 달라질 수 있다.
디멀티플렉서(467)는 제1 선택 신호(SS1)에 응답하여 제1 구간과 제2 구간에서는 모니터링 정보(MT_INF)를 레지스터 세트(470)에 제공하고, 제3 구간에서는 모니터링 정보(MT_INF)를 플립플롭(475)을 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 메모리 컨트롤러(100)의 듀티 컨트롤러(110)는 모니터링 정보(MT_INF)에 기초하여 도 2의 모드 레지스터 세트(212)에 저장할 수 있다.
멀티플렉서(469)는 제2 선택 신호(SS2)에 응답하여 듀티 트레이닝 구간 동안에는 트레이닝 모드 신호(TMS)를 위상 스큐 조절 회로(490)에 제공하고, 듀티 트레이닝 구간의 종류 후에는 레지스터 세트(470)에 저장된 제2 제어 코드 세트(DCC2)와 제3 제어 코드 세트(DCC3)를 위상 스큐 조절 회로(490)에 제공할 수 있다.
레지스터 세트(470)는 듀티 트레이닝 구간에서 모니터링 정보 모니터링 정보(MT_INF)를 기초로 탐색된 제2 제어 코드 세트와 제3 제어 코드 세트를 저장하고, 상기 듀티 트레이닝 구간의 종료 후 레지스터 제어 신호(RCS)에 응답하여 제2 제어 코드 세트(DCC2)와 제3 제어 코드 세트(DCC3)를 듀티 사이클 조절 회로(490)에 제공할 수 있다.
실시예에 있어서, 갱신된 제1 제어 코드 세트(DCC1)도 레지스터 세트(470)에 저장될 수 있고, 레지스터 세트(470)는 듀티 트레이닝 구간의 종류 후 갱신된 제1 제어 코드 세트(DCC1)를 듀티 사이클 조절기(410)에 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 데이터 클럭 신호와 제1 내지 제4 분주 클럭 신호들을 나타낸다.
도 7 및 도 8을 참조하면, 제1 클럭 분주기(450a)는 제1 데이터 클럭 신호(WCK_t)와 관련된 제1 교정 클럭 신호(CCLKI)를 분주하여 180도의 위상 차이를 가지는 제1 분주 클럭 신호(DCLKI)와 제3 분주 클럭 신호(DCLKIB)를 생성하고, 제2 클럭 분주기(450b)는 제2 데이터 클럭 신호(WCK_c)와 관련된 제2 교정 클럭 신호(CCLKIB)를 분주하여 180도의 위상 차이를 가지는 제2 분주 클럭 신호(DCLKQ))와 제4 분주 클럭 신호(DCLKQB)를 생성한다는 것을 알 수 있다. 따라서, 제1 데이터 클럭 신호(WCK_t)와 제2 데이터 클럭 신호(WCK_c)의 듀티 에러를 조절함으로써, 제1 분주 클럭 신호(DCLKI)와 제2 분주 클럭 신호(DCLKQ)의 위상 스큐를 조절할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 트레이닝 스케쥴러가 듀티 트레이닝 구간을 분할하는 것을 나타낸다.
도 7 및 도 9를 참조하면, 트레이닝 스케쥴러(463)는 듀티 트레이닝 신호(DCT_EN)가 활성화되는 듀티 트레이닝 구간(rDCMM)을 연속하는 제1 구간(INT1), 제2 구간(INT2) 및 제3 구간(INT3)으로 분할할 수 있다. 제1 구간(INT1), 제2 구간(INT2) 및 제3 구간(INT3)은 실질적으로 동일한 시간 구간을 가질 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 멀티 패턴 생성기와 클럭 멀티플렉서의 동작을 나타낸다.
도 10을 참조하면, 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 각각의 주파수는 데이터 클럭 신호(WCK)의 주파수의 절반일 수 있다. 또한, 클럭 멀티플렉서(457)는 제1 구간에서 멀티 패턴 생성기(460)로부터의 '1100'의 제1 패턴 데이터(PTD1)의 상승 에지와 하강 에지에 응답하여 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)를 선택하고, 제2 구간에서 멀티 패턴 생성기(460)로부터의 '0110'의 제2 패턴 데이터(PTD2)의 상승 에지와 하강 에지에 응답하여 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)를 선택하고, 제3 구간에서 멀티 패턴 생성기(460)로부터의 '0101'의 제3 패턴 데이터(PTD3)의 상승 에지와 하강 에지에 응답하여 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKQ)를 선택함을 알 수 있다.
여기서, 제1 내지 제3 패턴 데이터(PTD1, PTD2, PTD3) 각각은 데이터 클럭 신호(WCK)의 2주기마다 반복되는 데이터 패턴을 가질 수 있다.
도 11은 본 발명의 실시예들데 따른 도 7의 클럭 교정 회로에서 듀티 사이클 조절기를 나타내는 회로도이다.
도 11을 참조하면, 듀티 사이클 조절기(410)는 제1 피모스 트랜지스터(411), 전류원(412), 제2 피모스 트랜지스터(421), 제3 피모스 트랜지스터들(422, 424, 426), 제4 피모스 트랜지스터들(423, 425, 427), 제5 피모스 트랜지스터(431), 제6 피모스 트랜지스터들(432, 434, 436), 제7 피모스 트랜지스터들(433, 435, 437), 저항들(R1, R2) 및 엔모스 트랜지스터(413)를 포함할 수 있다.
제1 피모스 트랜지스터(411)는 전원 전압(VDD)과 제1 노드(N11) 사이에 연결되고, 제1 활성화 신호(ONB)를 수신하는 게이트를 구비할 수 있다. 전류원(412)는 제1 노드(N11)와 제2 노드(N12) 사이에 연결된다.
제2 피모스 트랜지스터(421)는 제2 노드(N12)와 제3 노드(N13) 사이에 연결되며 제1 데이터 클럭 신호(Wck_t)를 수신하는 게이트를 구비한다. 제3 피모스 트랜지스터들(422, 424, 426) 각각은 제2 노드(N12)에 제2 피모스 트랜지스터(421)와 병렬로 연결되며 제1 데이터 클럭 신호(Wck_t)를 수신하는 게이트를 구비한다. 제4 피모스 트랜지스터들(423, 425, 427) 각각은 제3 피모스 트랜지스터들(422, 424, 426)과 제3 노드(N13) 사이에 연결되며, 제1 제어 코드 세트(DCC1)의 비트들(DCC11, DCC12, DCC13)을 각각 수신하는 게이트를 구비한다.
제5 피모스 트랜지스터(431)는 제2 노드(N12)와 제4 노드(N13) 사이에 연결되며 제2 데이터 클럭 신호(Wck_c)를 수신하는 게이트를 구비한다. 제6 피모스 트랜지스터들(432, 434, 436) 각각은 제2 노드(N12)에 제5 피모스 트랜지스터(431)와 병렬로 연결되며 제2 데이터 클럭 신호(Wck_c)를 수신하는 게이트를 구비한다. 제7 피모스 트랜지스터들(433, 435, 437) 각각은 제6 피모스 트랜지스터들(432, 434, 436)과 제4 노드(N14) 사이에 연결되며, 제1 제어 코드 세트(DCC1)가 반전된 제1 반전 제어 코드 세트(DCC1B)의 비트들(DCC11B, DCC12B, DCC13B)을 각각 수신하는 게이트를 구비한다.
저항(R1)은 제3 노드(N13)와 제5 노드(N15) 사이에 연결되고, 저항(R2)은 제4 노드(N14)와 제5 노드(N15) 사이에 연결된다. 엔모스 트랜지스터(413)는 제5 노드(N15)와 접지 전압(VSS) 사이에 연결되고, 제2 활성화 신호(ON)를 수신하는 게이트를 구비한다. 제1 활성화 신호(ONB)와 제2 활성화 신호(ON)는 상보적인 신호이다. 제3 노드(N13)에서 제1 교정 클럭 신호(CCLKI)가 출력되고, 제4 노드(N14)에서 제2 교정 클럭 신호(CCLKIB)가 출력될 수 있다.
제1 활성화 신호(ONB)와 제2 활성화 신호(ON)가 활성화됨에 따라 듀티 조절 동작이 수행되고, 제1 제어 코드 세트(DCC1)의 비트들(DCC11, DCC12, DCC13)과 제1 반전 제어 코드 세트(DCC1B)의 비트들(DCC11B, DCC12B, DCC13B)에 따라 전류원(412)으로부터의 전류가 통과하는 트랜지스터들의 수가 조절됨으로써 제1 데이터 클럭 신호(WCK_t)와 제2 데이터 클럭 신호(WCK_c)의 듀티가 조절될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 듀티 사이클 조절기의 동작을 나타낸다.
도 12를 참조하면, 듀티 사이클 조절기(410)는 제1 데이터 클럭 신호(WCK_t)의 하강 에지의 지연을 조절하고(401), 제2 데이터 클럭 신호(WCK_c)의 하강 에지의 지연을 조절하여(403), 제1 데이터 클럭 신호(WCK_t)와 제2 데이터 클럭 신호(WCK_c)의 듀티를 조절함을 알 수 있다.
도 13은 본 발명의 실시예들에 따른 도 7의 클럭 교정 회로에서 제1 위상 스큐 조절기를 나타내는 회로도이다.
도 13에서는 제1 위상 스큐 조절기(490a)의 구성을 나타내었으나, 제2 내지 제4 위상 스큐 조절기들(490b, 490c, 490d) 각각의 구성은 제1 위상 스큐 조절기(490a)의 구성과 실질적으로 동일할 수 있다.
도 13을 참조하면, 제1 위상 스큐 조절기(490a)는 제1 스테이지(STG11) 및 제2 스테이지(STG12)를 포함할 수 있다.
제1 스테이지(STG11)는 제2 제어 코드 세트(DCC2)에 기초하여 제1 분주 클럭 신호(DCLKI)의 상승 에지의 슬루 레이트를 조절하여 중간 클럭 신호(MDCLKI)를 제공할 수 있다. 제2 스테이지(STG12)는 제2 제어 코드 세트(DCC2)가 반전된 제2 반전 제어 코드 세트(DCC2B)에 기초하여 중간 클럭 신호(MDCLKI)의 하강 에지의 슬루 레이트를 조절하여 제1 조정 클럭 신호(ACLKI))를 제공할 수 있다.
제1 스테이지(STG11)는 전원 전압(VDD)가 접지 전압(VSS) 사이에 연결되는 제1 단위 셀(UC1) 및 제1 단위 셀(UC1)과 병렬로 연결되는 복수의 제2 단위 셀들(UC21, UC22, UC23)을 포함할 수 있다.
제1 단위 셀(UC1)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(511)와 엔모스 트랜지스터(512)를 포함할 수 있다. 피모스 트랜지스터(511)와 엔모스 트랜지스터(512) 각각의 게이트에는 제1 분주 클럭 신호(DCLKI)가 인가될 수 있다. 제2 단위 셀(UC21)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(513, 514) 및 엔모스 트랜지스터들(515, 516)을 포함할 수 있다. 피모스 트랜지스터(513)와 엔모스 트랜지스터(516) 각각의 게이트에는 제1 분주 클럭 신호(DCLKI)가 인가되고, 피모스 트랜지스터(514)와 엔모스 트랜지스터(515) 각각의 게이트에는 제2 제어 코드 세트(DCC2)의 비트(DCC23)가 인가될 수 있다.
제2 단위 셀(UC22)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(521, 522) 및 엔모스 트랜지스터들(523, 524)을 포함할 수 있다. 피모스 트랜지스터(521)와 엔모스 트랜지스터(524) 각각의 게이트에는 제1 분주 클럭 신호(DCLKI)가 인가되고, 피모스 트랜지스터(522)와 엔모스 트랜지스터(523) 각각의 게이트에는 제2 제어 코드 세트(DCC2)의 비트(DCC22)가 인가될 수 있다. 제2 단위 셀(UC23)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(525, 526) 및 엔모스 트랜지스터들(527, 528)을 포함할 수 있다. 피모스 트랜지스터(525)와 엔모스 트랜지스터(528) 각각의 게이트에는 제1 분주 클럭 신호(DCLKI)가 인가되고, 피모스 트랜지스터(526)와 엔모스 트랜지스터(527) 각각의 게이트에는 제2 제어 코드 세트(DCC2)의 비트(DCC21)가 인가될 수 있다.
제2 스테이지(STG12)는 전원 전압(VDD)가 접지 전압(VSS) 사이에 연결되는 제3 단위 셀(UC3) 및 제3 단위 셀(UC3)과 병렬로 연결되는 복수의 제4 단위 셀들(UC41, UC42, UC43)을 포함할 수 있다.
제3 단위 셀(UC3)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(531)와 엔모스 트랜지스터(532)를 포함할 수 있다. 피모스 트랜지스터(531)와 엔모스 트랜지스터(532) 각각의 게이트에는 중간 클럭 신호(MDCLKI)가 인가될 수 있다. 제4 단위 셀(UC41)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(533, 534) 및 엔모스 트랜지스터들(535, 536)을 포함할 수 있다. 피모스 트랜지스터(533)와 엔모스 트랜지스터(536) 각각의 게이트에는 중간 클럭 신호(MDCLKI)가 인가되고, 피모스 트랜지스터(534)와 엔모스 트랜지스터(535) 각각의 게이트에는 제2 반전 제어 코드 세트(DCC2B)의 비트(DCC23B)가 인가될 수 있다.
제4 단위 셀(UC42)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(541, 542) 및 엔모스 트랜지스터들(543, 544)을 포함할 수 있다. 피모스 트랜지스터(541)와 엔모스 트랜지스터(544) 각각의 게이트에는 중간 클럭 신호(MDCLKI)가 인가되고, 피모스 트랜지스터(542)와 엔모스 트랜지스터(543) 각각의 게이트에는 제2 반전 제어 코드 세트(DCC2B)의 비트(DCC22B)가 인가될 수 있다. 제4 단위 셀(UC43)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(545, 546) 및 엔모스 트랜지스터들(547, 548)을 포함할 수 있다. 피모스 트랜지스터(545)와 엔모스 트랜지스터(548) 각각의 게이트에는 중간 클럭 신호(MDCLKI)가 인가되고, 피모스 트랜지스터(546)와 엔모스 트랜지스터(547) 각각의 게이트에는 제2 반전 제어 코드 세트(DCC2B)의 비트(DCC21B)가 인가될 수 있다.
도 14와 도 15는 본 발명의 실시예들에 따른 도 13의 제1 위상 스큐 조절기의 동작을 나타낸다.
도 14 및 도 15를 참조하면, 제1 위상 스큐 조절기(490a)는 제2 제어 코드 세트(DCC2)에 기초하여 제1 분주 클럭 신호(DCLKI)의 상승 에지의 슬루 레이트를 조절하고(405), 하강 에지의 슬루 레이트를 조절하여(407), 제1 조정 클럭 신호(ACLKI)의 지연량을 조절(409)할 수 있다.
도 16는 본 발명의 실시예들에 따른 도 7의 레지스터 세트에 포함되는 제1 레지스터 회로의 구성을 나타낸다.
도 16을 참조하면, 제1 레지스터 회로(471)는 코드 생성기(471a) 및 코드 저장부(471b)를 포함할 수 있다. 코드 생성기(471a)는 모니터링 정보(MT_INF)에 제2 제어 코드 세트(DCC2)의 생성을 시작할 수 있다. 코드 생성기(471a)는 생성된 제2 제어 코드 세트(DCC2)를 코드 생성부(471b)에 저장할 수 있다.
도 17은 도 16의 코드 생성기가 이진 탐색 또는 선형 탐색에 기초하여 제1 제어 코드 세트를 생성하는 것을 나타낸다.
도 17을 참조하면, 코드 생성기(471a)는 연속 근사 레지스터를 이용한 이진 탐색(BS) 또는 선형 탐색(LS)에 기초하여 제2 제어 코드 세트(DCC2)를 생성하고, 제2 제어 코드 세트(DCC2)의 최적값을 코드 생성부(471b)에 저장할 수 있다. 코드 생성기(471a)가 이진 탐색(BS)에 기초하여 제2 제어 코드 세트(DCC2)를 생성하는 경우, 이진 탐색을 시작하는 MSB(most significant bit, 최상위 비트)를 선택할 수 있다.
도 7의 레지스터 세트(470)는 제3 제어 코드 세트(DCC3)의 최적값을 탐색하는 제2 레지스터 회로를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 클럭 생성 회로의 구성을 나타내는 블록도이다.
도 18을 참조하면, 클럭 생성 회로(600)는 스트로브 신호 생성기(610) 및 제1 내지 4 클럭 멀티플렉서들(620, 650, 655, 660)을 포함할 수 있다.
스트로브 신호 생성기(610)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)에 기초하여 스트로브 신호(DQS)를 생성할 수 있다.
제1 내지 제4 클럭 멀티플렉서들(620, 650, 655, 660) 각각은 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제1 내지 제4 출력 클럭 신호 쌍들(OCLK1 및 OCLKB1, OCLK2 및 OCLKB2, OCLK3 및 OCLKB3, OCLK4 및 OCLKB4)을 각각 제공할 수 있다.
도 19는 본 발명의 실시예들에 따른 도 18의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 예를 나타내는 회로도이다.
도 19를 참조하면, 제1 클럭 멀티플렉서(620)는 전송 게이트(621), 피모스 트랜지스터(622), 인버터들(623, 624, 625), 전송 게이트(626), 엔모스 트랜지스터(627) 및 인버터들(628,629, 630)을 포함할 수 있다.
전송 게이트(621)는 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)에 응답하여 제2 조정 클럭 신호(ACLKQ)를 노드(N41)로 전달한다. 피모스 트랜지스터(622)는 전원 전압(VDD)과 노드(N41) 사이에 연결되고, 제1 조정 클럭 신호(ACLKI)에 응답하여, 노드(N41)를 전원 전압(VDD) 레벨로 프리차지한다. 인버터들(623, 624, 625)은 노드(N41)의 레벨을 3번 반전시켜 제1 출력 클럭 신호(OCLK1)를 제공한다.
전송 게이트(626)는 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)에 응답하여 제1 조정 클럭 신호(ACLKI)를 노드(N42)로 전달한다. 엔모스 트랜지스터(627)는 노드(N42)와 접지 전압(VSS) 사이에 연결되고, 제2 조정 클럭 신호(ACLKㅃ)에 응답하여, 노드(N42)를 접지 전압(VSS) 레벨로 디스차지한다. 인버터들(628, 629, 630)은 노드(N42)의 레벨을 3번 반전시켜 제1 반전 출력 클럭 신호(OCLK1B)를 제공한다.
도 18의 제2 내지 제4 클럭 멀티플렉서들(650, 655, 660) 각각은 도 19의 제1 클럭 멀티플렉서(620)와 실질적으로 동일한 구성을 가질 수 있다.
도 20은 도 5의 데이터 입출력 회로에서 출력 클럭 신호에 기초하여 출력되는 데이터 신호를 나타낸다.
도 20을 참조하면. 도 5의 데이터 출력 회로(340)는 제1 출력 클럭 신호(OCLK1)에 기초하여 데이터 신호(DTA)의 제1 비트(DTA1)를 샘플링하고, 제2 출력 클럭 신호(OCLK2)에 기초하여 데이터 신호(DTA)의 제2 비트(DTA2)를 샘플링하고, 제3 출력 클럭 신호(OCLK3)에 기초하여 데이터 신호(DTA)의 제3 비트(DTA3)를 샘플링하고, 제4 출력 클럭 신호(OCLK4)에 기초하여 데이터 신호(DTA)의 제4 비트(DTA4)를 샘플링하여 데이터 신호(DQ)를 제공함을 알 수 있다. 따라서 데이터 신호(DQ)의 토글링 주파수는 제1 내지 제4 출력 클럭 신호들(OCLK1, OCLK2, OCLK3, OCLK4) 각각의 토글링 주파수보다 빠름을 알 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 듀티 트레이닝 방법을 나타내는 흐름도이다.
도 1 내지 도 21을 참조하면, 메모리 컨트롤러(110)가 반도체 메모리 장치(200)에 듀티 트레이닝 커맨드를 인가하여 듀티 트레이닝이 개시된다(S110).
메모리 컨트롤러(100)는 데이터 클럭 신호(WCK)를 높은 주파수로 설정하고(S120), 데이터 클럭 신호(WCK)를 반도체 메모리 장치(200)에 인가한다. 메모리 컨트롤러(100)는 도 2의 모드 레지스터 세트(212)에 제1 제어 코드 세트(DCC1)를 기입하여 듀티 사이클 조정기(410)의 동작을 제어한다(S140).
데이터 교정 회로(400)는 상술한 듀티 트레이닝을 수행한다(S200). 데이터 교정 회로(400)는 데이터 클럭 신호(WCK)를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들(DCLKI, DCLKQ, DCLKIB, DCLKQB)을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들(DCLKI, DCLKQ, DCLKIB, DCLKQB) 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 생성하고, 듀티 트레이닝 구간(tDCMM) 동안에 제1 분주 클럭 신호(DCLKI) 및 제3 분주 클럭 신호(DCLKIB)와 관련된 제2 제어 코드 세트(DCC2)를 탐색하는 제1 듀티 사이클 트레이닝, 제2 분주 클럭 신호(DCLKQ)) 및 제4 분주 클럭 신호(DCLKQB)에 관련된 제3 제어 코드 세트(DCC3)를 탐색하는 제2 듀티 사이클 트레이닝 및 제1 분주 클럭 신호(DCLKI) 및 제2 분주 클럭 신호(DCLKQ)와 관련된 제1 제어 코드 세트(DCC1)를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행할 수 있다.
메모리 컨트롤러(100)는 데이터 클럭 신호(WCK)의 주파수를 변경하고, 데이터 교정 회로(400)는 단계(S200)을 다시 수행한다(S310).
데이터 교정 회로(400)는 제어 코드 세트들의 코드들이 스윕되었는지 여부를 판단한다(S320). 제어 코드 세트들의 코드들이 스윕되지 않았으면(S320에서 NO), 단계(S140)으로 복귀한다. 제어 코드 세트들의 코드들이 스윕되었으면(S320에서 YES), 트레이닝 모드에서 탈출하고, 제2 제어 코드 세트(DCC2)와 제3 제어 코드 세트(DCC3)를 레지스터 세트(470)에 저장하고(S340), 제1 제어 코드 세트(DCC1)은 메모리 컨트롤러(100)에 전송한다.
도 22는 도 21의 듀티 트레이닝 방법에서 듀티 트레이닝을 수행하는 단계를 나타내는 흐름도이다.
도 7 내지 도 22를 참조하면, 듀티 트레이닝을 수행하기 위하여(S200), 트레이닝 스케쥴러(463)는 듀티 트레이닝 구간(tDCMM)을 연속하는 제1 구간(INT1), 제2 구간(INT2) 및 제3 구간(INT3)으로 분할한다(S210).
클럭 멀티플렉서(457)는 제1 구간에서 멀티 패턴 생성기(460)로부터의 '1100'의 제1 패턴 데이터(PTD1)의 상승 에지와 하강 에지에 응답하여 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)를 선택하고, 듀티 사이클 모니터(465)는 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)의 듀티를 모니터링하여 모니터링 정보(MT_INF)를 생성한다(S220).
레지스터 세트(470)는 제1 구간의 종료 후 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)의 듀티 모니터링 정보(MT_INF)를 저장하고, 클럭 멀티플렉서(457)는 제2 구간에서 멀티 패턴 생성기(460)로부터의 '0110'의 제2 패턴 데이터(PTD2)의 상승 에지와 하강 에지에 응답하여 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)를 선택하고, 듀티 사이클 모니터(465)는 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)의 듀티를 모니터링하여 모니터링 정보(MT_INF)를 생성한다(S230).
레지스터 세트(470)는 제2 구간의 종료 후 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)의 듀티 모니터링 정보(MT_INF)를 저장하고, 클럭 멀티플렉서(457)는 제3 구간에서 멀티 패턴 생성기(460)로부터의 '0101'의 제3 패턴 데이터(PTD3)의 상승 에지와 하강 에지에 응답하여 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKIB)를 선택하고, 듀티 사이클 모니터(465)는 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKQ)의 듀티를 모니터링하여 모니터링 정보(MT_INF)를 생성한다(S240).
플립플롭(475)은 제3 구간의 종료 후 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKIQ)의 듀티 모니터링 정보(MT_INF)를 메모리 컨트롤러(100)에 전송하고, 메모리 컨트롤러(100)의 듀티 컨트롤러(110)는 듀티 모니터링 정보(MT_INF)에 기초하여 제1 조정 클럭 신호(ACLKI)와 제2 조정 클럭 신호(ACLKIQ)의 듀티를 체크한다. 또한, 메모리 컨트롤러(100)는 듀티 트레이닝 구간(tDCMM)의 종료 후 레지스터 세트(470)를 독출하여(MRR), 레지스터 세트(470)에 저장된 듀티 트레이닝의 결과를 체크한다(S250).
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치에서 듀티 트레이닝의 효과를 나타내는 그래프이다.
도 23에서 가로 축은 듀티 에러를 나타내고, 세로 축은 클럭 신호의 아이 크기를 나타낸다. 또한 도 23에서 참조 번호(711)는 듀티 에러가 0인 지점을 나타내고, 참조 번호(712)는 제1 분주 클럭 신호(DCLKI)와 제2 분주 클럭 신호(DCLKQ)의 위상 스큐 에러를 정정한 경우의 클럭 신호의 아이 크기를 나타내고, 참조 번호(713)는 본 발명의 실시예들에 따라 클럭 신호들의 스큐 에러를 교정한 경우에 클럭 신호의 아이 크기를 나타낸다.
도 23을 참조하면, 본 발명의 실시예들에 따라 클럭 신호들의 스큐 에러를 교정한 경우에 클럭 신호의 아이 크기가 증가하여 신호 충실도(signal integrity)가 향상됨을 알 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 듀티 트레이닝의 효과를 나타내는 그래프이다.
도 24에서 가로 축은 전원 전압(VDD)를 나타내고, 세로 축은 클럭 신호의 페이즈 스큐를 나타낸다. 또한 도 24에서 참조 번호(721)는 제1 분주 클럭 신호(DCLKI)와 제2 분주 클럭 신호(DCLKQ)의 위상 스큐 에러를 정정한 경우의 클럭 신호의 위상 스큐를 나타내고, 참조 번호(723)는 본 발명의 실시예들에 따라 클럭 신호들의 스큐 에러를 교정한 경우에 클럭 신호의 위상 스큐를 나타낸다.
도 24을 참조하면, 본 발명의 실시예들에 따라 클럭 신호들의 스큐 에러를 교정한 경우에, 전원 전압(VDD)이 변동하여도 위상 스큐가 감소함을 알 수 있다.
도 25는 본 발명의 실시예들에 따른 도 1의 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 25에서는 본 발명의 실시예들에 따른 듀티 트레이닝 동작과 관련된 구성 요소들을 도시한다.
도 25를 참조하면, 메모리 컨트롤러(100)는 클럭 생성기(120), 송신기(125), 수신기(130), 듀티 컨트롤러(110) 및 송신기(135)를 포함할 수 있다.
클럭 생성기(120)는 데이터 클럭 신호(WCK)를 생성하고, 송신기(125)는 데이터 클럭 신호(WCK)를 반도체 메모리 장치(200)로 전송한다. 수신기(130)는 반도체 메모리 장치(200)로부터 모니터링 정보(MT_INF)를 제공받고, 모니터링 정보(MT_INF)에 기초하여 제1 제어 코드 세트를 갱신하고, 갱신된 제1 제어 코드 세트를 커맨드(CMD)를 송신기(135)를 통하여 반도체 메모리 장치(200)로 전송한다.
반도체 메모리 장치(200)는 제어 로직 회로(210), 데이터 클럭 버퍼(235), 클럭 교정 회로(400) 및 송신기(205)를 포함할 수 있다.
데이터 클럭 버퍼(235)는 메모리 컨트롤러(100)로부터 수신된 데이터 클럭 신호(WCK)에 기초하여 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 생성하고, 클럭 교정 회로(235)는 듀티 트레이닝 구간에서, 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKIB)기초로 또는 데이터 클럭 신호(WCK)를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행하고, 듀티 트레이닝의 종류 후, 제1 제어 코드 세트(DCC1)를 송신기(205)를 통하여 메모리 컨트롤러(100)에 전송할 수 있다.
제어 로직 회로(210)는 모드 레지스터 세트를 포함하고, 모드 레지스터 세트는 제1 제어 코드 세트(DCC1)와 갱신된 제1 제어 코드 세트를 저장할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 26을 참조하면, 반도체 메모리 장치(800)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(810) 및 복수의 메모리 다이들(820-1,820-2,...,820-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(820-1,820-2,...,820-p)은 버퍼 다이(810) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(820-1,820-2,...,820-p) 각각은 데이터를 저장하는 셀 코어(821) 및 버퍼 다이(810)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(823)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(823)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 셀 코어(821)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
버퍼 다이(810)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(812)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(812)은 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(810)는 또한 클럭 관리 유닛(814) 및 데이터 입출력 버퍼(816)를 포함할 수 있다. 클럭 관리 유닛(814)은 도 4의 클럭 교정 회로(400) 및 도 18의 클럭 생성 회로(600)를 포함하여 데이터 클럭 신호(WCK)를 기초로 위상 스큐가 교정된 조정 클럭 신호들을 생생하고, 조정 클럭 신호들을 기초로 출력 클럭 신호(OCLK)를 생성할 수 있다. 데이터 입출력 버퍼(816)는 출력 클럭 신호(OCLK)게 기초하여 제2 타입 ECC 엔진(812)으로부터 제공되는 데이터(DTA)를 샘플링하여 데이터 신호(DQ)를 생성하고 데이터 신호(DQ)를 외부로 출력할 수 있다.
반도체 메모리 장치(800)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(822)은 전송 데이터가 전송되기 이전에 메모리 다이(820-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(820-p)에 형성되는 데이터 TSV 라인 그룹(832)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(834)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(832)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(834)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(820-1~820-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(800)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(810)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러에 연결될 수 있다.
본 발명의 실시예들에서는 도 26에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 27은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 27을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(920)를 포함할 수 있다. 상기 스택형 메모리 장치(910)와 GPU(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 GPU(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 패키지 기판(940)은 솔더 볼(950) 상에 장착될 수 있다. GPU(920)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(920)는 어플리케이션 프로세서로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 버퍼 다이는 상술한 클럭 교정 회로 및 클럭 생성 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, GPU (920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 GPU(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 GPU(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
본 발명은 복수의 휘발성 메모리 셀들과 데이터 클럭 신호를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 메모리 장치로서,
    메모리 컨트롤러로부터 수신한 제1 제어 코드 세트를 저장하며, 상기 반도체 메모리 장치의 동작 모드를 설정하는 모드 레지스터 세트; 및
    상기 메모리 컨트롤러로부터 수신한 데이터 클럭 신호를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행하는 클럭 교정 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 듀티 트레이닝 구간의 종료 후 탐색된 상기 제1 내지 제3 제어 코드 세트들을 기초로 생성된 상기 제1 내지 제4 조정 클럭 신호들에 기초하여 출력 클럭 신호와 스트로브 신호를 생성하는 클럭 생성 회로; 및
    상기 출력 클럭 신호에 기초하여 메모리 셀 어레이로부터 제공되는 데이터를 샘플링하여 데이터 신호를 생성하고, 상기 데이터 신호와 상기 스트로브 신호를 상기 메모리 컨트롤러에 제공하는 데이터 입출력 버퍼를 더 포함하고,
    상기 클럭 교정 회로는 상기 탐색된 제2 제어 코드 세트와 상기 제3 제어 코드 세트는 내부의 레지스터 세트에 저장하고,
    상기 탐색된 제1 제어 코드 세트는 상기 메모리 컨트롤러에 전송하고,
    상기 메모리 컨트롤러는 상기 탐색된 제1 제어 코드 세트에 기초하여 상기 제1 제어 코드 세트를 갱신하고, 상기 갱신된 제1 제어 코드 세트를 상기 모드 레지스터 세트에 저장하고,
    상기 듀티 트레이닝 구간의 종료 후 상기 클럭 교정 회로는 상기 레지스터 세트에 저장된 제2 제어 코드 세트에 기초하여 상기 제1 분주 클럭 신호와 상기 제3 분주 클럭 신호 각각의 위상 스큐를 조절하고, 상기 레지스터 세트에 저장된 상기 제3 제어 코드 세트에 기초하여 상기 제2 분주 클럭 신호와 상기 제4 분주 클럭 신호 각각의 위상 스큐를 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 듀티 사이클 트레이닝 및 상기 제2 듀티 사이클 트레이닝은 상기 메모리 컨트롤러에 대하여 숨겨진(hidden) 동작이고,
    상기 클럭 교정 회로는
    상기 제1 제어 코드 세트에 기초하여 차동 클럭 신호 쌍을 포함하는 상기 데이터 클럭 신호의 듀티 에러를 정정하여 180도의 위상 차이를 가지는 제1 교정 클럭 신호와 제2 교정 클럭 신호를 생성하는 듀티 사이클 조절기;
    상기 제1 교정 클럭 신호를 분주하여 180도의 위상 차이를 가지는 상기 제1 분주 클럭 신호와 상기 제3 분주 클럭 신호를 생성하고, 상기 제2 교정 클럭 신호를 분주하여 180도의 위상 차이를 가지는 상기 제2 분주 클럭 신호와 상기 제4 분주 클럭 신호를 생성하는 클럭 분주 회로;
    상기 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 신호가 활성화되는 동안 상기 듀티 트레이닝 구간을 연속하는 제1 구간, 제2 구간 및 제3 구간으로 분할하고, 트레이닝 제어 신호들을 생성하는 트레이닝 스케쥴러;
    상기 듀티 트레이닝 구간에서 상기 제1 내지 제4 분주 클럭 신호들 각각의 위상 스큐를 조절하여 상기 제1 내지 제4 조정 클럭 신호들을 생성하는 위상 스큐 조절 회로;
    상기 트레이닝 제어 신호들 중 패턴 생성 제어 신호에 응답하여 상기 제1 구간 동안은 제1 패턴 데이터를 생성하고, 상기 제2 구간 동안은 제2 패턴 데이터를 생성하고, 상기 제3 구간 동안은 제3 패턴 데이터를 생성하는 멀티 패턴 생성기;
    상기 제1 패턴 데이터에 응답하여 상기 제1 구간 동안 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 조정 클럭 신호와 상기 제3 조정 클럭 신호를 각각 제1 선택 클럭 신호와 제2 선택 클럭 신호로 제공하고, 상기 제2 패턴 데이터에 응답하여 상기 제2 구간 동안 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제2 조정 클럭 신호와 상기 제4 조정 클럭 신호를 각각 상기 제1 선택 클럭 신호와 상기 제2 선택 클럭 신호로 제공하고, 상기 제3 패턴 데이터에 응답하여 상기 제3 구간 동안 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 조정 클럭 신호와 상기 제2 조정 클럭 신호를 각각 상기 제1 선택 클럭 신호와 상기 제2 선택 클럭 신호로 제공하는 클럭 멀티플렉서;
    상기 제1 구간, 상기 제2 구간 및 상기 제3 구간 각각에서 상기 제1 선택 클럭 신호와 상기 제2 선택 클럭 신호의 듀티를 모니터링하고, 상기 모니터링에 기초한 모니터링 정보를 생성하는 듀티 사이클 모니터;
    디멀티플렉서;
    상기 듀티 트레이닝 구간에서 상기 모니터링 정보를 기초로 탐색된 상기 제2 제어 코드 세트와 상기 제3 제어 코드 세트를 저장하는 레지스터 세트; 및
    플립플롭을 포함하고,
    상기 디멀티플렉서는 상기 트레이닝 제어 신호들 중 제1 선택 신호에 응답하여 상기 제1 구간 및 상기 제2 구간 각각에서는 상기 모니터링 정보를 상기 레지스터 세트에 제공하고, 상기 제3 구간에서는 상기 모니터링 정보를 상기 플립플롭을 통하여 상기 메모리 컨트롤러에 제공하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 패턴 데이터는 상기 데이터 클럭 신호의 2주기 동안 '1100'의 로직 레벨들을 가지고,
    상기 클럭 멀티플렉서는 상기 제1 구간 동안 상기 제1 패턴 데이터의 상승 에지와 하강 에지에 각각 응답하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 조정 클럭 신호와 상기 제3 조정 클럭 신호를 선택하고,
    상기 제2 패턴 데이터는 상기 데이터 클럭 신호의 2주기 동안 '0110'의 로직 레벨들을 가지고,
    상기 클럭 멀티플렉서는 상기 제2 구간 동안 상기 제1 패턴 데이터의 상승 에지와 하강 에지에 각각 응답하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제2 조정 클럭 신호와 상기 제4 조정 클럭 신호를 선택하고,
    상기 제3 패턴 데이터는 상기 데이터 클럭 신호의 2주기 동안 '0101'의 로직 레벨들을 가지고,
    상기 클럭 멀티플렉서는 상기 제3 구간 동안 상기 제1 패턴 데이터의 상승 에지와 하강 에지에 각각 응답하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 조정 클럭 신호와 상기 제2 조정 클럭 신호를 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 듀티 사이클 조절기는
    상기 듀티 트레이닝 구간에서는 상기 메모리 컨트롤러로부터 제공되어 상기 모드 레지스터에 저장된 상기 제1 제어 코드 세트에 기초하여 상기 데이터 클럭 신호의 듀티 에러를 정정하고,
    상기 듀티 트레이닝 구간의 종료 후에는 상기 메모리 컨트롤러가 갱신한 상기 제1 제어 코드 세트에 기초하여 상기 데이터 클럭 신호의 상기 듀티 에러를 정정하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 위상 스큐 조절 회로는, 상기 듀티 트레이닝 구간의 종류 후,
    상기 레지스터 세트에 저장된 상기 제2 제어 코드 세트에 기초하여 상기 제1 분주 클럭 신호의 위상 스큐를 조절하여 상기 제1 조정 클럭 신호를 제공하는 제1 위상 스큐 조절기;
    상기 레지스터 세트에 저장된 상기 제2 제어 코드 세트에 기초하여 상기 제3 분주 클럭 신호의 위상 스큐를 조절하여 상기 제3 조정 클럭 신호를 제공하는 제2 위상 스큐 조절기;
    상기 레지스터 세트에 저장된 상기 제3 제어 코드 세트에 기초하여 상기 제2 분주 클럭 신호의 위상 스큐를 조절하여 상기 제2 조정 클럭 신호를 제공하는 제3 위상 스큐 조절기; 및
    상기 레지스터 세트에 저장된 상기 제3 제어 코드 세트에 기초하여 상기 제4 분주 클럭 신호의 위상 스큐를 조절하여 상기 제4 조정 클럭 신호를 제공하는 제4 위상 스큐 조절기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 위상 스큐 조절기는
    상기 제2 제어 코드 세트에 기초하여 상기 제1 분주 클럭 신호의 상승 에지의 슬루 레이트(slew rate)를 조절하여 중간 클럭 신호를 제공하는 제1 스테이지; 및
    상기 제2 제어 코드 세트가 반전된 제2 반전 제어 코드 세트에 기초하여 상기 중간 클럭 신호의 하강 에지의 슬루 레이트를 조절하여 상기 제1 조정 클럭 신호를 제공하는 제2 스테이지를 포함하고,
    상기 제1 스테이지는 전원 전압과 접지 전압 사이에 연결되는 제1 단위 셀 및 상기 전원 전압과 상기 접지 전압 사이에 상기 제1 단위 셀과 병렬로 연결되는 복수의 제2 단위 셀들을 포함하고,
    상기 제2 스테이지는 상기 전원 전압과 상기 접지 전압 사이에 연결되는 제3 단위 셀 및 상기 전원 전압과 상기 접지 전압 사이에 상기 제3 단위 셀과 병렬로 연결되는 복수의 제4 단위 셀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 반도체 메모리 장치는 LPDDR5 (low power double data rate 5) SDRAM(synchronous DRAM)인 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치; 및
    듀티 컨트롤러를 포함하고, 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    상기 듀티 컨트롤러로부터 수신한 제1 제어 코드 세트를 저장하며, 상기 반도체 메모리 장치의 동작 모드를 설정하는 모드 레지스터 세트; 및
    상기 메모리 컨트롤러로부터 수신한 데이터 클럭 신호를 기초로 서로 90도의 위상 차이를 가지는 제1 내지 제4 분주 클럭 신호들을 생성하고, 상기 제1 내지 제4 분주 클럭 신호들 각각의 스큐를 조절하여 제1 내지 제4 조정 클럭 신호들을 생성하고, 상기 메모리 컨트롤러로부터 수신한 듀티 트레이닝 커맨드에 기초한 듀티 트레이닝 구간 동안에 상기 제1 분주 클럭 신호 및 상기 제3 분주 클럭 신호와 관련된 제2 제어 코드 세트를 탐색하는 제1 듀티 사이클 트레이닝, 상기 제2 분주 클럭 신호 및 상기 제4 분주 클럭 신호에 관련된 제3 제어 코드 세트를 탐색하는 제2 듀티 사이클 트레이닝 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호와 관련된 상기 제1 제어 코드 세트를 탐색하는 제3 듀티 사이클 트레이닝을 순차적으로 수행하는 클럭 교정 회로를 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 클럭 교정 회로는 상기 탐색된 제2 제어 코드 세트와 상기 제3 제어 코드 세트는 내부의 레지스터 세트에 저장하고,
    상기 탐색된 제1 제어 코드 세트는 상기 듀티 컨트롤러에 제공하고,
    상기 듀티 컨트롤러는 상기 탐색된 제1 제어 코드 세트에 기초하여 상기 제1 제어 코드 세트를 갱신하고, 상기 갱신된 제1 제어 코드 세트를 상기 모드 레지스터 세트에 저장하는 메모리 시스템.
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