CN115701635A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

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Abstract

提供了一种半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：模式寄存器集和时钟校正电路。模式寄存器集存储第一控制代码集。在基于占空训练命令的占空训练时段期间，时钟校正电路可将占空训练时段划分为连续的第一时段、第二时段和第三时段，可在第一时段期间校正第一时钟信号和第三时钟信号的相位偏移，可在第二时段期间校正第二时钟信号和第四时钟信号的相位偏移，并且可在第三时段期间校正第一时钟信号和第四时钟信号的相位偏移。半导体存储器装置可通过在占空训练时段期间校正具有多相位的时钟信号的占空误差和相位偏移来增强时钟信号的信号完整性。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统
本申请要求于2021年8月2日在韩国知识产权局提交的第 10-2021-0101291号韩国专利申请的优先权，所述韩国专利申请的公开通过引 用全部包含于此。
技术领域
本公开涉及存储器装置，并且更具体地涉及用于执行时钟校正电路的重 新锁定操作的半导体存储器装置以及包括半导体存储器装置的存储器系统。
背景技术
半导体存储器装置可被分为易失性存储器装置或非易失性存储器装置。 易失性存储器装置是指在断电时丢失存储在其中的数据的存储器装置。作为 易失性存储器装置的示例，动态随机存取存储器(DRAM)可被用在各种装 置(诸如，移动系统、服务器或图形装置)中。
半导体存储器装置可与从外部或外部装置施加的时钟同步地操作。当在 半导体存储器装置中使用外部施加的时钟被时，由于半导体存储器装置的内 部电路可能发生时间延迟(或时钟偏移)。电路可被使用来补偿时间延迟并 校正占空误差(duty error)。
发明内容
示例实施例可提供能够在训练数据时钟信号的占空或占空因数的同时校 正多相位时钟信号的相位偏移的半导体存储器装置。
示例实施例可提供一种包括半导体存储器装置的存储器系统，半导体存 储器装置能够在训练数据时钟信号的占空比或占空因数的同时校正多相位时 钟信号的相位偏移。
根据示例实施例，一种半导体存储器装置包括模式寄存器集和时钟校正 电路。模式寄存器集被配置为存储从存储器控制器接收的第一控制代码集， 并且设置半导体存储器装置的操作模式。时钟校正电路被配置为：基于从存 储器控制器接收的数据时钟信号，生成相对于彼此具有90度的相位差的第一 分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号； 通过调整第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四 分频时钟信号中的每个的偏移来生成第一调整时钟信号、第二调整时钟信号、 第三调整时钟信号和第四调整时钟信号；和在占空训练时段期间，基于从存 储器控制器接收的占空训练命令顺序地执行用于搜索第二控制代码集的第一 占空因数训练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索 第一控制代码集的第三占空因数训练。第二控制代码集与第一分频时钟信号 和第三分频时钟信号相关联，第三控制代码集与第二分频时钟信号和第四分 频时钟信号相关联，并且第一控制代码集与第一分频时钟信号和第二分频时 钟信号相关联。
根据示例实施例，一种存储器系统包括半导体存储器装置和存储器控制 器，存储器控制器被配置为控制半导体存储器装置。存储器控制器包括占空 控制器。半导体存储器装置包括模式寄存器集和时钟校正电路。模式寄存器 集被配置为存储从占空控制器接收的第一控制代码集，并且设置半导体存储 器装置的操作模式。时钟校正电路被配置为：基于从存储器控制器接收的数 据时钟信号，生成相对于彼此具有90度的相位差的第一分频时钟信号、第二 分频时钟信号、第三分频时钟信号和第四分频时钟信号；通过调整第一分频 时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号中的 每个的偏移来生成第一调整时钟信号、第二调整时钟信号、第三调整时钟信 号和第四调整时钟信号；并且在占空训练时段期间，基于从存储器控制器接 收的占空训练命令，顺序地执行用于搜索第二控制代码集的第一占空因数训 练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索第一控制代 码集的第三占空因数训练。第二控制代码集与第一分频时钟信号和第三分频 时钟信号相关联，第三控制代码集与第二分频时钟信号和第四分频时钟信号 相关联，并且第一控制代码集与第一分频时钟信号和第二分频时钟信号相关 联。
根据示例实施例，一种半导体存储器装置包括模式寄存器集和时钟校正 电路。模式寄存器集被配置为存储从存储器控制器接收的第一控制代码集， 并且设置半导体存储器装置的操作模式。时钟校正电路被配置为：基于从存 储器控制器接收的数据时钟信号，生成相对于彼此具有90度的相位差的第一 分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号； 和在占空训练时段期间基于从存储器控制器接收的占空训练命令，顺序地执 行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集 的第二占空因数训练、和用于搜索第一控制代码集的第三占空因数训练。第 二控制代码集与第一分频时钟信号和第三分频时钟信号相关联，第三控制代 码集与第二分频时钟信号和第四分频时钟信号相关联，并且第一控制代码集 与第一分频时钟信号和第二分频时钟信号相关联。时钟校正电路包括训练调 度器、相位偏移调节电路、多模式生成器、时钟多路复用器、占空因数监测 器、解多路复用器、寄存器集和触发器。训练调度器被配置为：将占空训练 时段划分为连续的第一时段、第二时段和第三时段，并且生成训练控制信号， 在训练控制信号期间基于占空训练命令的占空训练信号被激活。相位偏移调 节电路被配置为：通过在占空训练时段期间调整第一分频时钟信号、第二分 频时钟信号、第三分频时钟信号和第四分频时钟信号中的每个的偏移来生成 第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟 信号。多模式生成器被配置为：基于占空控制信号中的模式生成控制信号， 在第一时段期间生成第一模式数据，在第二时段期间生成第二模式数据，并 且在第三时段期间生成第三模式数据。时钟多路复用器被配置为：在第一时 段期间基于第一模式数据从第一调整时钟信号、第二调整时钟信号、第三调 整时钟信号和第四调整时钟信号之中提供第一调整时钟信号和第三调整时钟 信号作为第一选择时钟信号和第二选择时钟信号，在第二时段期间基于第二 模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第 四调整时钟信号之中提供第二调整时钟信号和第四调整时钟信号作为第一选 择时钟信号和第二选择时钟信号，并且在第三时段期间基于第三模式数据从 第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟 信号之中提供第一调整时钟信号和第二调整时钟信号作为第一选择时钟信号 和第二选择时钟信号。占空因数监测器被配置为：在第一时段、第二时段和 第三时段中的每个中监测第一选择时钟信号和第二选择时钟信号的占空因数， 并且基于监测的结果生成监测信息。解多路复用器被配置为：基于训练控制 信号中的第一选择信号，在第一时段中将监测信息提供给寄存器集，并且在 第二时段中通过触发器将监测信息提供给存储器控制器。
因此，在基于来自存储器控制器的占空训练命令的占空训练时段期间， 半导体存储器装置可将占空训练时段划分为连续的第一时段、第二时段和第 三时段，可在第二时段期间校正第一时钟信号和第三时钟信号的相位偏移， 可在第一时段期间校正第二时钟信号和第四时钟信号的相位偏移，并且可在 第三时段期间校正第一时钟信号和第二时钟信号的相位偏移。因此，半导体 存储器装置可通过在占空训练时段期间校正具有多相位的时钟信号的占空误 差和相位偏移来增强时钟信号的信号完整性。
附图说明
下面将参照附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器装置的框图。
图3示出图2的半导体存储器装置中的第一存储体阵列的示例。
图4A是示出根据示例实施例的图2的半导体存储器装置中的数据时钟 缓冲器的示例的框图。
图4B示出根据示例实施例的在图2的半导体存储器装置中时钟校正电路 直接接收数据时钟信号。
图5示出根据示例实施例的图2的半导体存储器装置中的数据I/O缓冲 器的示例。
图6示出根据示例实施例的图5中的数据I/O缓冲器中的输出驱动器的 电路图。
图7是示出根据示例实施例的图2的半导体存储器装置中的时钟校正电 路的示例的框图。
图8示出根据示例实施例的图7的时钟校正电路中的第一分频时钟信号 至第四分频时钟信号和数据时钟信号。
图9示出根据示例实施例的图7的时钟校正电路中的训练调度器的示例 操作。
图10示出根据示例实施例的图7的时钟校正电路中的多模式生成器和时 钟多路复用器的示例操作。
图11是示出根据示例实施例的图7的时钟校正电路中的占空因数调节器 的示例的电路图。
图12示出根据示例实施例的图11的占空因数调节器的示例操作。
图13是示出根据示例实施例的图7的时钟校正电路中的第一相位偏移调 节器的示例的电路图。
图14和图15示出根据示例实施例的图13的第一相位偏移调节器的操作。
图16是示出根据示例实施例的图7中的寄存器集中的第一寄存器电路的 框图。
图17示出图16中的代码生成器基于二分搜索或线性搜索来生成第二控 制代码集。
图18是示出根据示例实施例的图2的半导体存储器装置中的时钟生成电 路的示例的框图。
图19是示出根据示例实施例的图18的时钟生成电路中的第一时钟多路 复用器的示例的电路图。
图20示出基于图5中的输出时钟信号从数据I/O缓冲器输出的数据信号。
图21是示出根据示例实施例的半导体存储器装置的占空训练的方法的 流程图。
图22是示出根据示例实施例的执行图21中的占空训练的示例的流程图。
图23是示出根据示例实施例的半导体存储器装置中的占空训练的效果 的曲线图。
图24是示出根据示例实施例的半导体存储器装置中的占空训练的效果 的曲线图。
图25是示出根据示例实施例的图1的存储器系统的框图。
图26是示出根据示例实施例的半导体存储器装置的框图。
图27是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件 的配置图。
具体实施方式
在下文中，将参照附图对各种示例实施例进行更充分地描述，在附图中 示出了示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和半导体存储器装置 200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100 可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储 器控制器100可响应于来自主机的请求，将数据写入半导体存储器装置200 或从半导体存储器装置200读取数据。
此外，存储器控制器100可向半导体存储器装置200发出操作命令以控 制半导体存储器装置200。
在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的 存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)、 低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM)。
存储器控制器100将时钟信号CK(时钟信号CK可被称为命令时钟信号)、 命令CMD以及地址(信号)ADDR发送到半导体存储器装置200。当存储器 控制器100将数据信号DQ写入半导体存储器装置200或从半导体存储器装 置200读取数据信号DQ时，存储器控制器100可将数据时钟信号WCK发 送到半导体存储器装置200。当半导体存储器装置200将数据信号DQ发送到 存储器控制器100时，半导体存储器装置200可将选通信号DQS连同数据信 号DQ一起发送到存储器控制器100。
半导体存储器装置200包括储存数据信号DQ的存储器单元阵列(MCA) 300、控制逻辑电路210、时钟校正电路400以及时钟生成电路(CGC)600。
控制逻辑电路210可控制半导体存储器装置200的操作。
时钟校正电路400可基于数据时钟信号WCK生成相对于彼此具有90度 相位差的第一分频时钟信号至第四分频时钟信号(即，第一分频时钟信号、 第二分频时钟信号、第三分频时钟信号和第四分频时钟信号)，可通过调整 第一分频时钟信号至第四分频时钟信号中的每个的偏移(skew)来生成第一 调整时钟信号至第四调整时钟信号，可校正第一调整时钟信号至第四调整时 钟信号的占空误差(或称为，占空因数误差)和偏移，并且可在数据时钟信 号WCK的占空训练(或称为，占空因数训练)时段期间搜索相关联的最优 控制代码集。术语“第一”、“第二”、“第三”等在这里可仅用于将一个 元件、信号、区间等与另一个元件、信号、区间区分开。
时钟生成电路600可基于第一调整时钟信号至第四调整时钟信号来生成 输出时钟信号和选通信号DQS。
图2是示出根据示例实施例的图1中的半导体存储器装置的框图。
参照图2，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址多路复用器(RA MUX) 240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元 阵列300、感测放大器单元285、输入/输出(I/O)门控电路290、错误校正 码(ECC)引擎390、时钟缓冲器225、数据时钟缓冲器235、时钟校正电路400、时钟生成电路600以及数据I/O缓冲器320。
存储器单元阵列300包括第一存储体阵列310a至第十六存储体阵列。行 解码器260包括分别结合到第一存储体阵列310a至第十六存储体阵列310s 的第一行解码器260a至第十六行解码器260s，列解码器270包括分别结合到 第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十 六列解码器270s，感测放大器单元285包括分别结合到第一存储体阵列310 至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至 第十六行解码器260s、第一列解码器270a至第十六列解码器270s和第一感 测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。 第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字 线WL和多条位线BTL的交叉点处的多个存储器单元MC。
地址寄存器220可从存储器控制器100接收包括存储体地址 BANK_ADDR、行地址ROW_ADDR以及列地址COL_ADDR的地址ADDR。 地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑 230，可将接收的行地址ROW_ADDR提供给行地址多路复用器240，且可将 接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控 制信号。响应于存储体控制信号激活与存储体地址BANK_ADDR对应的第一 行解码器260a至第十六行解码器260s中的一个，并且响应于存储体控制信 号激活与存储体地址BANK_ADDR对应的第一列解码器270a至第十六列解 码器270s中的一个。
行地址多路复用器240可从地址寄存器220接收行地址ROW_ADDR， 并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240 可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR，作为行地址 RA。从行地址多路复用器240输出的行地址RA被施加到第一行解码器260a 至第十六行解码器260s。
刷新计数器245可在控制逻辑电路210的控制下顺序地增大或减小刷新 行地址REF_ADDR。
由存储体控制逻辑230激活的第一行解码器260a至第十六行解码器260s 中的一个可对从行地址多路复用器240输出的行地址RA进行解码，并且可 激活与行地址RA对应的字线。例如，激活的存储体行解码器将字线驱动电 压施加到与行地址对应的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可 临时存储接收的列地址COL_ADDR。在一些实施例中，在突发(burst)模式 下，列地址锁存器250可生成从接收的列地址COL_ADDR递增的列地址 COL_ADDR’。列地址锁存器250可将临时存储或生成的列地址COL_ADDR’ 施加到第一列解码器270a至第十六列解码器270s。
第一列解码器270a至第十六列解码器270s中的激活的一个列解码器通 过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR 对应的感测放大器。
I/O门控电路290可包括用于门控输入/输出数据的电路，并且还可包括 输入数据掩码逻辑(mask logic)、用于存储从第一存储体阵列310a至第十 六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一 存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列 读取的码字CW被结合到要从其读取数据的一个存储体阵列的感测放大器感 测，并存储在读取数据锁存器中。在由ECC引擎390对码字CW执行ECC 解码之后，存储在读取数据锁存器中的码字CW可作为数据DTA提供给数据 I/O缓冲器320。数据I/O缓冲器320可基于输出时钟信号OCLK将数据DTA 转换成数据信号DQ，并且可将数据信号DQ与选通信号DQS一起发送到存 储器控制器100。
可将待写入第一存储体阵列310a至第十六存储体阵列310s中的一个存 储体阵列中的数据信号DQ从存储器控制器100提供给数据I/O缓冲器320。 数据I/O缓冲器320可将数据信号DQ转换为数据DTA，并且可将数据DTA 提供给ECC引擎390。ECC引擎390可对数据DTA执行ECC编码以生成奇 偶校验位，并且ECC引擎390可将包括数据DTA和奇偶校验位的码字CW 提供给I/O门控电路290。I/O门控电路290可通过写入驱动器将码字CW写 入到一个存储体阵列中的子页(sub-page)中。
数据I/O缓冲器320在半导体存储器装置200的写入操作中可通过将来 自存储器控制器100的数据信号DQ转换为数据DTA来将数据信号DQ提供 给ECC引擎390，并且在半导体存储器装置200的读取操作中，可基于来自 时钟生成电路600的输出时钟信号OCLK将来自ECC引擎390的数据DTA 转换为数据信号DQ，并且可将数据信号DQ和选通信号DQS发送到存储器 控制器100。数据I/O缓冲器320可在读取操作中基于输出时钟信号OCLK 将数据信号DQ输出到外部(例如，输出到存储器装置200外部的装置)。
ECC引擎390可基于来自控制逻辑电路210的第一控制信号CTL1对数 据DTA执行ECC编码和ECC解码。
时钟缓冲器225可接收时钟信号CLK，可通过对时钟信号CLK进行缓 冲而生成内部时钟信号ICK，并且可将内部时钟信号ICK提供给处理命令 CMD和地址ADDR的电路组件。
数据时钟缓冲器235可接收包括差分时钟信号对WCK_t和WCK_c的数 据时钟信号WCK，可基于数据时钟信号WCK生成相对于彼此具有180度相 位差的第一时钟信号CLKI和第二时钟信号CLKIB，并且可将第一时钟信号 CLKI和第二时钟信号CLKIB提供给时钟校正电路400。第一时钟信号CLKI 可被称为同相时钟信号(in-phase clock signal)，并且第二时钟信号CLKIB 可被称为正交相位时钟信号(quadrature-phase clock signal)。
在示例实施例中，半导体存储器装置200可不包括数据时钟缓冲器WCK， 并且时钟校正电路400可从存储器控制器100接收包括差分时钟信号对 WCK_t和WCK_c的数据时钟信号WCK。
时钟校正电路400可基于第一时钟信号CLKI和第二时钟信号CLKIB或 基于数据时钟信号WCK而产生相对于彼此具有90度相位差的第一分频时钟 信号至第四分频时钟信号，可通过调整第一分频时钟信号至第四分频时钟信 号中的每个的偏移而生成第一调整时钟信号至第四调整时钟信号ACLKI、 ACLKQ、ACLKIB和ACLKQB，可基于从存储器控制器100接收的占空训 练命令在占空训练时段期间顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集的第二占空因数训练、以及用于搜索第 一控制代码集的第三占空因数训练，并且可在占空训练时段的结束之后将第 一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB 提供给时钟生成电路600。在一个实施例中，时钟校正电路可执行对存储器 控制器隐藏的第一占空因数训练和第二占空因数训练。第二控制代码集可与 第一分频时钟信号和第三分频时钟信号相关联，第三控制代码集可与第二分 频时钟信号和第四分频时钟信号相关联，并且第一控制代码集与第一分频时 钟信号和第二分频时钟信号相关联。
时钟生成电路600可基于第一调整时钟信号至第四调整时钟信号ACLKI、 ACLKQ、ACLKIB和ACLKQB来生成输出时钟信号OCLK和选通信号DQS， 并且可将输出时钟信号OCLK和选通信号DQS提供给数据I/O缓冲器320。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻 辑电路210可生成用于半导体存储器装置200的控制信号，以执行写入操作、 读取操作或占空训练操作。控制逻辑电路210包括对从存储器控制器100接 收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的 操作模式的模式寄存器集(MRS)212。
例如，命令解码器211可通过解码写入启用信号、行地址选通信号、列 地址选通信号、芯片选择信号等而生成与命令CMD对应的控制信号。控制 逻辑电路210可生成用于控制ECC引擎390的第一控制信号CTL1、用于控 制时钟校正电路400的第二控制信号CTL2以及用于控制时钟生成电路600 的第三控制信号CTL3。
图3示出图2的半导体存储器装置中的第一存储体阵列的示例。
参照图3，第一存储体阵列310包括多条字线WL1～WL2m(m是大于2 的自然数)、多条位线BTL1～BTL2n(n是大于2的自然数)、以及布置在字 线WL1～WL2m与位线BTL1～BTL2n之间的交叉点处的多个存储器单元 MC。每个存储器单元MC包括结合到字线WL1～WL2m中的每条和位线 BTL1～BTL2n中的每条的单元晶体管以及结合到单元晶体管的单元电容器。
结合到多个存储器单元MC的字线WL1～WL2m可被称为第一存储体阵 列310的行，并且结合到多个存储器单元MC的位线BTL1～BTL2n可被称 为第一存储体阵列310的列。
图4A是示出根据示例实施例的图2的半导体存储器装置中的数据时钟 缓冲器的示例的框图。
参照图4A，数据时钟缓冲器235可包括电流模式逻辑(CML)驱动器 237和CML到互补金属氧化物半导体(CMOS)电平(C2C)转换器239。
CML驱动器237可驱动包括差分时钟信号对WCK_t和WCK_c以及具 有CML电平的数据时钟信号WCK以生成相对于彼此具有90度相位差的内 部时钟信号CKI、CKQ、CKIB和CKQB，并且C2C转换器239可基于数据 时钟信号WCK生成相对于彼此具有180度相位差并且具有CMOS电平的第 一时钟信号CLKI和第二时钟信号CLKIB。C2C转换器239可将第一时钟信 号CLKI和第二时钟信号CLKIB提供给图2中的时钟校正电路400。
图4B示出根据示例实施例的在图2的半导体存储器装置中时钟校正电路 直接接收数据时钟信号。
参照图4B，包括差分时钟信号对WCK_t和WCK_c的数据时钟信号WCK 可被直接输入到时钟校正电路400。差分时钟信号WCK_t可被称为第一数据 时钟信号，并且差分时钟信号WCK_c可被称为第二数据时钟信号。
图5示出根据示例实施例的图2的半导体存储器装置中的数据I/O缓冲 器的示例。
参照图5，数据I/O缓冲器320可包括数据输入电路330和数据输出电路 340。数据输出电路340可包括平衡多路复用器350、输出驱动器360和选通 (DQS)驱动器370。
数据输入电路330可从存储器控制器100接收数据信号DQ，可将数据信 号DQ转换为数据DTA，并且可将数据DTA提供给ECC引擎390。数据输 出电路340可将来自ECC引擎390的数据DTA转换为数据信号DQ，并将数 据信号DQ提供给存储器控制器100。
平衡多路复用器350可接收数据DTA和输出时钟信号OCLK，可基于数 据DTA和输出时钟信号OCLK生成上拉驱动信号PUDS和下拉驱动信号 PDDS，并且可将上拉驱动信号PUDS和下拉驱动信号PDDS提供给输出驱动 器360。平衡多路复用器350可通过基于输出时钟信号OCLK对数据DTA进 行采样来生成上拉驱动信号PUDS和下拉驱动信号PDDS。输出时钟信号OCLK可包括第一输出时钟信号对至第四输出时钟信号对OCLK1和 OCLKB1、OCLK2和OCLKB2、OCLK3和OCLKB3以及OCLK4和OCLKB4。 第一输出时钟信号对至第四输出时钟信号对OCLK1和OCLKB1、OCLK2和 OCLKB2、OCLK3和OCLKB3以及OCLK4和OCLKB4中的每对可相对于 彼此具有180度的相位差。
例如，当数据DTA处于高电平时，平衡多路复用器350生成上拉驱动信 号PUDS和用于关断输出驱动器360的下拉驱动器(诸如，图6中所示的下 拉驱动器363)中包括的所有晶体管的下拉驱动信号PDDS。相反，当数据 DTA处于低电平时，平衡多路复用器350可生成下拉驱动信号PDDS和用于 关断输出驱动器360的上拉驱动器(诸如，图6中所示的上拉驱动器361) 中包括的所有晶体管的上拉驱动信号PUDS。
图6示出根据示例实施例的图5中的数据I/O缓冲器中的输出驱动器的 电路图。
参照图6，输出驱动器360可包括上拉驱动器361和下拉驱动器363。
上拉驱动器361可包括连接在电源电压VDDQ与输出节点ON1之间的 第一上拉晶体管NU1至第r(r是大于1的自然数)上拉晶体管NUr。第一上 拉晶体管NU1至第r上拉晶体管NUr中的每个可以是n沟道金属氧化物半导 体(NMOS)晶体管。下拉驱动器363可包括连接在输出节点ON1与接地电 压VSS之间的第一下拉晶体管ND1至第r下拉晶体管NDr。第一下拉晶体管 ND1至第r下拉晶体管NDr中的每个可以是NMOS晶体管。
当数据DTA处于高电平时，上拉驱动器361可从预驱动器350接收与上 拉控制代码PUCD对应的上拉驱动信号PUDS(例如，PUDS[1]至PUDS[r])， 并且生成通过上拉控制代码PUCD确定的电流。包括在下拉驱动器363中的 下拉晶体管ND1至NDr可根据下拉驱动信号PDDS(例如，PDDS[1]至 PDDS[r])被全部关断。
此时，当数据DTA处于高电平时，由上拉驱动器361生成的电流可经由 数据I/O(或DQ)垫(pad，或称为焊盘)301被发送到存储器控制器100中 的片内终结(on-dietermination)(ODT)电阻器RODT_MC。ODT电阻器 RODT_MC接收的数据信号DQ通过上拉驱动器361和ODT电阻器 RODT_MC生成的电流确定。
当数据DTA处于低电平时，包括在上拉驱动器361中的上拉晶体管NU1 至NUr可根据上拉驱动信号PUDS被全部被关断。下拉驱动器363可从预驱 动器330接收与下拉控制代码PDCD对应的下拉驱动信号PDDS，并且可具 有通过下拉控制代码PDCD确定的电阻。
此时，当数据DTA处于低电平时，上拉驱动器361不生成电流，因此， ODT电阻器RODT_MC接收的数据信号DQ具有与接地电压VSS基本上相 同的输出低电平电压(VOL)电压。
根据示例实施例，上拉驱动器361或下拉驱动器363的总电阻(例如， 终结电阻(RTT))可响应于特定的上拉驱动信号PUDS或下拉驱动信号PDDS 而改变。
图7是示出根据示例实施例的图2的半导体存储器装置中的时钟校正电 路的示例的框图。
参照图7，时钟校正电路400可包括占空因数调节器(DCA)(电路) 410、时钟分频电路450、相位偏移调节电路490、时钟树455、时钟多路复 用器457、多模式生成器(MPG)460、训练调度器463、占空因数监测器465、 解多路复用器467、多路复用器469、寄存器集470和触发器(F/F)475。
占空因数调节器410可通过基于第一控制代码集DCC1校正包括差分时 钟信号对WCK_t和WCK_c的数据时钟信号WCK的占空误差，来生成相对 于彼此具有180度相位差的第一校正时钟信号CCLKI和第二校正时钟信号 CCLKIB。第一控制代码集DCC1与占空训练命令可从存储器控制器100被 提供并且可被存储在图2中的模式寄存器集212中。
时钟分频电路450可包括第一时钟分频器450a和第二时钟分频器450b。 第一时钟分频器450a可对第一校正时钟信号CCLKI进行分频以生成相对于 彼此具有180度相位差的第一分频时钟信号DCLKI和第三分频时钟信号 DCLKIB。第二时钟分频器450b可对第二校正时钟信号CCLKIB进行分频以 生成相对于彼此具有180度相位差的第二分频时钟信号DCLKQ和第四分频 时钟信号DCLKQB。
相位偏移调节电路490可通过在占空训练时段期间调整第一分频时钟信 号至第四分频时钟信号DCKLI、DCLKQ、DCLKIB和DCLKQB的相位偏移， 来生成第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB 和ACLKQB。相位偏移调节电路490可包括第一相位偏移调节器至第四相位 偏移调节器(PSA1)490a、(PSA2)490b、(PSA3)490c和(PSA4)490d，并且第一相位偏移调节器至第四相位偏移调节器490a、490b、490c和490d 中的每个可通过调整第一分频时钟信号至第四分频时钟信号DCKLI、DCLKQ、 DCLKIB和DCLKQB中的相应一个的相位偏移来生成第一调整时钟信号至第 四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB中的每个。
第一相位偏移调节器490a和第三相位偏移调节器490c中的每个可响应 于训练模式信号TMS，在第二时段中基于第二控制代码的默认值来调整第一 分频时钟信号DCLKI和第三分频时钟信号DCLKIB中的相应一个的相位偏 移，并且第二相位偏移调节器490b和第四相位偏移调节器490d中的每个可 响应于训练模式信号TMS，在第三时段中基于第三控制代码的默认值来调整 第二分频时钟信号DCLKQ和第四分频时钟信号DCLKQB中的相应一个的相 位偏移。
时钟树455可在占空训练时段期间向时钟多路复用器457提供第一调整 时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB，并 且可在占空训练时段的结束之后向时钟生成电路600提供第一调整时钟信号 至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB。
训练调度器463可将占空训练时段划分为连续的第一时段、第二时段和 第三时段，并且可生成训练控制信号PGCS、SS1、SS2、TMS和RCS，在训 练控制信号PGCS、SS1、SS2、TMS和RCS期间基于占空训练命令的占空训 练信号DCT_EN被激活。
基于训练控制信号PGCS、SS1、SS2、TMS和RCS中的模式生成控制信 号PGCS，多模式生成器460可在第一时段期间生成第一模式数据PTD1，可 在第二时段期间生成第二模式数据PTD2，并且可在第三时段期间生成第三模 式数据PTD3。
时钟多路复用器457可在第一时段期间基于第一模式数据PTD1从第一 调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB 之中提供第一调整时钟信号ACLKI和第三调整时钟信号ACLKIB作为第一 选择时钟信号SCLK1和第二选择时钟信号SCLK2，可在第二时段期间基于 第二模式数据PTD2从第一调整时钟信号至第四调整时钟信号ACLKI、 ACLKQ、ACLKIB和ACLKQB之中提供第二调整时钟信号ACLKQ和第四 调整时钟信号ACLKQB作为第一选择时钟信号SCLK1和第二选择时钟信号 SCLK2，并且可在第三时段期间基于第三模式PTD3数据从第一调整时钟信 号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB之中提供第 一调整时钟信号ACLKI和第二调整时钟信号ACLKQ作为第一选择时钟信号 SCLK1和第二选择时钟信号SCLK2。
占空因数监测器465可监测第一时段、第二时段和第三时段中的每个的 第一选择时钟信号SCLK1和第二选择时钟信号SCLK2的占空因数，并且可 基于监测的结果来生成监测信息MT_INF。
占空因数监测器465可包括第一延迟单元、第二延迟单元、多个比较器 以及占空确定器(或称为，占空因数确定器)。第一延迟单元可顺序地延迟 第一选择时钟信号SCLK1。第二延迟单元可顺序地延迟第二选择时钟信号 SCLK2。多个比较器可比较第一延迟单元和第二延迟单元的输出。占空确定 器可基于多个比较器的输出来生成监测信息MT_INF。多个比较器的输出可 基于第一选择时钟信号SCLK1的占空因数和第二选择时钟信号SCLK2的占空因数而变化。包括N位的监测信息MT_INF的值可基于多个比较器的输出 而变化。
基于训练控制信号PGCS、SS1、SS2、TMS和RCS中的第一选择信号 SS1，解多路复用器467可在第一时段中将监测信息MT_INF提供给寄存器 集470，并且可在第二时段中通过触发器475将监测信息MT_INF提供给存 储器控制器100。
基于训练控制信号PGCS、SS1、SS2、TMS和RCS中的第二选择信号 SS2，多路复用器469可在占空训练时段期间向相位偏移调节电路490提供训 练模式信号TMS，并且可在占空训练时段的结束之后向相位偏移调节电路 490提供存储在寄存器集470中的第二控制代码集DCC2和第三控制代码集 DCC3。
寄存器集470可存储在占空训练时段期间基于监测信息MT_INF搜索到 的第二控制代码集DCC2和第三控制代码集DCC3，并且可在占空训练时段 的结束之后基于训练控制信号PGCS、SS1、SS2、TMS和RCS中的寄存器控 制信号RCS向相位偏移调节电路490提供第二控制代码集DCC2和第三控制 代码集DCC3。
在示例实施例中，更新的第一控制代码集DCC1可被存储在寄存器集470 中，寄存器集470可在占空训练时段的结束之后向相位偏移调节电路490提 供第一控制代码集DCC1。
图8示出根据示例实施例的图7的时钟校正电路中的第一分频时钟信号 至第四分频时钟信号和数据时钟信号。
参照图7和8，第一时钟分频器450a可对与第一数据时钟信号WCK_t 相关联的第一校正时钟信号CCLKI进行分频，以生成相对于彼此具有180度 相位差的第一分频时钟信号DCLKI和第三分频时钟信号DCLKIB。第二时钟 分频器450b可对与第二数据时钟信号WCK_c相关联的第二校正时钟信号CCLKIB进行分频，以生成相对于彼此具有180度相位差的第二分频时钟信 号DCLKQ和第四分频时钟信号DCLKQB。因此，占空因数调节器410可通 过调整第一数据时钟信号WCK_t和第二数据时钟信号WCK_c的占空误差来 调整第一分频时钟信号DCLKI和第二分频时钟信号DCLKQ的相位偏移。
图9示出根据示例实施例的图7的时钟校正电路中的训练调度器的示例 操作。
参照图7和图9，训练调度器463可将占空训练时段tDCMM划分为连续 的第一时段INT1、第二时段INT2和第三时段INT3，在第一时段INT1、第 二时段INT2和第三时段INT3期间占空训练信号DCT_EN被激活。第一时段 INT1、第二时段INT2和第三时段INT3中的每个可具有基本相同的时间时段。
图10示出根据示例实施例的图7的时钟校正电路中的多模式生成器和时 钟多路复用器的示例操作。
参照图10，第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、 ACLKIB和ACLKQB中的每个的频率可与数据时钟信号WCK的频率的一半 对应。
时钟多路复用器457可在第一时段期间响应于具有来自多模式生成器 460的与‘1100’对应的逻辑电平的第一模式数据PTD1的上升沿和下降沿中 的每个而从第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、 ACLKIB和ACLKQB之中选择第一调整时钟信号ACLKI和第三调整时钟信 号ACLKIB，可在第二时段期间响应于具有来自多模式生成器460的与“0110” 对应的逻辑电平的第二模式数据PTD2的上升沿和下降沿中的每个而从第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB 之中选择第二调整时钟信号ACLKQ和第四调整时钟信号ACLKQB，并且可 在第二时段期间响应于具有来自多模式生成器460的与“0101”对应的逻辑 电平的第三模式数据PTD3的上升沿和下降沿中的每个而从第一调整时钟信 号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB之中选择第 一调整时钟信号ACLKI和第二调整时钟信号ACLKQ。
第一模式数据PTD1、第二模式数据PTD2和第三模式数据PTD3中的每 个可具有以数据时钟信号WCK的两个周期重复的逻辑电平。
图11是示出根据示例实施例的图7的时钟校正电路中的占空因数调节器 的示例的电路图。
参照图11，占空因数调节器410包括：第一p沟道金属氧化物半导体 (PMOS)晶体管411、电流源412、第二PMOS晶体管421、多个第三PMOS 晶体管422、424和426、多个第四PMOS晶体管423、425和427、第五PMOS 晶体管431、多个第六PMOS晶体管432、434和436、多个第七PMOS晶体 管433、435和437、第一电阻器R1、第二电阻器R2和n沟道金属氧化物半 导体(NMOS)晶体管413。
第一PMOS晶体管411连接在电源电压VDD与第一节点N11之间，并 且具有用于接收第一使能信号ONB的栅极。电流源412连接在第一节点N11 与第二节点N12之间。
第二PMOS晶体管421连接在第二节点N12与第三节点N13之间，并且 具有用于接收第一数据时钟信号WCK_t的栅极。第三PMOS晶体管422、424 和426中的每个与第二PMOS晶体管421并联地连接到第二节点N12，并且 具有用于接收第一数据时钟信号WCK_t的栅极。第四PMOS晶体管423、425 和427中的每个连接在第三PMOS晶体管422、424和426中的相应一个与 第三节点N13之间，并且具有用于接收第一控制代码集DCC1的位DCC11、 DCC12和DCCl3中的相应位的栅极。
第五PMOS晶体管431连接在第二节点N12与第四节点N14之间，并且 具有用于接收第二数据时钟信号WCK_c的栅极。第六PMOS晶体管432、 434和436中的每个与第五PMOS晶体管431并联地连接到第二节点N12， 并且具有用于接收第二数据时钟信号WCK_c的栅极。第七PMOS晶体管433、 435和437中的每个连接在多个第六PMOS晶体管432、434和436中的相应一个与第四节点N14之间，并且具有用于接收通过对第一控制代码集DCC1 进行反相而获得的第一反相控制代码集DCC1B的位DCC1B、DCC12B和 DCC13B中的相应位的栅极。
第一电阻器R1连接在第三节点N13和第五节点N15之间。第二电阻器 R2连接在第四节点N14和第五节点N15之间。NMOS晶体管413连接在第 五节点N15与接地电压VSS之间，并且具有用于接收与第一使能信号ONB 互补的第二使能信号ON的栅极。占空因数调节器410可在第三节点N13处 提供第一校正时钟信号CCLKI，并且可在第四节点N14处提供第二校正时钟 信号CCLKIB。
占空因数调节器410可响应于第一使能信号ONB和第二使能信号ON的 激活而执行占空因数调节操作，第四PMOS晶体管423、425和427中的每 个响应于第一控制代码集DCC1的位DCC11、DCC12和DCCl3的相应位而 选择性地导通，第七PMOS晶体管433、435和437中的每个响应于第一反 相控制代码集DCC1B的位DCC11B、DCC12B和DCC13B的相应位而选择 性地导通，因此，第一数据时钟信号WCK_t和第二数据时钟信号WCK_c的 占空可基于根据第一控制代码集DCC1的位DCC11、DCC12和DCC13以及 第一反相控制代码集DCC1B的位DCC11B、DCC12B和DCC13B调整的来 自电流源412的电流流过的晶体管的数量来被调整。
图12示出根据示例实施例的图11的占空因数调节器的示例操作。
参照图11和图12，占空因数调节器410可通过调整如附图标记401所 指示的第一数据时钟信号WCK_t的下降沿的延迟和通过调整如附图标记403 所指示的第二数据时钟信号WCK_c的下降沿的延迟，来调整第一数据时钟 信号WCK_t和第二数据时钟信号WCK_c的占空。
图13是示出根据示例实施例的图7的时钟校正电路中的第一相位偏移调 节器的示例的电路图。
尽管图13示出第一相位偏移调节器490a，但第二相位偏移调节器至第四 相位偏移调节器490b、490c和490d中的每个可具有与第一相位偏移调节器 490a基本相同的配置。
参照图13，第一相位偏移调节器490a可包括第一级STG11和第二级 STG12。
第一级STG11可通过基于第二控制代码集DCC2调整第一分频时钟信号 DCLKI的上升沿的转换速率(slew rate)，来提供中间时钟信号MDCLKI。 第二级STG12可通过基于通过对第二控制代码集DCC2反相而获得的第二反 相控制代码集DCC2B调整中间时钟信号MDCLKI的下降沿的转换速率，来 提供第一调整时钟信号ACLKI。
第一级STG11可包括被连接在电源电压VDD和接地电压VSS之间的第 一单位单元(unit cell)UC1以及与第一单位单元UC1并联连接在电源电压 VDD和接地电压VSS之间的多个第二单位单元UC21、UC22和UC23。
第一单位单元UC1可包括串联连接在电源电压VDD与接地电压VSS之 间的第一PMOS晶体管511和第一NMOS晶体管512，并且第一PMOS晶体 管511和第一NMOS晶体管512的每个栅极接收第一分频时钟信号DCLKI。
第二单位单元UC21可包括串联连接在电源电压VDD和接地电压VSS 之间的PMOS晶体管513和514以及NMOS晶体管515和516。PMOS晶体 管513和NMOS晶体管516的每个栅极接收第一分频时钟信号DCLKI，并且 PMOS晶体管514和NMOS晶体管515的每个栅极接收第二控制代码集DCC2 的对应位DCC23。
第二单位单元UC22可包括串联连接在电源电压VDD和接地电压VSS 之间的PMOS晶体管521和522以及NMOS晶体管523和524。PMOS晶体 管521和NMOS晶体管524的每个栅极接收第一分频时钟信号DCLKI，并且 PMOS晶体管522和NMOS晶体管523的每个栅极接收第二控制代码集DCC2 的对应位DCC22。
第二单位单元UC23可包括串联连接在电源电压VDD和接地电压VSS 之间的PMOS晶体管525和526以及NMOS晶体管527和528。PMOS晶体 管525和NMOS晶体管528的每个栅极接收第一分频时钟信号DCLKI，并且 PMOS晶体管526和NMOS晶体管527的每个栅极接收第二控制代码集DCC2 的对应位DCC21。
第二级STG12可包括连接在电源电压VDD与接地电压VSS之间的第三 单位单元UC3以及与第三单位单元UC3并联连接在电源电压VDD与接地电 压VSS之间的多个第四单位单元UC41、UC42和UC43。
第三单位单元UC3可包括串联连接在电源电压VDD与接地电压VSS之 间的第一PMOS晶体管531和第一NMOS晶体管532，并且第一PMOS晶体 管531和第一NMOS晶体管532的每个栅极接收中间时钟信号MDCLKI。
第四单位单元UC41可包括串联连接在电源电压VDD与接地电压VSS 之间的PMOS晶体管533和534以及NMOS晶体管535和536。PMOS晶体 管533和NMOS晶体管536的每个栅极接收中间时钟信号MDCLKI，并且 PMOS晶体管534和NMOS晶体管535的每个栅极接收第二反相控制代码集 DCC2B的对应位DCC23B。
第四单位单元UC42可包括串联连接在电源电压VDD与接地电压VSS 之间的PMOS晶体管541和542以及NMOS晶体管543和544。PMOS晶体 管541和NMOS晶体管544的每个栅极接收中间时钟信号MDCLKI，并且 PMOS晶体管542和NMOS晶体管543的每个栅极接收第二反相控制代码集 DCC2B的对应位DCC22B。
第四单位单元UC43可包括串联连接在电源电压VDD与接地电压VSS 之间的PMOS晶体管545和546以及NMOS晶体管547和548。PMOS晶体 管545和NMOS晶体管548的每个栅极接收中间时钟信号MDCLKI，并且 PMOS晶体管546和NMOS晶体管547的每个栅极接收第二反相控制代码集 DCC2B的对应位DCC21B。
图14和图15示出根据示例实施例的图13的第一相位偏移调节器的操作。
参照图14和图15，响应于第二控制代码集DCC2，第一相位偏移调节器 490a可通过调整如附图标记405所指示的第一分频时钟信号DCLKI的上升 沿的转换速率和通过调整如附图标记407所指示的第一分频时钟信号DCLKI 的下降沿的转换速率，来调整如附图标记409所指示的第一调整的时钟信号 ACLKI的延迟量。
图16是示出根据示例实施例的图7中的寄存器集中的第一寄存器电路的 框图。
参照图16，第一寄存器电路471可包括代码生成器471a和代码存储装置 471b。代码生成器471a可基于监测信息MT_INF开始生成第二控制代码集 DCC2的操作。代码生成器471a可将第二控制代码集DCC2存储在代码存储 装置471b中。
图17示出图16中的代码生成器基于二分搜索或线性搜索来生成第二控 制代码集。
参照图16和图17，代码生成器471a可基于使用逐次逼近寄存器的二分 搜索BS或线性搜索LS来生成第二控制代码集DCC2，并且可将第二控制代 码集DCC2的最佳值存储在代码存储装置471b中。当代码生成器471a基于 二分搜索BS生成第二控制代码集DCC2时，代码生成器471a可选择从其开 始二分搜索的最高有效位(MSB)。
图7中的寄存器集470可包括第二寄存器电路，以搜索第三控制代码集 DCC3的最佳值。
图18是示出根据示例实施例的图2的半导体存储器装置中的时钟生成电 路的示例的框图。
参照图18，时钟生成电路600可包括选通信号(DQS)生成器610以及 第一时钟多路复用器至第四时钟多路复用器620、650、655和660。
选通信号生成器610可基于第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、ACLKIB和ACLKQB来生成选通信号DQS。
第一时钟多路复用器至第四时钟多路复用器620、650、655和660中的 每个可接收第一调整时钟信号至第四调整时钟信号ACLKI、ACLKQ、 ACLKIB和ACLKQB，并且可通过组合第一调整时钟信号至第四调整时钟信 号ACLKI、ACLKQ、ACLKIB和ACLKQB来生成第一输出时钟信号对至第 四输出时钟信号对OCLK1和OCLKB1、OCLK2和OCLKB2、OCLK3和 OCLKB3以及OCLK4和OCLKB4。
图19是示出根据示例实施例的图18的时钟生成电路中的第一时钟多路 复用器的示例的电路图。
参照图19，第一时钟多路复用器620可包括传输门621、PMOS晶体管 622、反相器623、624和625、传输门626、NMOS晶体管627以及反相器 628、629和630。
传输门621可基于第一调整时钟信号ACLKI和第三调整时钟信号 ACLKIB将第二调整时钟信号ACLKQ传送到节点N41。PMOS晶体管622 连接在电源电压VDD与节点N41之间，并且具有用于接收第一调整时钟信 号ACLKI的栅极。PMOS晶体管622响应于第一调整时钟信号ACLKI而将 节点N41预充电到电源电压VDD的电平。反相器623、624和625将节点 N41的电平反相三次以提供第一输出时钟信号OCLK1。
传输门626可基于第二调整时钟信号ACLKQ和第四调整时钟信号 ACLKQB将第一调整时钟信号ACLKI传送到节点N42。NMOS晶体管627 连接在节点N42与接地电压VSS之间，并且具有用于接收第二调整时钟信号 ACLK的栅极。NMOS晶体管627响应于第二调整时钟信号ACLKQ而将节 点N42放电到接地电压VSS的电平。反相器628、629和630将节点N42的 电平反相三次以提供第一反相输出时钟信号OCLKB1。
图18中的第二时钟多路复用器至第四时钟多路复用器650、655和660 中的每个可具有与图19的时钟多路复用器620相同的配置。
图20示出基于图5中的输出时钟信号从数据I/O缓冲器输出的数据信号。
参照图20，图5中的数据输出电路340可通过基于第一输出时钟信号 OCLK1对数据DTA的第一位DTA1进行采样、通过基于第二输出时钟信号 OCLK2对数据DTA的第二位DTA2进行采样、通过基于第三输出时钟信号 OCLK3对数据DTA的第三位DTA3进行采样、以及通过基于第四输出时钟 信号OCLK4对数据DTA的第四位DTA4进行采样，来输出数据信号DQ。 因此，数据信号DQ的切换频率(toggling frequency)可大于第一输出时钟信 号至第四输出时钟信号OCLK1、OCLK2、OCLK3和OCLK4中的每个的切 换频率。
图21是示出根据示例实施例的半导体存储器装置的占空训练的方法的 流程图。
参照图1至图21，当存储器控制器100将占空训练命令施加到半导体存 储器装置200时，占空因数训练开始(操作S110)。
存储器控制器100将数据时钟信号WCK设置为高频(操作S120)，并 将数据时钟信号WCK提供给半导体存储器装置200(操作S130)。存储器 控制器100可通过将第一控制代码集DCC1写入图2中的模式寄存器集212 中来控制占空因数调节器410的操作(操作S140)。
时钟校正电路400执行上面提及的占空训练(操作S200)。时钟校正电 路400可基于数据时钟信号WCK生成相对于彼此具有90度相位差的第一分 频时钟信号至第四分频时钟信号，可通过调整第一分频时钟信号至第四分频 时钟信号中的每个的偏移来生成第一调整时钟信号至第四调整时钟信号 ACLKI、ACLKQ、ACLKIB和ACLKQB，并且可在占空训练时段tDCMM期 间顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索第一控制代码集的第三占空因 数训练。第二控制代码集可与第一分频时钟信号和第三分频时钟信号相关联， 第三控制代码集可与第二分频时钟信号和第四分频时钟信号相关联，并且第 一控制代码集可与第一分频时钟信号和第二分频时钟信号相关联。
存储器控制器100可改变数据时钟信号WCK的频率，并且时钟校正电 路400可再次执行S200的操作(操作S310)。
时钟校正电路400确定控制代码集的代码是否被扫描(操作S320)。当 控制代码集的代码未被扫描时(在操作S320中为“否”)，占空训练返回到 操作S140。当控制代码集的代码被扫描时(在操作S320中为“是”)，时 钟校正电路400从占空训练模式退出(操作S330)，将第二控制代码集DCC2 和第三控制代码集DCC3存储在寄存器集470中(操作S340)，并将第一控 制代码集DCC1发送到存储器控制器100。
图22是示出根据示例实施例的执行图21中的占空训练的示例的流程图。
参照图1至图22，为了执行占空训练(操作S200)，训练调度器463将 占空训练时段tDCMM划分为连续的第一时段INT1、第二时段INT2和第三 时段INT3(操作S210)。
时钟多路复用器457在第一时段期间响应于来自多模式生成器460的与 ‘1100’对应的第一模式数据PTD1的上升沿和下降沿，选择第一调整时钟 信号ACLKI和第三调整时钟信号ACLKIB，并且占空因数监测器465通过监 测第一调整时钟信号ACLKI和第三调整时钟信号ACLKIB的占空来生成监 测信息MT_INF(操作S220)。
寄存器集140在第一时段的结束之后存储与第一调整时钟信号ACLKI 和第三调整时钟信号ACLKIB相关联的监测信息MT_INF，时钟多路复用器 457响应于在第二时段期间响应于来自多模式生成器460的与‘0110’对应 的第二模式数据PTD2的上升沿和下降沿，选择第二调整时钟信号ACLKQ 和第四调整时钟信号ACLKQB，并且占空因数监测器465通过监测第二调整 时钟信号ACLKQ和第四调整时钟信号ACLKQB的占空来生成监测信息 MT_INF(操作S230)。
寄存器组140在第二时段的结束之后存储与第二调整时钟信号ACLKQ 和第四调整时钟信号ACLKQB相关联的监测信息MT_INF，时钟多路复用器 457在第三时段期间响应于来自多模式生成器460的与‘0101’对应的第三 模式数据PTD3的上升沿和下降沿，选择第一调整时钟信号ACLKI和第二调 整时钟信号ACLKQ，并且占空因数监测器465通过监测第一调整时钟信号 ACLKI和第二调整时钟信号ACLKQ的占空来生成监测信息MT_INF(操作 S240)。
触发器475将与第一调整时钟信号ACLKI和第二调整时钟信号ACLKQ 相关联的监测信息MT_INF发送到存储器控制器100，并且存储器控制器100 检查第一调整时钟信号ACLKI和第二调整时钟信号ACLKQ的占空。此外， 存储器控制器在占空训练时段tDCMM的结束之后读取寄存器集470(由MRR 表示)，并且检查存储在寄存器集470中的占空训练的结果(操作S250)。
图23是示出根据示例实施例的半导体存储器装置中的占空训练的效果 的曲线图。
在图23中，横轴表示占空误差，纵轴表示时钟信号的眼图尺寸。此外， 根据示例实施例，附图标记711表示占空误差为零的点，附图标记712表示 当校正具有90度相位差的第一时钟信号和第二时钟信号的占空误差时的时 钟信号的眼图尺寸，并且附图标记713表示当校正数据时钟信号的占空误差 和相位偏移时的调整时钟信号的眼图尺寸。
参照图23，注意到，当根据示例实施例校正时钟信号的偏移误差和占空 误差时，信号完整性被增强。
图24是示出根据示例实施例的半导体存储器装置中的占空训练的效果 的曲线图。
在图24中，横轴表示电源电压VDD的电压电平，纵轴表示时钟信号的 相位偏移。此外，根据示例实施例，附图标记721表示当校正具有90度相位 差的第一时钟信号和第二时钟信号的占空误差时的时钟信号的相位偏移，并 且附图标记723表示当校正数据时钟信号的占空误差和相位偏移时的调整时 钟信号的相位偏移。
参照图24，注意到，当根据示例实施例校正时钟信号的偏移误差和占空 误差时，响应于电源电压VDD的电压电平增加，相位偏移减小。
图25是示出根据示例实施例的图1的存储器系统的框图。
图25示出与占空因数训练操作相关联的组件。
参照图25，存储器控制器100可包括时钟生成器120、发送器(TX)125、 接收器(RX)130、占空控制器(或称为，占空因数控制器)110和发送器 135。
时钟生成器120可生成数据时钟信号WCK，并且发送器125可将数据时 钟信号WCK发送到半导体存储器装置200。接收器130可从半导体存储器装 置200接收监测信息MT_INF。占空控制器110可从接收器130接收监测信 息MT_INF，可基于监测信息MT_INF更新第一控制代码集，并且可通过发 送器135将包括更新的第一控制代码集的命令CMD发送到半导体存储器装 置200。
半导体存储器装置200可包括控制逻辑电路210、数据时钟缓冲器235、 时钟校正电路400和发送器205。
数据时钟缓冲器235可基于数据时钟信号WCK生成第一时钟信号CLKI 和第二时钟信号CLKIB，并且时钟校正电路400可基于第一时钟信号CLKI 和第二时钟信号CLKIB或基于数据时钟信号WCK生成相对于彼此具有90 度相位差的第一分频时钟信号至第四分频时钟信号，可通过调整第一分频时 钟信号至第四分频时钟信号中的每个的偏移而生成第一调整时钟信号至第四 调整时钟信号，可在占空训练时段期间基于从存储器控制器100接收的占空 训练命令顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜 索第三控制代码集的第二占空因数训练、以及用于搜索第一控制代码集DCC1 的第三占空因数训练，并且可在占空训练时段的结束之后通过发送器205将 第一控制代码集DCC1提供给存储器控制器100。第二控制代码集可与第一 分频时钟信号和第三分频时钟信号相关联，第三控制代码集可与第二分频时 钟信号和第四分频时钟信号相关联，并且第一控制代码集与第一分频时钟信 号和第二分频时钟信号相关联。
控制逻辑电路210可包括模式寄存器集，并且模式寄存器集可存储第一 控制代码集DCC1和更新的第一控制代码集。
图26是示出根据示例实施例的半导体存储器装置的框图。
参照图26，半导体存储器装置800可被包括以堆叠式芯片结构提供软错 误分析和校正功能的至少一个缓冲器裸片810和多个存储器裸片820-1至 820-p(p是等于或大于3的自然数)。
多个存储器裸片820-1至820-p被堆叠在缓冲器裸片810上，并且通过多 个硅通孔(TSV)线传送数据。
存储器裸片820-1至820-p中的至少一个可包括用于存储数据的存储器核 和单元核ECC引擎823，单元核ECC引擎823基于待发送到至少一个缓冲器 裸片810的传输数据生成传输奇偶校验位(即，传输奇偶校验数据)。单元 核821可包括多个具有DRAM单元结构的存储单元。
缓冲器裸片810可包括过孔ECC引擎812，当从通过TSV线接收的传输 数据中检测到传输错误时，过孔ECC引擎812使用传输奇偶校验位校正传输 错误，并生成纠错后的数据。
缓冲器裸片810还可包括时钟管理单元(CMU)814和数据I/O缓冲器 816。CMU 814可采用图4的时钟校正电路400和图18的时钟生成电路600， 可生成相位偏移基于数据时钟信号WCK被校正的调整时钟信号，并且可基 于调整时钟信号生成输出时钟信号OCLK。数据I/O缓冲器816可通过对来 自过孔ECC引擎812的数据DTA进行采样来生成数据信号DQ，并且可将数 据信号DQ输出到外部(例如，输出到外部装置)。
半导体存储器装置800可以是通过TSV线传送数据和控制信号的堆叠芯 片型存储器装置或堆叠式存储器装置。TSV线也可被称为“贯穿电极”。
单元核ECC引擎823可在发送传输数据之前对从存储器裸片820-p输出 的数据执行纠错。
在一个存储器裸片820-p处形成的数据TSV线组832可包括128条TSV 线L1至Lp，并且奇偶校验TSV线组834可包括8条TSV线L10至Lq。数 据TSV线组832的TSV线L1至Lp和奇偶校验TSV线组834的奇偶校验 TSV线L10至Lq可连接到对应地形成在存储器裸片820-1至820-p之间的微 凸块MCB。
半导体存储器装置800可具有三维(3D)芯片结构或2.5D芯片结构，以 通过数据总线B10与主机通信。缓冲器裸片810可通过数据总线B10与存储 器控制器连接。
根据示例实施例，如图26中所示，单元核ECC引擎823可被包括在存 储器裸片中，过孔ECC引擎812可被包括在缓冲器裸片中。因此，可以检测 和校正软数据故障。软数据故障可被包括在通过TSV线发送数据时由于噪声 而产生的传输错误。
图27是示出根据示例实施例的包括堆叠式存储器装置的半导体封装件 的配置图。
参照图27，半导体封装件900可包括一个或多个堆叠式存储器装置910 和图形处理器(GPU)920。
堆叠式存储器装置910和GPU 920可被安装在中介体930上，并且安装 有堆叠式存储器装置910和GPU 920的中介体可被安装在封装件基底940上， 封装件基底940被安装在焊球950上。
GPU 920可与可执行存储器控制功能的半导体装置对应，并且例如，GPU 920可被实现为应用处理器(AP)。
堆叠式存储器装置910可以以各种形式被实现，并且堆叠式存储器装置 910可以是在其中堆叠多个层的高带宽存储器(HBM)形式的存储器装置。 因此，堆叠式存储器装置910可包括缓冲器裸片和多个存储器裸片，并且缓 冲器裸片可包括上面提及的时钟校正电路和时钟生成电路。
多个堆叠式存储器装置910可被安装在中介体930上，并且GPU 920可 与多个堆叠式存储器装置910通信。例如，堆叠式存储器装置910和GPU 920 中的每个可包括物理区域，并且可通过物理区域在堆叠式存储器装置910与GPU 920之间执行通信。同时，当堆叠式存储器装置910包括直接存取区域 时，测试信号可通过安装在封装件基底940下方的导电装置(例如，焊球950) 和直接存取区域被提供到堆叠式存储器装置910中。
本发明构思的各个方面可被应用到使用半导体存储器装置的系统，半导 体存储器装置采用易失性存储器单元和数据时钟信号。例如，本发明构思的 各个方面可被应用到使用半导体存储器装置作为工作存储器的系统(诸如， 智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台)。
前面的示例性实施例是说明性的，而不应被解释为对其进行限制。尽管 已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不 脱离本发明构思的新颖教导和优点的情况下，在示例实施例中可进行许多修 改。因此，全部这样的修改旨被包括在如权利要求中限定的本发明构思的范 围内。

Claims (20)

1.一种半导体存储器装置，包括：
模式寄存器集，被配置为：存储从存储器控制器接收的第一控制代码集，并且被配置为设置半导体存储器装置的操作模式；和
时钟校正电路，被配置为：
基于从存储器控制器接收的数据时钟信号，生成相对于彼此具有90度的相位差的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号；
通过调整第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号中的每个的偏移来生成第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号；和
在占空训练时段期间，基于从存储器控制器接收的占空训练命令顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索第一控制代码集的第三占空因数训练，
其中，第二控制代码集与第一分频时钟信号和第三分频时钟信号相关联，
其中，第三控制代码集与第二分频时钟信号和第四分频时钟信号相关联，并且
其中，第一控制代码集与第一分频时钟信号和第二分频时钟信号相关联。
2.根据权利要求1所述的半导体存储器装置，还包括：
时钟生成电路，被配置为：基于第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号生成输出时钟信号和选通信号，第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号在占空训练时段之后基于搜索到的第一控制代码集、第二控制代码集和第三控制代码集而生成；和
数据输入/输出缓冲器，被配置为：通过基于输出时钟信号对来自存储器单元阵列的数据进行采样而生成数据信号，并且被配置为将数据信号和选通信号发送到存储器控制器，
其中，时钟校正电路被配置为：将搜索到的第二控制代码集和第三控制代码集存储在时钟校正电路中的寄存器集中，并且被配置为：将搜索到的第一控制代码集发送到存储器控制器，和
其中，存储器控制器被配置为：基于搜索到的第一控制代码集更新第一控制代码集，并且被配置为：将更新的第一控制代码集存储在模式寄存器集中。
3.根据权利要求2所述的半导体存储器装置，其中，在占空训练时段之后，时钟校正电路被配置为：
基于存储在寄存器集中的第二控制代码集来调整第一分频时钟信号和第三分频时钟信号中的每个的相位偏移；并且
基于存储在寄存器集中的第三控制代码集来调整第二分频时钟信号和第四分频时钟信号中的每个的相位偏移。
4.根据权利要求1所述的半导体存储器装置，其中，时钟校正电路被配置为：执行对存储器控制器隐藏的第一占空因数训练和第二占空因数训练。
5.根据权利要求1至4中的任意一项所述的半导体存储器装置，其中，时钟校正电路包括：
占空因数调节器，被配置为：通过基于第一控制代码集校正包括差分时钟信号对的数据时钟信号的占空误差，来生成相对于彼此具有180度的相位差的第一校正时钟信号和第二校正时钟信号；
时钟分频电路，被配置为：对第一校正时钟信号进行分频以生成相对于彼此具有180度相位差的第一分频时钟信号和第三分频时钟信号，并且被配置为：对第二校正时钟信号进行分频以生成相对于彼此具有180度相位差的第二分频时钟信号和第四分频时钟信号；
训练调度器，被配置为：将占空训练时段划分为连续的第一时段、第二时段和第三时段，并且被配置为：生成训练控制信号，在训练控制信号期间基于占空训练命令的占空训练信号被激活；
相位偏移调节电路，被配置为：通过在占空训练时段期间调整第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号，来生成第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号；
多模式生成器，被配置为：基于训练控制信号中的模式生成控制信号，在第一时段期间生成第一模式数据，在第二时段期间生成第二模式数据，并且在第三时段期间生成第三模式数据；
时钟多路复用器，被配置为：在第一时段期间基于第一模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第一调整时钟信号和第三调整时钟信号作为第一选择时钟信号和第二选择时钟信号，被配置为：在第二时段期间基于第二模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第二调整时钟信号和第四调整时钟信号作为第一选择时钟信号和第二选择时钟信号，并且被配置为：在第三时段期间基于第三模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第一调整时钟信号和第二调整时钟信号作为第一选择时钟信号和第二选择时钟信号；
占空因数监测器，被配置为：在第一时段、第二时段和第三时段中的每个中监测第一选择时钟信号和第二选择时钟信号的占空因数，并且被配置为：基于监测占空因数的结果生成监测信息；
解多路复用器；
寄存器集，被配置为：存储在占空训练时段期间基于监测信息搜索到的第二控制代码集和第三控制代码集；和
触发器，
其中，解多路复用器被配置为：基于占空控制信号中的第一选择信号，在第一时段中将监测信息提供给寄存器集，并且在第二时段中通过触发器将监测信息提供给存储器控制器。
6.根据权利要求5所述的半导体存储器装置，
其中，第一模式数据包括：在数据时钟信号的两个周期期间与‘1100’对应的逻辑电平，并且
其中，时钟多路复用器被配置为：在第一时段期间响应于第一模式数据的上升沿和下降沿中的每个，从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中选择第一调整时钟信号和第三调整时钟信号。
7.根据权利要求5所述的半导体存储器装置，
其中，第二模式数据包括：在数据时钟信号的两个周期期间与‘0110’对应的逻辑电平，并且
其中，时钟多路复用器被配置为：在第二时段期间响应于第二模式数据的上升沿和下降沿中的每个，从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中选择第二调整时钟信号和第四调整时钟信号。
8.根据权利要求5所述的半导体存储器装置，
其中，第三模式数据包括：在数据时钟信号的两个周期期间与‘0101’对应的逻辑电平，并且
其中，时钟多路复用器被配置为：在第三时段期间响应于第三模式数据的上升沿和下降沿中的每个，从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中选择第一调整时钟信号和第二调整时钟信号。
9.根据权利要求5所述的半导体存储器装置，其中，占空因数调节器被配置为：
基于从存储器控制器接收并存储在模式寄存器集中的第一控制代码集，在占空训练时段期间校正数据时钟信号的占空误差；并且
在占空训练时段之后基于从存储器控制器接收的更新的第一控制代码集来校正数据时钟信号的占空误差。
10.根据权利要求5所述的半导体存储器装置，其中，占空因数调节器包括：
PMOS晶体管，连接在电源电压与第一节点之间并且包括被配置为接收第一使能信号的栅极；
电流源，连接在第一节点与第二节点之间；
第二PMOS晶体管，连接在第二节点与第三节点之间并且包括被配置为接收差分时钟信号对中的第一数据时钟信号的栅极；
多个第三PMOS晶体管，与第二PMOS晶体管并联连接到第二节点，所述多个第三PMOS晶体管中的每个包括被配置为接收第一数据时钟信号的栅极；
多个第四PMOS晶体管，所述多个第四PMOS晶体管中的每个连接在所述多个第三PMOS晶体管中的相应一个与第三节点之间，并且包括被配置为接收第一控制代码集的相应位的栅极；
第五PMOS晶体管，连接在第二节点与第四节点之间，并且包括被配置为接收差分时钟信号对中的第二数据时钟信号的栅极；
多个第六PMOS晶体管，与第五PMOS晶体管并联连接到第二节点，所述多个第六PMOS晶体管中的每个包括被配置为接收第二数据时钟信号的栅极；
多个第七PMOS晶体管，所述多个第七PMOS晶体管中的每个连接在所述多个第六PMOS晶体管中的相应一个与第四节点之间，并且包括被配置为接收通过对第一控制代码集反相而获得的第一反相控制代码集的相应位的栅极；
第一电阻器，连接在第三节点与第五节点之间；
第二电阻器，连接在第四节点与第五节点之间；和
NMOS晶体管，连接在第五节点与接地电压之间，并且包括被配置为接收第二使能信号的栅极，其中，第一使能信号和第二使能信号是互补的。
11.根据权利要求10所述的半导体存储器装置，
其中，占空因数调节器被配置为：在第三节点处提供第一校正时钟信号，并且被配置为：在第四节点处提供第二校正时钟信号，
其中，所述多个第四PMOS晶体管中的每个被配置为：响应于被设置为调整第一数据时钟信号的占空因数的第一控制代码的相应位而被选择性地导通，并且
其中，所述多个第七PMOS晶体管中的每个被配置为：响应于被设置为调整第二数据时钟信号的占空因数的第一反相控制代码的相应位而被选择性地导通。
12.根据权利要求5所述的半导体存储器装置，其中，相位偏移调节电路包括：第一相位偏移调节器、第二相位偏移调节器、第三相位偏移调节器和第四相位偏移调节器，并且其中，在占空训练时段之后：
第一相位偏移调节器被配置为：通过基于存储在寄存器集中的第二控制代码集调整第一分频时钟信号的相位偏移，来提供第一调整时钟信号；
第二相位偏移调节器被配置为：通过基于存储在寄存器集中的第二控制代码集调整第三分频时钟信号的相位偏移，来提供第三调整时钟信号；
第三相位偏移调节器被配置为：通过基于存储在寄存器集中的第三控制代码集调整第二分频时钟信号的相位偏移，来提供第二调整时钟信号；并且
第四相位偏移调节器被配置为：通过基于存储在寄存器集中的第三控制代码集调整第四分频时钟信号的相位偏移，来提供第四调整时钟信号。
13.根据权利要求12所述的半导体存储器装置，其中，第一相位偏移调节器包括：
第一级，被配置为：通过基于第二控制代码集调整第一分频时钟信号的上升沿的转换速率来提供中间时钟信号；和
第二级，被配置为：通过基于通过对第二控制代码集进行反相而获得的第二反相控制代码集来调整中间时钟信号的下降沿的转换速率，从而提供第一调整时钟信号。
14.根据权利要求13所述的半导体存储器装置，其中，第一级包括：
第一单位单元，连接在电源电压与接地电压之间；和
多个第二单位单元，与第一单位单元并联连接在电源电压与接地电压之间，
其中，第二级包括：
第三单位单元，连接在电源电压与接地电压之间；和
多个第四单位单元，与第三单位单元并联连接在电源电压与接地电压之间。
15.根据权利要求14所述的半导体存储器装置，
其中，第一单位单元包括：串联连接在电源电压与接地电压之间的第一PMOS晶体管和第一NMOS晶体管，其中，第一PMOS晶体管和第一NMOS晶体管的每个栅极被配置为：接收第一分频时钟信号，
其中，所述多个第二单位单元中的每个包括：串联连接在电源电压与接地电压之间的第二PMOS晶体管、第三PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，
其中，第二PMOS晶体管和第三NMOS晶体管的每个栅极被配置为：接收第一分频时钟信号，并且
其中，第三PMOS晶体管和第二NMOS晶体管的每个栅极被配置为：接收第二控制代码集的对应位。
16.根据权利要求14所述的半导体存储器装置，
其中，第三单位单元包括：串联连接在电源电压与接地电压之间的第一PMOS晶体管和第一NMOS晶体管，其中，第一PMOS晶体管和第一NMOS晶体管的每个栅极被配置为接收中间时钟信号，
其中，所述多个第四单位单元中的每个包括：串联连接在电源电压与接地电压之间的第二PMOS晶体管、第三PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，
其中，第二PMOS晶体管和第三NMOS晶体管的每个栅极被配置为：接收中间时钟信号，并且
其中，第三PMOS晶体管和第二NMOS晶体管的每个栅极被配置为：接收通过对第二控制代码集进行反相而获得的第二反相控制代码集的对应位。
17.根据权利要求1至4中的任意一项所述的半导体存储器装置，其中，半导体存储器装置包括：低功率双倍数据速率5同步动态随机存取存储器装置。
18.一种存储器系统，包括：
半导体存储器装置；和
存储器控制器，包括占空控制器，存储器控制器被配置为控制半导体存储器装置，
其中，半导体存储器装置包括：
模式寄存器集，被配置为存储从占空控制器接收的第一控制代码集，并且被配置为设置半导体存储器装置的操作模式；和
时钟校正电路，被配置为：
基于从存储器控制器接收的数据时钟信号，生成相对于彼此具有90度的相位差的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号；
通过调整第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号中的每个的偏移，来生成第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号；并且
在占空训练时段期间，基于从存储器控制器接收的占空训练命令，顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索第一控制代码集的第三占空因数训练，
其中，第二控制代码集与第一分频时钟信号和第三分频时钟信号相关联，
其中，第三控制代码集与第二分频时钟信号和第四分频时钟信号相关联，并且
其中，第一控制代码集与第一分频时钟信号和第二分频时钟信号相关联。
19.根据权利要求18所述的存储器系统，
其中，时钟校正电路被配置为：将搜索到的第二控制代码集和第三控制代码集存储在时钟校正电路中的寄存器集中，并且被配置为：将搜索到的第一控制代码集发送到占空控制器，并且
其中，占空控制器被配置为：基于搜索到的第一控制代码集更新第一控制代码集，并且被配置为：将更新的第一控制代码集存储在模式寄存器集中。
20.一种半导体存储器装置，包括：
模式寄存器集，被配置为：存储从存储器控制器接收的第一控制代码集，并且被配置为：设置半导体存储器装置的操作模式；和
时钟校正电路，被配置为：
基于从存储器控制器接收的数据时钟信号，生成相对于彼此具有90度的相位差的第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号；和
在占空训练时段期间基于从存储器控制器接收的占空训练命令，顺序地执行用于搜索第二控制代码集的第一占空因数训练、用于搜索第三控制代码集的第二占空因数训练、和用于搜索第一控制代码集的第三占空因数训练，
其中，第二控制代码集与第一分频时钟信号和第三分频时钟信号相关联，
其中，第三控制代码集与第二分频时钟信号和第四分频时钟信号相关联，并且
其中，第一控制代码集与第一分频时钟信号和第二分频时钟信号相关联，
其中，时钟校正电路包括：
训练调度器，被配置为：将占空训练时段划分为连续的第一时段、第二时段和第三时段，并且被配置为：生成训练控制信号，在训练控制信号期间基于占空训练命令的占空训练信号被激活；
相位偏移调节电路，被配置为：通过在占空训练时段期间调整第一分频时钟信号、第二分频时钟信号、第三分频时钟信号和第四分频时钟信号中的每个的偏移来生成第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号；
多模式生成器，被配置为：基于占空控制信号中的模式生成控制信号，在第一时段期间生成第一模式数据，在第二时段期间生成第二模式数据，并且在第三时段期间生成第三模式数据；
时钟多路复用器，被配置为：在第一时段期间基于第一模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第一调整时钟信号和第三调整时钟信号作为第一选择时钟信号和第二选择时钟信号，被配置为：在第二时段期间基于第二模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第二调整时钟信号和第四调整时钟信号作为第一选择时钟信号和第二选择时钟信号，并且被配置为：在第三时段期间基于第三模式数据从第一调整时钟信号、第二调整时钟信号、第三调整时钟信号和第四调整时钟信号之中提供第一调整时钟信号和第二调整时钟信号作为第一选择时钟信号和第二选择时钟信号；
占空因数监测器，被配置为：在第一时段、第二时段和第三时段中的每个中监测第一选择时钟信号和第二选择时钟信号的占空因数，并且被配置为：基于监测的结果生成监测信息；
解多路复用器；
寄存器集；和
触发器，
其中，解多路复用器被配置为：基于训练控制信号中的第一选择信号，在第一时段中将监测信息提供给寄存器集，并且在第二时段中通过触发器将监测信息提供给存储器控制器。
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