JPS63229547A - 記憶装置試験方式 - Google Patents
記憶装置試験方式Info
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- JPS63229547A JPS63229547A JP62064655A JP6465587A JPS63229547A JP S63229547 A JPS63229547 A JP S63229547A JP 62064655 A JP62064655 A JP 62064655A JP 6465587 A JP6465587 A JP 6465587A JP S63229547 A JPS63229547 A JP S63229547A
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- 238000012360 testing method Methods 0.000 title claims abstract description 30
- 238000010998 test method Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 6
- 230000003446 memory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置試験方式に関し、特に相互に並行して
動作可能な複数個の記憶装置を試験する記憶装置試験方
式に関する。
動作可能な複数個の記憶装置を試験する記憶装置試験方
式に関する。
従来、相互に並行して動作可能な記憶装置を試験する場
合、受信制御回路と記憶モジュールと読出しデータ選択
回路とをそれぞれ一個を含む記憶装置ごとに、まず受信
制御回路の複数ある入力ポートの一つを試験装置の出力
に接続し、記憶モジュールの出力を複数個の読出しデー
タ選択回路の入力の一つに接続して、その記憶装置の全
アドレスに試験装置に保持しているテストパターンデー
タを記録し、これらの全アドレスからテストパターンデ
ータを読出して試験装置に保持しているテストパターン
データと比較し一致することを調べる。
合、受信制御回路と記憶モジュールと読出しデータ選択
回路とをそれぞれ一個を含む記憶装置ごとに、まず受信
制御回路の複数ある入力ポートの一つを試験装置の出力
に接続し、記憶モジュールの出力を複数個の読出しデー
タ選択回路の入力の一つに接続して、その記憶装置の全
アドレスに試験装置に保持しているテストパターンデー
タを記録し、これらの全アドレスからテストパターンデ
ータを読出して試験装置に保持しているテストパターン
データと比較し一致することを調べる。
次に、この動作を同じ記憶装置に対して、受信制御回路
が保有するポート数分複数回および読出しデータ選択回
路が保有する読出しデータ情報の人力日数分複数回、そ
れぞれ試験装置と受信制御回路との接続および記憶モジ
ュールと読出しデータ選択回路との接続を変更して実施
している。
が保有するポート数分複数回および読出しデータ選択回
路が保有する読出しデータ情報の人力日数分複数回、そ
れぞれ試験装置と受信制御回路との接続および記憶モジ
ュールと読出しデータ選択回路との接続を変更して実施
している。
［″発明が解決しようとする問題点〕
従来の記憶装置試験方式では、上述した通り相互に並行
して動作可能な複数個の記憶装置を一個一個別々にそれ
ぞれ手間のかかる試験をしているため、数多くの記憶装
置の試験には多大の時間を費やしているという問題点が
ある。
して動作可能な複数個の記憶装置を一個一個別々にそれ
ぞれ手間のかかる試験をしているため、数多くの記憶装
置の試験には多大の時間を費やしているという問題点が
ある。
本発明の目的は、相互に並行して動作可能な複数個の記
憶装置をまとめて並行動作させて一挙に試験することに
より、試験時間を大幅に節約できる記憶装置試験方式を
提供することである。
憶装置をまとめて並行動作させて一挙に試験することに
より、試験時間を大幅に節約できる記憶装置試験方式を
提供することである。
本発明の記憶装置試験方式は、多数のアドレスにそれぞ
れデータ情報を記憶することができる記憶モジュールと
、複数個の入力ポートから受信した情報の中から前記記
憶モジュール向けの書込みまたは読出しの要求とこれら
に必要なアドレス情報およびデータ情報を選択して前記
記憶モジュールに書込み動作および読出し動作を指示す
る受信制御回路と、特定の出力ポートに接続し複数個の
前記記憶モジュールからの読出しデータ情報の中から前
記入力ポートの特定の一つが読出しの要求をした読出し
データ情報を選択して出力する読出しデータ選択回路と
を備えた相互に並行して動作可能な複数個の記憶装置の
記憶装置試験方式において、次の各手段を備えて構成さ
れている。
れデータ情報を記憶することができる記憶モジュールと
、複数個の入力ポートから受信した情報の中から前記記
憶モジュール向けの書込みまたは読出しの要求とこれら
に必要なアドレス情報およびデータ情報を選択して前記
記憶モジュールに書込み動作および読出し動作を指示す
る受信制御回路と、特定の出力ポートに接続し複数個の
前記記憶モジュールからの読出しデータ情報の中から前
記入力ポートの特定の一つが読出しの要求をした読出し
データ情報を選択して出力する読出しデータ選択回路と
を備えた相互に並行して動作可能な複数個の記憶装置の
記憶装置試験方式において、次の各手段を備えて構成さ
れている。
（Ａ＞前記記憶装置の全アドレスに記憶させる一連のデ
ータ情報を、少なくとも二つの前記記憶装置に対して同
時に並行して、且つこれらの記憶装置に含まれる前記受
信制御回路の入力ポートのすべてを少なくとも一度は使
用して書込む動作を行わせる記憶動作制御手段。
ータ情報を、少なくとも二つの前記記憶装置に対して同
時に並行して、且つこれらの記憶装置に含まれる前記受
信制御回路の入力ポートのすべてを少なくとも一度は使
用して書込む動作を行わせる記憶動作制御手段。
（Ｂ）前記一連のデータ情報を記憶した少なくとも二つ
の前記記憶装置から、これらの記憶装置に含まれる前記
記憶モジュールと前記読出しデータ選択回路相互間の接
続ルートのすべてを少なくとも一度は使用して、前記一
連のデータ情報を前記記憶動作制御手段の指示により同
時に並行して読出し、これらの読出された少なくとも二
つの一連のデータ情報を比較してこれらが一致している
ことを調べることにより記憶装置の動作が正常であるこ
とを判定する読出しデータ比較手段。
の前記記憶装置から、これらの記憶装置に含まれる前記
記憶モジュールと前記読出しデータ選択回路相互間の接
続ルートのすべてを少なくとも一度は使用して、前記一
連のデータ情報を前記記憶動作制御手段の指示により同
時に並行して読出し、これらの読出された少なくとも二
つの一連のデータ情報を比較してこれらが一致している
ことを調べることにより記憶装置の動作が正常であるこ
とを判定する読出しデータ比較手段。
〔実施例ｊ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の記憶装置試験方式のブロッ
ク図である。
ク図である。
第１図において、記憶装置１−１はＮ個の入力ポートか
らモジュール選択指示、書込み指示、読出し指示、アド
レスおよびデータの各情報を受信する受信制御回路２−
１と、多数のアドレスＡ１〜ＡＲにそれぞれのデータＤ
ｌ〜ＤＲを記憶することができる記憶モジュール３−１
と、Ｎ個の記憶モジュールからの読出しデータを選択し
て出力できる読出しデータ選択回路４−１とから構成さ
れている。
らモジュール選択指示、書込み指示、読出し指示、アド
レスおよびデータの各情報を受信する受信制御回路２−
１と、多数のアドレスＡ１〜ＡＲにそれぞれのデータＤ
ｌ〜ＤＲを記憶することができる記憶モジュール３−１
と、Ｎ個の記憶モジュールからの読出しデータを選択し
て出力できる読出しデータ選択回路４−１とから構成さ
れている。
受信制御回路２−１はＮ個の入力ポートからそれぞれ相
互に並行して受信した情報を解読し、モジュール選択指
示情報が記憶モジュール３−１向けであるものだけ、記
憶モジュール３−１に、読出しのときは読出し指示およ
びアドレスの各情報を送り、書込みのときは書込み指示
、アドレスおよびデータの各情報を送る。
互に並行して受信した情報を解読し、モジュール選択指
示情報が記憶モジュール３−１向けであるものだけ、記
憶モジュール３−１に、読出しのときは読出し指示およ
びアドレスの各情報を送り、書込みのときは書込み指示
、アドレスおよびデータの各情報を送る。
記憶モジュール３−１はＲ個のアドレスにそれぞれ情報
を記憶することができ、受信制御回路からの上記の各情
報に基づいて、選択されたアドレスに関する読゛出しお
よび書込みの動作を行う。
を記憶することができ、受信制御回路からの上記の各情
報に基づいて、選択されたアドレスに関する読゛出しお
よび書込みの動作を行う。
また、読出しデータ選択回路４−１は入カポ−）−ＰＩ
、に接続し、入力ポートＰ１１からの読出し指示、モジ
ュール選択指示の各情報を解読して、記憶モジュール１
−１〜１−Ｎのいずれかから読出されたデータ情報を選
択して出カポ−）ＰＯｌに出力する。
、に接続し、入力ポートＰ１１からの読出し指示、モジ
ュール選択指示の各情報を解読して、記憶モジュール１
−１〜１−Ｎのいずれかから読出されたデータ情報を選
択して出カポ−）ＰＯｌに出力する。
同様に、記憶装置１−Ｎは受信制御回路２−Ｎと記憶モ
ジュール３−Ｎと読出しデータ選択回路４−Ｎとから構
成され、第１図は同様の記憶装置がＮ個あることを示し
ており、これらの各装置は相互に並行して動作すること
ができる。
ジュール３−Ｎと読出しデータ選択回路４−Ｎとから構
成され、第１図は同様の記憶装置がＮ個あることを示し
ており、これらの各装置は相互に並行して動作すること
ができる。
一方、記憶動作制御手段５は情報を送り出すためのＮ個
のポートを備え、これらのポートは受信制御回路２−１
〜２−ＮのそれぞれのＮ個の入カポ−１−ＰＩｌ〜ＰＩ
Ｎに接続するとともに、読出しデータ選択回路４−１〜
４−Ｎのそれぞれ対応する一つづつの入力ポートＰＩ、
〜ＰＩＮに接続している。記憶動作制御手段５はこれら
のＮ個のポートを通じて、読出し指示情報、書込み指示
情報、モジュール選択指示情報Ｍ１〜ＭＲ，アドレス情
報Ａ１〜ＡＲおよびデータ情報Ｄ！〜ＤＲを送る。
のポートを備え、これらのポートは受信制御回路２−１
〜２−ＮのそれぞれのＮ個の入カポ−１−ＰＩｌ〜ＰＩ
Ｎに接続するとともに、読出しデータ選択回路４−１〜
４−Ｎのそれぞれ対応する一つづつの入力ポートＰＩ、
〜ＰＩＮに接続している。記憶動作制御手段５はこれら
のＮ個のポートを通じて、読出し指示情報、書込み指示
情報、モジュール選択指示情報Ｍ１〜ＭＲ，アドレス情
報Ａ１〜ＡＲおよびデータ情報Ｄ！〜ＤＲを送る。
さらに、読出しデータ比較手段６は記憶装置１−１〜１
−Ｎから読出したそれぞれのデータ情報Ｄ１〜ＤＲを受
けるためのＮ個のポートを備え、これらをＮ個の読出し
データ選択回路４−１〜４−Ｎのそれぞれの出力ポート
ＰＯ１〜ＰｏＮにそれぞれ一つづつ接続している。
−Ｎから読出したそれぞれのデータ情報Ｄ１〜ＤＲを受
けるためのＮ個のポートを備え、これらをＮ個の読出し
データ選択回路４−１〜４−Ｎのそれぞれの出力ポート
ＰＯ１〜ＰｏＮにそれぞれ一つづつ接続している。
次に、本実施例の記憶装置試験方式の動作を説明する。
第２図は本実施例の記憶装置試験方式において記憶動作
制御手段５が記憶装置１−１〜１−Ｎに送り込む情報の
一例を示す情報説明図である。
制御手段５が記憶装置１−１〜１−Ｎに送り込む情報の
一例を示す情報説明図である。
まず、記憶動作制御手段５は記憶装置１−１〜１−Ｎの
一つの全アドレスＲ個に記憶できる一連のテストパター
ンのデータ情報を発生して、これらをＮ個のポートから
同時に並行してＮ個の記憶装置１−１〜１−Ｎに送る。
一つの全アドレスＲ個に記憶できる一連のテストパター
ンのデータ情報を発生して、これらをＮ個のポートから
同時に並行してＮ個の記憶装置１−１〜１−Ｎに送る。
第２図において、このとき書込み指示情報とともにＮ個
の入力ポートＰ１．〜ＰＩＮから同時に平行してＲ回分
送られるモジュール選択指示情報Ｍ１〜ＭＲ，アドレス
情報Ａ１〜ＡＲおよびデータ情報Ｄ１〜Ｄａが図示され
ている。
の入力ポートＰ１．〜ＰＩＮから同時に平行してＲ回分
送られるモジュール選択指示情報Ｍ１〜ＭＲ，アドレス
情報Ａ１〜ＡＲおよびデータ情報Ｄ１〜Ｄａが図示され
ている。
なお、上記において Ｒ＞Ｎ とし、第２図では整数
ｉおよびｊを用いて、 Ｒ＝ｉＮ＋ｊ、ｊ＜Ｎ として示している。
ｉおよびｊを用いて、 Ｒ＝ｉＮ＋ｊ、ｊ＜Ｎ として示している。
最初にＡ１とＤＩが各入力ポートＰ１１〜ＰＩＮからそ
れぞれモジュール選択指示情報Ｍ１〜ＭＲの示す記憶装
置１−１〜１−Ｎに送られ、引き続いて同様にＡ２とＤ
２＋・・・・・・ＡＮとＤ Ｎ 、 Ａ Ｎ＋１とＤＮ
＋１ 、 ＡＮ＋２ とＤ Ｎ＋２１ ・・・
・・・Ａ２ＮとＤ２．、 ・・・・・・・・・・・・
・・・・・・ＡＩＮ＋ｌとＤ ＩＮ＋１１ Ａ ＩＮ
＋２とＤ１ｐｌ＋２． ・・・・・・ＡＲとＤＲの順
にそれぞれが記憶装置１−１〜１−Ｎに送られて書込ま
れる。
れぞれモジュール選択指示情報Ｍ１〜ＭＲの示す記憶装
置１−１〜１−Ｎに送られ、引き続いて同様にＡ２とＤ
２＋・・・・・・ＡＮとＤ Ｎ 、 Ａ Ｎ＋１とＤＮ
＋１ 、 ＡＮ＋２ とＤ Ｎ＋２１ ・・・
・・・Ａ２ＮとＤ２．、 ・・・・・・・・・・・・
・・・・・・ＡＩＮ＋ｌとＤ ＩＮ＋１１ Ａ ＩＮ
＋２とＤ１ｐｌ＋２． ・・・・・・ＡＲとＤＲの順
にそれぞれが記憶装置１−１〜１−Ｎに送られて書込ま
れる。
この結果、Ｎ個の記憶装置１−１〜１−Ｎの各々に含ま
れる受信制御回路のＮ個の入力ポートＰＩ、〜ＰＩＮす
べてを少くともｉ回使用して書込み動作を行うこととな
り、記憶装置１−１〜１−Ｎには、それぞれ同じテスト
パターンのデータＤ！〜ＤＲが記憶されることとなる。
れる受信制御回路のＮ個の入力ポートＰＩ、〜ＰＩＮす
べてを少くともｉ回使用して書込み動作を行うこととな
り、記憶装置１−１〜１−Ｎには、それぞれ同じテスト
パターンのデータＤ！〜ＤＲが記憶されることとなる。
上記の書込み動作が終了した後に、記憶動作制御手段５
は読出し動作に移り、上記の書込み動作と同じ順序で読
出し指示情報とともにＮ個の入力ポートＰＩ、〜ＰＩＮ
からモジュール選択指示情報Ｍ、〜Ｍ、およびアドレス
情報Ａ１〜ＡＲを送る。
は読出し動作に移り、上記の書込み動作と同じ順序で読
出し指示情報とともにＮ個の入力ポートＰＩ、〜ＰＩＮ
からモジュール選択指示情報Ｍ、〜Ｍ、およびアドレス
情報Ａ１〜ＡＲを送る。
このため、Ｎ個の記憶装置１−１〜１−Ｎがそれぞれ同
時に並行してデータＤ１〜ＤＲの読出しを行い、読出さ
れた情報は読出しデータ選択回路４−１〜４−Ｎで選択
されて、それぞれが接続している出力ポートＰｏ１〜Ｐ
ＯＮごとに出力される。
時に並行してデータＤ１〜ＤＲの読出しを行い、読出さ
れた情報は読出しデータ選択回路４−１〜４−Ｎで選択
されて、それぞれが接続している出力ポートＰｏ１〜Ｐ
ＯＮごとに出力される。
これまでの書込みおよび読出し動作が正しく行われてい
れば、このとき各出力ポートＰｏ１〜ＰｏＮには同時に
並行してそれぞれ同じデータ情報Ｄ１〜ＤＲが出力され
ることとなる。
れば、このとき各出力ポートＰｏ１〜ＰｏＮには同時に
並行してそれぞれ同じデータ情報Ｄ１〜ＤＲが出力され
ることとなる。
またこのとき、Ｎ個の記憶装置１−１〜１−Ｎの各々に
含まれる記憶モジュールと読出しデータ選択回路相互間
の接続ルートすべてを少くともｉ回使用して読出し動作
を行うこととなる。
含まれる記憶モジュールと読出しデータ選択回路相互間
の接続ルートすべてを少くともｉ回使用して読出し動作
を行うこととなる。
読出しデータ比較手段６は各出力ポートＰＯ１〜ＰＯＮ
にそれぞれ同時に並行して出力されるＮ個のデータ情報
Ｄｌ−ＤＲを相互に比較してこれらが一致しているかど
うかを検出することにより記憶装置１−１〜１−Ｎの動
作が正常であるかどうかを判定している。
にそれぞれ同時に並行して出力されるＮ個のデータ情報
Ｄｌ−ＤＲを相互に比較してこれらが一致しているかど
うかを検出することにより記憶装置１−１〜１−Ｎの動
作が正常であるかどうかを判定している。
従来の記憶装置試験方式においては、記憶装置を一個一
個別々に、受信制御回路にある複数個の入力ポートおよ
び読出しデータ選択回路にある複数個の読出し口の接続
を変更して多数回の試験をする必要があるが、以上説明
したように、本発明の記憶装置試験方式では、相互に並
行して動作可能な複数個の記憶装置をまとめて同時に並
行して動作させて一挙に試験することができるので、記
憶装置の試験実行時間を大幅に短縮できるという効果を
有する。
個別々に、受信制御回路にある複数個の入力ポートおよ
び読出しデータ選択回路にある複数個の読出し口の接続
を変更して多数回の試験をする必要があるが、以上説明
したように、本発明の記憶装置試験方式では、相互に並
行して動作可能な複数個の記憶装置をまとめて同時に並
行して動作させて一挙に試験することができるので、記
憶装置の試験実行時間を大幅に短縮できるという効果を
有する。
第１図は本発明の一実施例の記憶装置試験方式のブロッ
ク図、第２図は情報の一例を示す情報説明図である。
ク図、第２図は情報の一例を示す情報説明図である。
Claims (1)
- 【特許請求の範囲】 多数のアドレスにそれぞれデータ情報を記憶することが
できる記憶モジュールと、複数個の入力ポートから受信
した情報の中から前記記憶モジュール向けの書込みまた
は読出しの要求とこれらに必要なアドレス情報およびデ
ータ情報を選択して前記記憶モジュールに書込み動作お
よび読出し動作を指示する受信制御回路と、特定の出力
ポートに接続し複数個の前記記憶モジュールからの読出
しデータ情報の中から前記入力ポートの特定の一つが読
出しの要求をした読出しデータ情報を選択して出力する
読出しデータ選択回路とを備えた相互に並行して動作可
能な複数個の記憶装置の記憶装置試験方式において、次
の各手段を備えることを特徴とする記憶装置試験方式。 （Ａ）前記記憶装置の全アドレスに記憶させる一連のデ
ータ情報を、少なくとも二つの前記記憶装置に対して同
時に並行して、且つこれらの記憶装置に含まれる前記受
信制御回路の入力ポートのすべてを少なくとも一度は使
用して書込む動作を行わせる記憶動作制御手段。 （Ｂ）前記一連のデータ情報を記憶した少なくとも二つ
の前記記憶装置から、これらの記憶装置に含まれる前記
記憶モジュールと前記読出しデータ選択回路相互間の接
続ルートのすべてを少なくとも一度は使用して、前記一
連のデータ情報を前記記憶動作制御手段の指示により同
時に並行して読出し、これらの読出された少なくとも二
つの一連のデータ情報を比較してこれらが一致している
ことを調べることにより記憶装置の動作が正常であるこ
とを判定する読出しデータ比較手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064655A JPS63229547A (ja) | 1987-03-18 | 1987-03-18 | 記憶装置試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064655A JPS63229547A (ja) | 1987-03-18 | 1987-03-18 | 記憶装置試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229547A true JPS63229547A (ja) | 1988-09-26 |
Family
ID=13264459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064655A Pending JPS63229547A (ja) | 1987-03-18 | 1987-03-18 | 記憶装置試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353060A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法 |
-
1987
- 1987-03-18 JP JP62064655A patent/JPS63229547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353060A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法 |
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