JPS61271700A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPS61271700A JPS61271700A JP60114476A JP11447685A JPS61271700A JP S61271700 A JPS61271700 A JP S61271700A JP 60114476 A JP60114476 A JP 60114476A JP 11447685 A JP11447685 A JP 11447685A JP S61271700 A JPS61271700 A JP S61271700A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- fail
- address
- under test
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばランダムアクセスメモリのような半導
体メモリを試験するメモリ試験装置に関する。
体メモリを試験するメモリ試験装置に関する。
「従来技術」
第２図に従来のメモリ試験装置の構成を示す。
メモリ試験装置は大別してパターン発生器１と、論理比
較器３と、フェイルメモリ４とによって構成され、被試
験メモリ２を試験する動作を行う。
較器３と、フェイルメモリ４とによって構成され、被試
験メモリ２を試験する動作を行う。
パターン発生器１は被試験メモリ２とフェイルメモリ４
に与えるアドレス信号ＡＤと、被試験メモリ２に与える
試験パターン信号ＰＡと、論理比較器３において被試験
メモリから読出した応答出力が正常か否かを判定するた
めの期待値パターン信号Ｒ５とを出力する。
に与えるアドレス信号ＡＤと、被試験メモリ２に与える
試験パターン信号ＰＡと、論理比較器３において被試験
メモリから読出した応答出力が正常か否かを判定するた
めの期待値パターン信号Ｒ５とを出力する。
つまり被試験メモリ２はパターン発生器１から与えられ
るアドレス信号によって各アドレ不がアクセスされ、そ
のアクセスされたアドレスに試験パターン信号ＰＡを書
込む、被試験メモリ２への書込が行われるとパターン発
生器１は被試験メモリ２を読出状態に切替え（書込と読
出を交互に行うこともある）、被試験メモリ２から試験
パターン信号を読出す、この読出した信号ＭＡを論理比
較器３に与え、論理比較器３において期待値パターン信
号１？ｓと比較し、一致不一致を判定する。
るアドレス信号によって各アドレ不がアクセスされ、そ
のアクセスされたアドレスに試験パターン信号ＰＡを書
込む、被試験メモリ２への書込が行われるとパターン発
生器１は被試験メモリ２を読出状態に切替え（書込と読
出を交互に行うこともある）、被試験メモリ２から試験
パターン信号を読出す、この読出した信号ＭＡを論理比
較器３に与え、論理比較器３において期待値パターン信
号１？ｓと比較し、一致不一致を判定する。
比較の結果不一致が発生したとき不良データＦＡを発生
しこの不良データＦＡをフェイルメモリ４に書込む。こ
の書込アドレスは被試験メモリ２のアドレスと同一アド
レスに書込が行われ、被試験メモリ２の不良セルが存在
するアドレスを判定できるようにしている。
しこの不良データＦＡをフェイルメモリ４に書込む。こ
の書込アドレスは被試験メモリ２のアドレスと同一アド
レスに書込が行われ、被試験メモリ２の不良セルが存在
するアドレスを判定できるようにしている。
このようにしてフェイルメモリ４に記憶された不良デー
タＦ＾が存在するアドレスを検出することにより被試験
メモリ２の不良セルの位置を特定することができる。
タＦ＾が存在するアドレスを検出することにより被試験
メモリ２の不良セルの位置を特定することができる。
「発明が解決しようとする問題点」
不良解析の方法としては被試験メモリ２の不良セルの位
置を特定することの他に、不良セルの数を計数し、その
不良セルの数が許容範囲内か否かを判定する解析方法も
ある。
置を特定することの他に、不良セルの数を計数し、その
不良セルの数が許容範囲内か否かを判定する解析方法も
ある。
不良セルの数を計数するにはフェイルメモリ４のアドレ
ス空間を先頭アドレスから被試験メモリ２の最終アドレ
スに対応するアドレスまでを全て読出し、そこに記憶さ
れている不良データを全て読出して計数することが行わ
れている。このため被試験メモリ２の記憶容量が大きい
場合はその読出に時間が掛る欠点がある。特に近来メモ
リ容量の大容量化に伴って試験に要する時間が漸増する
１頃向にあり、製造されるメモリを全量チェックする方
式に障害が生じ始めている。
ス空間を先頭アドレスから被試験メモリ２の最終アドレ
スに対応するアドレスまでを全て読出し、そこに記憶さ
れている不良データを全て読出して計数することが行わ
れている。このため被試験メモリ２の記憶容量が大きい
場合はその読出に時間が掛る欠点がある。特に近来メモ
リ容量の大容量化に伴って試験に要する時間が漸増する
１頃向にあり、製造されるメモリを全量チェックする方
式に障害が生じ始めている。
「問題点を解決するための手段」
この発明ではフェイルメモリに不良データを書込む状態
ではフェイルメモリのアドレス空間を被試験メモリのア
ドレス空間と同一アドレス空間に対応させると共にフェ
イルメモリから不良データを読出す状態ではフェイルメ
モリをＮ個のメモリブロックに分割するメモリ制御手段
を設け、読出時はＮ個に分割された複数のメモリブロッ
クから同時に不良データを読出し、この不良データを複
数のカウンタによって計数するように構成したものであ
る。複数のカウンタによって計数した不良データ数を集
計手段によって集計することにより被試験メモリの不良
セル数を知ることができる。
ではフェイルメモリのアドレス空間を被試験メモリのア
ドレス空間と同一アドレス空間に対応させると共にフェ
イルメモリから不良データを読出す状態ではフェイルメ
モリをＮ個のメモリブロックに分割するメモリ制御手段
を設け、読出時はＮ個に分割された複数のメモリブロッ
クから同時に不良データを読出し、この不良データを複
数のカウンタによって計数するように構成したものであ
る。複数のカウンタによって計数した不良データ数を集
計手段によって集計することにより被試験メモリの不良
セル数を知ることができる。
このように構成したことによりフェイルメモリから不良
データを読出す場合、その読出時間は従来の１／＋１に
短縮することができる。よってメモリの試験時間を大幅
に短縮することができる。
データを読出す場合、その読出時間は従来の１／＋１に
短縮することができる。よってメモリの試験時間を大幅
に短縮することができる。
「実施例」
第１図にこの発明の一実施例を示す。図中１はパターン
発生器、２は被試験メモリ、３は論理比較器、４はフェ
イルメモリを示す点は従来と同じである。
発生器、２は被試験メモリ、３は論理比較器、４はフェ
イルメモリを示す点は従来と同じである。
この発明においてはフェイルメモリ４に付随してメモリ
制御手段５を設けると共に、フェイルメモリ４を複数の
メモリブロック４Ａ、 ４Ｂ、−・−・４Ｎに分割して
設ける。各メモリブロック４Ａ〜４Ｎの各データ入力端
子りには論理比較器５の比較出力を与える。またアドレ
ス入力端子ＴＤにはパターン発生器１から出力されるア
ドレス信号の下位ビットの信号へ〇□を与える。この下
位ピントのアドレス信号ＡＤｚ は各メモリブロック４
Ａ〜４Ｎのそれぞれを先頭アドレスから最終アドレスま
でをアクセスできるビット数を持つものとする。アドレ
ス信号Ａｎの上位ピントの信号ＡＤ＋をメモリ制御手段
５に与える。
制御手段５を設けると共に、フェイルメモリ４を複数の
メモリブロック４Ａ、 ４Ｂ、−・−・４Ｎに分割して
設ける。各メモリブロック４Ａ〜４Ｎの各データ入力端
子りには論理比較器５の比較出力を与える。またアドレ
ス入力端子ＴＤにはパターン発生器１から出力されるア
ドレス信号の下位ビットの信号へ〇□を与える。この下
位ピントのアドレス信号ＡＤｚ は各メモリブロック４
Ａ〜４Ｎのそれぞれを先頭アドレスから最終アドレスま
でをアクセスできるビット数を持つものとする。アドレ
ス信号Ａｎの上位ピントの信号ＡＤ＋をメモリ制御手段
５に与える。
メモリ制御手段５は制御端子５Ａに例えばＨ論理信号が
与えられたときフェイルメモリ４を書込モードで動作さ
せ、Ｌ論理信号が与えられるとフェイルメモリ４を読出
モードで動作させる。メモリ制御手段５は出力端子Ａ、
Ｂ、Ｃ，−Ｎを有し、これら出力端子Ａ、Ｂ、Ｃ，−・
・Ｎはフェイルメモリ４を構成する各メモリブロック４
Ａ、 ４Ｂ、・−４Ｎの各イネーブル端子ＥＮに接続す
る。各メモリブロック４Ａ〜４Ｎはイネーブル端子ＥＮ
に例えばＨ論理を与えると書込読出が可能な状態となり
、Ｌ論理を与えると書込読出の何れもが不能な状態とな
る。尚各メモリブロック４八〜４Ｎに対する書込読出側
？１１信号系は省略している。
与えられたときフェイルメモリ４を書込モードで動作さ
せ、Ｌ論理信号が与えられるとフェイルメモリ４を読出
モードで動作させる。メモリ制御手段５は出力端子Ａ、
Ｂ、Ｃ，−Ｎを有し、これら出力端子Ａ、Ｂ、Ｃ，−・
・Ｎはフェイルメモリ４を構成する各メモリブロック４
Ａ、 ４Ｂ、・−４Ｎの各イネーブル端子ＥＮに接続す
る。各メモリブロック４Ａ〜４Ｎはイネーブル端子ＥＮ
に例えばＨ論理を与えると書込読出が可能な状態となり
、Ｌ論理を与えると書込読出の何れもが不能な状態とな
る。尚各メモリブロック４八〜４Ｎに対する書込読出側
？１１信号系は省略している。
各メモリブロック４＾、４Ｂ、・・・・−４Ｎの出力端
子Ｅ０は各メモリブロック４Ａ〜４Ｎに対応して設けた
カウンタ６Ａ、 ６Ｂ、・・−・・６Ｎの入力端子に接
続する。７はこれら複数のカウンタ６＾〜６Ｎで計数し
た数値を集計す名集計手段を示す。
子Ｅ０は各メモリブロック４Ａ〜４Ｎに対応して設けた
カウンタ６Ａ、 ６Ｂ、・・−・・６Ｎの入力端子に接
続する。７はこれら複数のカウンタ６＾〜６Ｎで計数し
た数値を集計す名集計手段を示す。
「実施例の動作説明」
第１図に示した実施例においてフェイルメモリ４に不良
データを読込む場合にはメモリ制御手段５の制御端子５
＾にＨ論理信号を与える。この！１１１ＩＩＩ端子５Ａ
にＨ論理信号を与えることによりメモリ制御手段５はア
ドレス信号ＡＤの上位ピントの信号ＡＤ＋の状態に応じ
て出力端子Ａ、Ｂ、〜・−Ｎに順次一つずつＨ論理信号
を出力する。つまり試験開始時はメモリブロック４Ａが
選択され、メモリブロック４Ａのメモリ空間に不良デー
タを書込む、このメモリ空間は被試験メモリ２のメモリ
空間の先ＩＩＩｊＪｌ域に対応する。
データを読込む場合にはメモリ制御手段５の制御端子５
＾にＨ論理信号を与える。この！１１１ＩＩＩ端子５Ａ
にＨ論理信号を与えることによりメモリ制御手段５はア
ドレス信号ＡＤの上位ピントの信号ＡＤ＋の状態に応じ
て出力端子Ａ、Ｂ、〜・−Ｎに順次一つずつＨ論理信号
を出力する。つまり試験開始時はメモリブロック４Ａが
選択され、メモリブロック４Ａのメモリ空間に不良デー
タを書込む、このメモリ空間は被試験メモリ２のメモリ
空間の先ＩＩＩｊＪｌ域に対応する。
被試験メモリ２の試験が進みアドレス空間が次のメモリ
空間に移るとメモリ制御手段、５はアドレス信号ＡＤの
上位ピントの信号ＡＤＩ の値が一つ歩道することによ
って出力端子ＢにＨ論理を出力し、他の出力端子ＡとＣ
−ＮはＬ論理を出力する。従ってフェイルメモリ４を構
成するメモリブロック４Ｂだけが書込可能な状態となり
下位のアドレス信号ＡＯ！ によってメモリブロック４
Ｂがアクセスされ不良データを書込む。
空間に移るとメモリ制御手段、５はアドレス信号ＡＤの
上位ピントの信号ＡＤＩ の値が一つ歩道することによ
って出力端子ＢにＨ論理を出力し、他の出力端子ＡとＣ
−ＮはＬ論理を出力する。従ってフェイルメモリ４を構
成するメモリブロック４Ｂだけが書込可能な状態となり
下位のアドレス信号ＡＯ！ によってメモリブロック４
Ｂがアクセスされ不良データを書込む。
このようにして被試験メモリ２の試験が進行するに伴っ
てメモリブロック４Ａ、 ４Ｂ、−・−・・４Ｎが一つ
ずつ選択されて被試験メモリ２のアドレス空間と同一の
アドレス空間に不良データを書込む。
てメモリブロック４Ａ、 ４Ｂ、−・−・・４Ｎが一つ
ずつ選択されて被試験メモリ２のアドレス空間と同一の
アドレス空間に不良データを書込む。
試験が終了するとメモリ制御手段５の制御端子５ＡにＬ
論理信号が与えられる。このＬ論理信号が与えられるこ
とによりメモリ制御手段５の出力端子Ａ−Ｎは全てＨ論
理を出力し、各メモリブロック４Ａ〜４Ｎは読出可能な
状態に制御される。よってパターン発生器１から与えら
れるアドレス信号に従って全てのメモリブロック４Ａ〜
４Ｎが読出され、不良データをカウンタ６Ａ〜６Ｎに出
力する。カウンタ６Ａ〜６Ｎは各メモリブロック４Ａ〜
４Ｎから出力される不良データを計数し、その計数値は
集計手段７によって集計される。
論理信号が与えられる。このＬ論理信号が与えられるこ
とによりメモリ制御手段５の出力端子Ａ−Ｎは全てＨ論
理を出力し、各メモリブロック４Ａ〜４Ｎは読出可能な
状態に制御される。よってパターン発生器１から与えら
れるアドレス信号に従って全てのメモリブロック４Ａ〜
４Ｎが読出され、不良データをカウンタ６Ａ〜６Ｎに出
力する。カウンタ６Ａ〜６Ｎは各メモリブロック４Ａ〜
４Ｎから出力される不良データを計数し、その計数値は
集計手段７によって集計される。
「発明の作用効果」
上述したようにこの発明によればフェイルメモリ４に不
良データを書込む状態では各メモリブロック４Ａ〜４Ｎ
を直列に接続した状態で動作し、被試験メモリ２のアド
レス空間と同一アドレス空間を形成することができる。
良データを書込む状態では各メモリブロック４Ａ〜４Ｎ
を直列に接続した状態で動作し、被試験メモリ２のアド
レス空間と同一アドレス空間を形成することができる。
よって被試験メモリ２の各アドレスに対応したフェイル
メモリ４のアドレスに不良データを書込むことができる
。
メモリ４のアドレスに不良データを書込むことができる
。
フェイルメモリ４に記憶した不良データを読出す状態に
おいてはフェイルメモリ４は複数のメモリブロック４Ａ
〜４Ｎに分割され、この複数のメモリブロック４Ａ〜４
Ｎに対して同一アドレス信号を与え一度に読出を行う。
おいてはフェイルメモリ４は複数のメモリブロック４Ａ
〜４Ｎに分割され、この複数のメモリブロック４Ａ〜４
Ｎに対して同一アドレス信号を与え一度に読出を行う。
従って読出に要する時間は一つのメモリブロックを読出
す時間で済むこととなり、フェイルメモリ４を読出す時
間は従来の１／Ｈに短縮することができる。
す時間で済むこととなり、フェイルメモリ４を読出す時
間は従来の１／Ｈに短縮することができる。
この結果大容量メモリの試験時間を短くすることができ
、メモリが大容量化されてもメモリブロックの数を適当
に選定することにより試験時間が長くなることを阻止す
ることができる。よって大容量メモリの製造ラインであ
っても全量チェック方式を継続させることができる利点
が得られる。
、メモリが大容量化されてもメモリブロックの数を適当
に選定することにより試験時間が長くなることを阻止す
ることができる。よって大容量メモリの製造ラインであ
っても全量チェック方式を継続させることができる利点
が得られる。
第１図はこの発明の一実施例を説明するためのブロック
図、第２図は従来のメモリ試験装置を説明するためのプ
ロ・ンク図である。 １：パターン発生器、２：被試験メモリ、３：論理比較
器、４：フェイルメモリ、４Ａ〜４Ｎ二メモリブロツク
、５：メモリ制御手段、６Ａ〜６Ｎ：カウンタ、７：集
計手段。
図、第２図は従来のメモリ試験装置を説明するためのプ
ロ・ンク図である。 １：パターン発生器、２：被試験メモリ、３：論理比較
器、４：フェイルメモリ、４Ａ〜４Ｎ二メモリブロツク
、５：メモリ制御手段、６Ａ〜６Ｎ：カウンタ、７：集
計手段。
Claims (1)
- （１）Ａ、被試験メモリに与える試験パターン信号、被
試験メモリの応答出力と比較する期待値パターン信号を
出力するパターン発生器と、 Ｂ、被試験メモリの応答出力と期待値パターン信号とを
比較し、一致不一致を検出する論理比較器と、 Ｃ、この論理比較器の比較結果を上記被試験メモリのア
ドレス空間と同一アドレス空間で書込を行うフェイルメ
モリと、 Ｄ、このフェイルメモリから不良データを読出すときフ
ェイルメモリのアドレス空間をＮ個のメモリブロックに
分割しその分割された複数のメモリブロックに同一アド
レス信号を与えて同時に読出を行うように制御するメモ
リ制御手段と、 Ｅ、上記Ｎ個のメモリブロックから読出される不良デー
タを計数する複数のカウンタと、 から成るメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114476A JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114476A JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61271700A true JPS61271700A (ja) | 1986-12-01 |
| JPH0313679B2 JPH0313679B2 (ja) | 1991-02-25 |
Family
ID=14638690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114476A Granted JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
| WO1997004328A1 (fr) * | 1995-07-19 | 1997-02-06 | Advantest Corporation | Analyseur de defauts de memoire pour dispositif de controle de memoire a semi-conducteurs |
-
1985
- 1985-05-27 JP JP60114476A patent/JPS61271700A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317573A (en) * | 1989-08-30 | 1994-05-31 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression redundancy analysis |
| WO1997004328A1 (fr) * | 1995-07-19 | 1997-02-06 | Advantest Corporation | Analyseur de defauts de memoire pour dispositif de controle de memoire a semi-conducteurs |
| US5914964A (en) * | 1995-07-19 | 1999-06-22 | Advantest Corp. | Memory fail analysis device in semiconductor memory test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313679B2 (ja) | 1991-02-25 |
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