JPH0313679B2 - - Google Patents
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- Publication number
- JPH0313679B2 JPH0313679B2 JP60114476A JP11447685A JPH0313679B2 JP H0313679 B2 JPH0313679 B2 JP H0313679B2 JP 60114476 A JP60114476 A JP 60114476A JP 11447685 A JP11447685 A JP 11447685A JP H0313679 B2 JPH0313679 B2 JP H0313679B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- under test
- fail
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 108
- 238000012360 testing method Methods 0.000 claims description 46
- 230000002950 deficient Effects 0.000 claims description 26
- 230000004044 response Effects 0.000 claims description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばランダムアクセスメモリのよ
うな半導体メモリを試験するメモリ試験装置に関
する。
うな半導体メモリを試験するメモリ試験装置に関
する。
「従来技術」
第２図に従来のメモリ試験装置の構成を示す。
メモリ試験装置は大別してパターン発生器１と、
論理比較器３と、フエイルメモリ４とによつて構
成され、被試験メモリ２を試験する動作を行う。
メモリ試験装置は大別してパターン発生器１と、
論理比較器３と、フエイルメモリ４とによつて構
成され、被試験メモリ２を試験する動作を行う。
パターン発生器１は被試験メモリ２とフエイル
メモリ４に与えられるアドレス信号ADと、被試
験メモリ２に与える試験パターン信号PAと、論
理比較器３において被試験メモリから読出した応
答出力が正常か否かを判定するための期待値パタ
ーン信号RSとを出力する。
メモリ４に与えられるアドレス信号ADと、被試
験メモリ２に与える試験パターン信号PAと、論
理比較器３において被試験メモリから読出した応
答出力が正常か否かを判定するための期待値パタ
ーン信号RSとを出力する。
つまり被試験メモリ２はパターン発生器１から
与えられるアドレス信号によつて各アドレスがア
クセスされ、そのアクセスされたアドレスに試験
パターン信号PAを書込む。被試験メモリ２への
書込が行われるとパターン発生器１は被試験メモ
リ２を読出状態に切替え（書込と読出を交互に行
うこともある）、被試験メモリ２から試験パター
ン信号を読出す。この読出した信号MAを論理比
較器３に与え、論理比較器３において期待値パタ
ーン信号RSと比較し、一致不一致を判定する。
与えられるアドレス信号によつて各アドレスがア
クセスされ、そのアクセスされたアドレスに試験
パターン信号PAを書込む。被試験メモリ２への
書込が行われるとパターン発生器１は被試験メモ
リ２を読出状態に切替え（書込と読出を交互に行
うこともある）、被試験メモリ２から試験パター
ン信号を読出す。この読出した信号MAを論理比
較器３に与え、論理比較器３において期待値パタ
ーン信号RSと比較し、一致不一致を判定する。
比較は結果不一致が発生したとき不良データ
FAを発生しこの不良データFAをフエイルメモリ
４に書込む。この書込アドレスは被試験メモリ２
のアドレスと同一アドレスに書込が行われ、被試
験メモリ２の不良セルが存在するアドレスを判定
できるようにしている。
FAを発生しこの不良データFAをフエイルメモリ
４に書込む。この書込アドレスは被試験メモリ２
のアドレスと同一アドレスに書込が行われ、被試
験メモリ２の不良セルが存在するアドレスを判定
できるようにしている。
このようにしてフエイルメモリ４に記憶された
不良データFAが存在するアドレスを検出するこ
とにより被試験メモリ２の不良セルの位置を特定
することができる。
不良データFAが存在するアドレスを検出するこ
とにより被試験メモリ２の不良セルの位置を特定
することができる。
「発明が解決しようとする問題点」
不良解析の方法としては被試験メモリ２の不良
セルの位置を特定することの他に、不良セルの数
を計数し、その不良セルの数が許容範囲内か否か
を判定する解析方法もある。
セルの位置を特定することの他に、不良セルの数
を計数し、その不良セルの数が許容範囲内か否か
を判定する解析方法もある。
不良セルの数を計数するにはフエイルメモリ４
のアドレス空間を先頭アドレスから被試験メモリ
２の最終アドレスに対応するアドレスまでを全て
読出し、そこに記憶されている不良データを全て
読出して計数することが行われている。このため
被試験メモリ２の記憶容量が大きい場合はその読
出に時間が掛る欠点がある。特に近来メモリ容量
の大容量化に伴つて試験に要する時間が漸増する
傾向があり、製造されるメモリを全量チエツクす
る方式に障害が生じ始めている。
のアドレス空間を先頭アドレスから被試験メモリ
２の最終アドレスに対応するアドレスまでを全て
読出し、そこに記憶されている不良データを全て
読出して計数することが行われている。このため
被試験メモリ２の記憶容量が大きい場合はその読
出に時間が掛る欠点がある。特に近来メモリ容量
の大容量化に伴つて試験に要する時間が漸増する
傾向があり、製造されるメモリを全量チエツクす
る方式に障害が生じ始めている。
「問題点を解決するための手段」
この発明ではフエイルメモリに不良データを書
込む状態ではフエイルメモリのアドレス空間を被
試験メモリのアドレス空間と同一アドレス空間に
対応させると共にフエイルメモリから不良データ
を読出す状態ではフエイルメモリをＮ個のメモリ
ブロツクに分割するメモリ制御手段を設け、読出
時はＮ個に分割された複数のメモリブロツクから
同時に不良データを読出し、この不良データを複
数のカウンタによつて計数するように構成したも
のである。複数のカウンタによつて計数した不良
データ数を集計手段によつて集計することにより
被試験メモリの不良セル数を知ることができる。
込む状態ではフエイルメモリのアドレス空間を被
試験メモリのアドレス空間と同一アドレス空間に
対応させると共にフエイルメモリから不良データ
を読出す状態ではフエイルメモリをＮ個のメモリ
ブロツクに分割するメモリ制御手段を設け、読出
時はＮ個に分割された複数のメモリブロツクから
同時に不良データを読出し、この不良データを複
数のカウンタによつて計数するように構成したも
のである。複数のカウンタによつて計数した不良
データ数を集計手段によつて集計することにより
被試験メモリの不良セル数を知ることができる。
このように構成したことによりフエイルメモリ
から不良データを読出す場合、その読出時間は従
来の1/Nに短縮することができる。よつてメモリ
の試験時間を大幅に短縮することができる。
から不良データを読出す場合、その読出時間は従
来の1/Nに短縮することができる。よつてメモリ
の試験時間を大幅に短縮することができる。
「実施例」
第１図にこの発明の一実施例を示す。図中１は
パターン発生器、２は被試験メモリ、３は論理比
較器、４はフエイルメモリを示す点は従来と同じ
である。
パターン発生器、２は被試験メモリ、３は論理比
較器、４はフエイルメモリを示す点は従来と同じ
である。
この発明においてはフエイルメモリ４に付随し
てメモリ制御手段５を設けると共に、フエイルメ
モリ４を複数のメモリブロツク４Ａ，４ｂ，…４
Ｎに分割して設ける。各メモリブロツク４Ａ〜４
Ｎの各データ入力端子Ｄには論理比較器５の比較
出力を与える。またアドレス入力端子TDにはパ
ターン発生器１から出力されるアドレス信号の下
位ビツトの信号AD2を与える。この下位ビツトの
アドレス信号AD2は各メモリブロツク４Ａ〜４Ｎ
のそれぞれを先頭アドレスから最終アドレスまで
をアクセスできるビツト数を持つものとする。ア
ドレス信号ADの上位ビツトの信号AD1をメモリ
制御手段５に与える。
てメモリ制御手段５を設けると共に、フエイルメ
モリ４を複数のメモリブロツク４Ａ，４ｂ，…４
Ｎに分割して設ける。各メモリブロツク４Ａ〜４
Ｎの各データ入力端子Ｄには論理比較器５の比較
出力を与える。またアドレス入力端子TDにはパ
ターン発生器１から出力されるアドレス信号の下
位ビツトの信号AD2を与える。この下位ビツトの
アドレス信号AD2は各メモリブロツク４Ａ〜４Ｎ
のそれぞれを先頭アドレスから最終アドレスまで
をアクセスできるビツト数を持つものとする。ア
ドレス信号ADの上位ビツトの信号AD1をメモリ
制御手段５に与える。
メモリ制御手段５は制御端子５Ａに例えばＨ論
理信号が与えられたときフエイルメモリ４を書込
モードで動作させ、Ｌ論理信号が与えられるとフ
エイルメモリ４を読出モードで動作させる。メモ
リ制御手段５は出力端子Ａ，Ｂ，Ｃ，…Ｎを有
し、これら出力端子Ａ，Ｂ，Ｃ，…Ｎはフエイル
メモリ４を構成する各メモリブロツク４Ａ，４
Ｂ，…４Ｎの各イネーブル端子ENに接続する。
各メモリブロツク４Ａ〜４Ｎはイネーブル端子
ENに例えばＨ論理を与えると書込読出が可能な
状態となり、Ｌ論理を与えると書込読出の何れも
が不能な状態となる。尚各メモリブロツク４Ａ〜
４Ｎに対する書込読出制御信号系は省略してい
る。
理信号が与えられたときフエイルメモリ４を書込
モードで動作させ、Ｌ論理信号が与えられるとフ
エイルメモリ４を読出モードで動作させる。メモ
リ制御手段５は出力端子Ａ，Ｂ，Ｃ，…Ｎを有
し、これら出力端子Ａ，Ｂ，Ｃ，…Ｎはフエイル
メモリ４を構成する各メモリブロツク４Ａ，４
Ｂ，…４Ｎの各イネーブル端子ENに接続する。
各メモリブロツク４Ａ〜４Ｎはイネーブル端子
ENに例えばＨ論理を与えると書込読出が可能な
状態となり、Ｌ論理を与えると書込読出の何れも
が不能な状態となる。尚各メモリブロツク４Ａ〜
４Ｎに対する書込読出制御信号系は省略してい
る。
各メモリブロツク４Ａ，４Ｂ，…４Ｎの出力端
子E0は各メモリブロツク４Ａ〜４Ｎに対応して
設けたカウンタ６Ａ，６Ｂ，…６Ｎの入力端子に
接続する。７はこれら複数のカウンタ６Ａ〜６Ｎ
で計数した数値を集計する集計手段を示す。
子E0は各メモリブロツク４Ａ〜４Ｎに対応して
設けたカウンタ６Ａ，６Ｂ，…６Ｎの入力端子に
接続する。７はこれら複数のカウンタ６Ａ〜６Ｎ
で計数した数値を集計する集計手段を示す。
「実施例の動作説明」
第１図に示した実施例においてフエイルメモリ
４に不良データを読込む場合にはメモリ制御手段
５の制御端子５ＡにＨ論理信号を与える。この制
御端子５ＡにＨ論理信号を与えることによりメモ
リ制御手段５はアドレス信号ADの上位ビツトの
信号AD1の状態に応じて出力端子Ａ，Ｂ，…Ｎに
順次一つずつＨ論理信号を出力する。つまり試験
開始時はメモリブロツク４Ａが選択され、メモリ
ブロツク４Ａのメモリ空間に不良データを書込
む。このメモリ空間は被試験メモリ２のメモリ空
間の先頭領域に対応する。
４に不良データを読込む場合にはメモリ制御手段
５の制御端子５ＡにＨ論理信号を与える。この制
御端子５ＡにＨ論理信号を与えることによりメモ
リ制御手段５はアドレス信号ADの上位ビツトの
信号AD1の状態に応じて出力端子Ａ，Ｂ，…Ｎに
順次一つずつＨ論理信号を出力する。つまり試験
開始時はメモリブロツク４Ａが選択され、メモリ
ブロツク４Ａのメモリ空間に不良データを書込
む。このメモリ空間は被試験メモリ２のメモリ空
間の先頭領域に対応する。
被試験メモリ２の試験が進みアドレス空間が次
のメモリ空間に移るとメモリ制御手段５はアドレ
ス信号ADの上位ビツトの信号AD1の値が一つ歩
進することによつて出力端子ＢにＨ論理を出力
し、他の出力端子ＡとＣ〜ＮはＬ論理を出力す
る。従つてフエイルメモリ４を構成するメモリブ
ロツク４Ｂだけが書込可能な状態となり下位のア
ドレス信号AD2によつてメモリブロツク４Ｂがア
クセスされ不良データを書込む。
のメモリ空間に移るとメモリ制御手段５はアドレ
ス信号ADの上位ビツトの信号AD1の値が一つ歩
進することによつて出力端子ＢにＨ論理を出力
し、他の出力端子ＡとＣ〜ＮはＬ論理を出力す
る。従つてフエイルメモリ４を構成するメモリブ
ロツク４Ｂだけが書込可能な状態となり下位のア
ドレス信号AD2によつてメモリブロツク４Ｂがア
クセスされ不良データを書込む。
このようにして被試験メモリ２の試験が進行す
るに伴つてメモリブロツク４Ａ，４Ｂ，…４Ｎが
一つずつ選択されて被試験メモリ２のアドレス空
間と同一のアドレス空間に不良データを書込む。
るに伴つてメモリブロツク４Ａ，４Ｂ，…４Ｎが
一つずつ選択されて被試験メモリ２のアドレス空
間と同一のアドレス空間に不良データを書込む。
試験が終了するとメモリ制御手段５の制御端子
５ＡにＬ論理信号が与えられる。このＬ論理信号
が与えられることによりメモリ制御手段５の出力
端子Ａ〜Ｎは全てＨ論理を出力し、各メモリブロ
ツク４Ａ〜４Ｎは読出可能な状態に制御される。
よつてパターン発生器１から与えられるアドレス
信号に従つて全てのメモリブロツク４Ａ〜４Ｎが
読出され、不良データをカウンタ６Ａ〜６Ｎに出
力する。カウンタ６Ａ〜６Ｎは各メモリブロツク
４Ａ〜４Ｎから出力される不良データを計数し、
その計数値は集計手段７によつて集計される。
５ＡにＬ論理信号が与えられる。このＬ論理信号
が与えられることによりメモリ制御手段５の出力
端子Ａ〜Ｎは全てＨ論理を出力し、各メモリブロ
ツク４Ａ〜４Ｎは読出可能な状態に制御される。
よつてパターン発生器１から与えられるアドレス
信号に従つて全てのメモリブロツク４Ａ〜４Ｎが
読出され、不良データをカウンタ６Ａ〜６Ｎに出
力する。カウンタ６Ａ〜６Ｎは各メモリブロツク
４Ａ〜４Ｎから出力される不良データを計数し、
その計数値は集計手段７によつて集計される。
「発明の作用効果」
上述したようにこの発明によればフエイルメモ
リ４に不良データを書込む状態では各メモリブロ
ツク４Ａ〜４Ｎを直列に接続した状態で動作し、
被試験メモリ２のアドレス空間と同一アドレス空
間を形成することができる。よつて被試験メモリ
２の各アドレスに対応したフエイルメモリ４のア
ドレスに不良データを書込むことができる。
リ４に不良データを書込む状態では各メモリブロ
ツク４Ａ〜４Ｎを直列に接続した状態で動作し、
被試験メモリ２のアドレス空間と同一アドレス空
間を形成することができる。よつて被試験メモリ
２の各アドレスに対応したフエイルメモリ４のア
ドレスに不良データを書込むことができる。
フエイルメモリ４に記憶した不良データを読出
す状態においてはフエイルメモリ４は複数のメモ
リブロツク４Ａ〜４Ｎに分割され、この複数のメ
モリブロツク４Ａ〜４Ｎに対して同一アドレス信
号を与え一度に読出を行う。従つて読出に要する
時間は一つのメモリブロツクを読出す時間で済む
こととなり、フエイルメモリ４を読出す時間は従
来の１／Ｎに短縮することができる。
す状態においてはフエイルメモリ４は複数のメモ
リブロツク４Ａ〜４Ｎに分割され、この複数のメ
モリブロツク４Ａ〜４Ｎに対して同一アドレス信
号を与え一度に読出を行う。従つて読出に要する
時間は一つのメモリブロツクを読出す時間で済む
こととなり、フエイルメモリ４を読出す時間は従
来の１／Ｎに短縮することができる。
この結果大容量メモリの試験時間を短くするこ
とができ、メモリが大容量化されてもメモリブロ
ツクの数を適当に選定することにより試験時間が
長くなることを阻止することができる。よつて大
容量メモリの製造ラインであつても全量チエツク
方式を継続させることができる利点が得られる。
とができ、メモリが大容量化されてもメモリブロ
ツクの数を適当に選定することにより試験時間が
長くなることを阻止することができる。よつて大
容量メモリの製造ラインであつても全量チエツク
方式を継続させることができる利点が得られる。
第１図はこの発明の一実施例を説明するための
ブロツク図、第２図は従来のメモリ試験装置を説
明するためのブロツク図である。 １：パターン発生器、２：被試験メモリ、３：
論理比較器、４：フエイルメモリ、４Ａ〜４Ｎ：
メモリブロツク、５：メモリ制御手段、６Ａ〜６
Ｎ：カウンタ、７：集計手段。
ブロツク図、第２図は従来のメモリ試験装置を説
明するためのブロツク図である。 １：パターン発生器、２：被試験メモリ、３：
論理比較器、４：フエイルメモリ、４Ａ〜４Ｎ：
メモリブロツク、５：メモリ制御手段、６Ａ〜６
Ｎ：カウンタ、７：集計手段。
Claims (1)
- 【特許請求の範囲】 １ Ａ 被試験メモリに与える試験パターン信
号、被試験メモリの応答出力と比較する期待値
パターン信号を出力するパターン発生器と、 Ｂ 被試験メモリの応答出力と期待値パターン信
号とを比較し、一致不一致を検出する論理比較
器と、 Ｃ この論理比較器の比較結果を上記被試験メモ
リのアドレス空間と同一アドレス空間で書込を
行うフエイルメモリと、 Ｄ このフエイルメモリから不良データを読出す
ときフエイルメモリのアドレス空間をＮ個のメ
モリブロツクに分割しその分割された複数のメ
モリブロツクに同一アドレス信号を与えて同時
に読出を行うように制御するメモリ制御手段
と、 Ｅ 上記Ｎ個のメモリブロツクから読出される不
良データを計数する複数のカウンタと、から成
るメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114476A JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114476A JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61271700A JPS61271700A (ja) | 1986-12-01 |
| JPH0313679B2 true JPH0313679B2 (ja) | 1991-02-25 |
Family
ID=14638690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114476A Granted JPS61271700A (ja) | 1985-05-27 | 1985-05-27 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271700A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JPH0933615A (ja) * | 1995-07-19 | 1997-02-07 | Advantest Corp | 半導体メモリ試験装置のメモリ不良解析装置 |
-
1985
- 1985-05-27 JP JP60114476A patent/JPS61271700A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61271700A (ja) | 1986-12-01 |
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