KR100319012B1 - 반도체집적회로 - Google Patents

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KR100319012B1
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

종래의 반도체 집적 회로에 내장된 메모리의 검사에서는 1 어드레스씩 데이터를 기록하고 그리고 그 1 어드레스씩의 데이터의 확인이 행해지며, 메모리의 용량이 큰 경우에는 많은 검사 패턴과 많은 검사 시간이 필요하다. 본 발명은 데이터를 기록하고 판독할 수 있는 메모리와, 상기 메모리에 기록된 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단과, 메모리의 메모리 영역에 상기 임의 데이터를 채우는 형태로 메모리에 배치(batch) 기록하는 배치 기록 수단을 포함한다.

Description

반도체 집적 회로
본 발명은 내장 메모리를 검사하는 기능을 가지며, 특히 내장 메모리의 검사 시간을 줄일 수 있는 반도체 집적 회로(이후 IC로 칭함)에 관한 것이다.
도 1은 종래 IC에 있어서 내장 메모리의 검사 방법을 도시하는 개략적 블록도이다. 블록에서, 51은 내장 메모리이고, 52는 입력 단자이고, 53은 CPU이고, 54는 CPU가 나타내는 어드레스 정보를 디코딩 하여 내장 메모리(51)용 어드레스를 지정하는 어드레스 디코더이며, 55는 출력 단자이다.
다음, 메모리(51)의 검사 동작을 설명한다. 먼저, 메모리(51)의 각각의 어드레스로 데이터 기록이 실행된다. 메모리(51)의 각각의 어드레스로 기록되는 임의 데이터가 외부 검사 장비(검사기)로부터 입력 단자(52)로 입력되고, 이 입력 단자(52)에 입력된 데이터는 CPU(53)을 통해 어드레스 디코더(54)에 의해 지정되는 메모리(51)의 각각의 어드레스로 1 어드레스씩 입력되고, 이 동작에 의해 메모리(51)의 각각의 어드레스에 임의 데이터를 설정하는 것이 완료된다.
이 후, 메모리(51)의 어드레스에 저장된 데이터를 판독하는 동작이 실행된다. 메모리(51)내의 데이터는 1 어드레스씩 어드레스 디코더(54)에 의해 지정되어 있는 메모리(51) 내의 어드레스로부터 판독되고, CPU(53)을 거쳐 출력 단자(55)로부터 출력되며, 이들 데이터는 위에서 언급한 외부 검사기에서 상기 기록된 데이터(기대되는 데이터)와 비교되고 검사된다. 위에서 언급한 바와 같이,메모리(51)로의 데이터 기록, 데이터 저장, 및 데이터 판독이 종래의 IC에서 정상적으로 실행되느냐 안 되느냐가 검사된다.
위에서 언급한 메모리(51)의 검사 방법에서, 메모리(51)가 대용량인 경우에는 검사 시간이 길어지게 된다.
종래의 IC에서, 위에서 언급한 바와 같이, 내장 메모리의 검사 시에, 1 어드레스씩 데이터를 설정하고 그 데이터를 하나씩 확인하는 방법을 적용하기 때문에 대용량 내장 메모리의 IC에서는 많은 검사 패턴이 필요하고 검사 시간이 길어지게 되며 또한 검사 장비의 실행이 제한되는 등의 몇몇 문제가 존재한다.
그러므로, 본 발명의 목적은 내장 메모리의 용량에 관계없이 간단한 검사 방법으로 검사 시간을 줄일 수 있는 IC를 제공하는 것이다.
또한, 본 발명은 상기 간단한 검사 방법으로 메모리의 검사를 실행할지라도 인접하는 데이터 라인 사이의 용량 결합 불량에 의해 야기되는 메모리 내의 비트간 간섭에 의한 에러의 검출을 포함하는 정밀한 검사를 실행할 수 있는 IC를 제공하는 것이다.
본 발명의 제 1 관점에 따라, IC는 데이터를 기록하고 판독할 수 있는 메모리와, 상기 메모리를 검사 상태로 설정하는 검사 상태 설정 수단과, 상기 메모리에 기록되는 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단과, 상기 소정 길이의 임의 데이터를 메모리의 메모리 영역에 채우는 형태로 메모리에 배치 프로세스(batch process)로 기록하는 배치 기록 수단을 포함한다.
본 발명의 제 2 관점에 따라, IC는 데이터를 기록하고 판독할 수 있는 메모리와, 상기 메모리를 검사 상태에 설정하는 검사 상태 설정 수단과, 상기 메모리에 기록되는 적어도 2 종류의 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단과, 상기 메모리의 각 분할된 메모리 영역에 각 소정 길이의 임의 데이터를 채우는 형태로 상기 메모리에 배치 프로세스로 기록하는 배치 기록 수단을 포함한다. 본 발명의 제 3 관점에 따라, 상기 임의 데이터는 메모리의 하나의 어드레스의 길이이며, 상기 배치 기록 수단은 소정 길이의 임의 데이터를 각각의 어드레스로 기록한다.
본 발명의 제 4 관점에 따라, 상기 임의 데이터는 메모리의 하나의 어드레스의 길이이며, 상기 배치 기록 수단은 메모리의 짝수 어드레스에 짝수 어드레스용 임의 데이터를 배치 프로세스로 기록하며, 메모리의 홀수 어드레스에 홀수 어드레스용 임의 데이터를 배치 프로세스로 기록한다.
본 발명의 제 5 관점에 따라, IC는 배치 기록과 상기 배치 프로세스로 기록된 데이터의 순차 판독을 제어해서 메모리의 검사 동작을 제어하는 제어 수단과, 배치 기록에 사용되는 소정 길이의 임의 데이터를 저장하는 임의 데이터 저장부를 포함한다.
본 발명의 제 6 관점에 따라, 배치 기록에 사용된 소정 길이의 임의 데이터는 제어 수단으로부터 출력되어 임의 데이터 저장부로 저장된다.
본 발명의 제 7 관점에 따라, 복수의 임의 데이터가 임의 데이터 저장부에 미리 저장되고, 제어 수단의 지시에 의해, 배치 기록에 사용된 소정 길이의 임의데이터가 결정된다.
본 발명의 제 8 관점에 따라, 임의 데이터 저장부에 전형적인 임의 데이터로서, (00),(01),(10),(11)을 반복하는 임의 데이터가 미리 저장된다.
본 발명의 제 9 관점에 따라, 반도체 집적 회로의 외부로부터 임의 데이터가입력되는 입력 단자를 포함하고, 임의 데이터 설정 수단은 입력 단자로부터 입력되는 임의 데이터를 배치 기록에 사용된 소정 길이의 임의 데이터로서 설정하는 기능을 포함한다.
본 발명의 제 10 관점에 따라, 메모리에 배치로 기록된 임의 데이터와 메모리로부터 순차 판독되는 데이터의 비교 결과를 출력하는 비교기를 포함한다. 본 발명의 상기 및 다른 목적과 새로운 특징들을 첨부된 도면과 관련해서 상세하게 설명한다. 그렇지만, 도면들은 단지 설명만을 위한 것이며 본 발명을 제한하도록 의도된 것이 아님을 이해해야 한다.
도 1은 종래 IC에 내장된 메모리의 검사 방법을 도시하는 개략도.
도 2는 본 발명의 실시예 1을 도시하는 블록도.
도 3은 실시예 1에 있어서 메모리 검사의 진행 중에 각 부의 상태를 도시하는 타이밍 차트.
도 4는 실시예 1에 있어서 메모리에 대해 임의 데이터를 일괄 기록하는 동작을 도시하는 개략적 차트.
도 5는 실시예 2에 대한 블록 회로도.
도 6은 실시예 2에 있어서 메모리 검사 진행 중에 각 부의 상태를 도시하는 타이밍 차트.
도 7은 실시예 3에 있어서 메모리에 대해 임의 데이터를 일괄 기록하는 동작을 도시하는 개략적 차트.
도 8은 본 발명의 실시예 4를 도시하는 블록도.
* 도면의 주요 부호에 대한 간단한 설명
1 : 내장 메모리 2 : 제어기
3 : 어드레스 디코더 4 : 임의 데이터 저장부
5 : 출력 단자
본 발명의 양호한 실시예를 첨부된 도면을 참조해서 상세하게 설명한다.
도 2는 본 발명의 실시예 1을 도시하는 블록도 이며 원 칩 마이크로 제어기를 적용한 경우를 도시하고 있다. 도면에 있어서, 1은 IC에 내장된 메모리로서 예를 들어 EPROM이며, 2는 제어 수단, 검사 상태 설정 수단, 임의 데이터 설정 수단, 및 배치 기록 수단과 같은 메모리(1)의 검사를 제어하는 제어기이고, 3은 제어기(2)가 지정한 어드레스 정보를 디코드 하여 메모리(1)에 대한 어드레스를 지정하는 어드레스 디코더이며, 4는 메모리(1)의 각각의 어드레스에 기록되는 임의데이터를 저장하는 임의 데이터 저장부이고, 5는 IC의 입력 단자이다. 도면에는 도시되지 않은 내장 CPU가 IC의 전체 제어를 행하기 위해 설치되어 있다. 위에서 언급한 제어기(2)는 CPU와 별개로 설치될 수 있지만 CPU내에 설치될 수도 있다.
제어기(2)는 메모리(1)와 임의 데이터 저장부(4)에 대해서 메모리 검사 상태를 설정하는 검사 모드 신호를 출력하며 기록 신호(WR)와 판독 신호(RD)를 출력한다. 데이터를 판독할 때는 제어기(2)로부터 어드레스 디코더(3)로 어드레스 지정 정보가 출력되고 메모리(1)의 어드레스는 어드레스 디코더(3)에 의해 지정된다. 도 1의 종래의 기술과 비교해서 도 2의 본 발명의 실시예 1은 기록 데이터를 각각의 어드레스로 입력하는 입력 단자를 갖지 않는다. 위에서 언급한 바와 같이, 제어기(2)가 CPU로부터 분리되어 있는 경우에는 메모리(1)와 출력 단자(5) 사이의 어떠한 CPU 제어가 존재하지 않으며, 검사 모드 후의 검사 동작이 제어 펄스에 의해 자동적으로 제어된다.
다음, 실시예 1의 동작을 설명한다. 먼저, 검사 시의 동작을 개략적으로 설명한다. 메모리(1)의 검사 초기에, 제어기(2)로부터의 검사 모드 신호가 검사 모드 설정용 검사 단자와 임의 데이터 저장부(4)로 출력된다. 그러나 메모리(1)의 종류에 따라, 하나 이상의 모드 결정 단자가 소정의 값으로 설정됨으로써 검사 모드가 설정될 수도 있으며, 이 경우에 제어기(2)로부터의 소정 신호가 모드 결정 단자로 입력된다.
검사 모드 신호가 출력된 후, 메모리(1)의 각각의 어드레스에 대한 데이터 기록이 실행된다. 이 때, 임의 데이터 저장부(4)에 저장되어 있는 임의 데이터가메모리(1)의 모드 어드레스로 모두 일괄적으로 기록된다. 임의 데이터 저장부(4)에 저장되어 모두 일괄적으로 기록되는 임의 데이터는 예를 들어 메모리(1)의 각각의 어드레스가 (11111111),(01010101)과 같은 8 비트 메모리 셀로 구성되는 경우에 8 자릿수의 2진수로 된 1 바이트 데이터이다.
메모리(1)의 각각의 어드레스로부터의 데이터 판독은 종래의 경우와 동일한 방법으로 실행된다. 어드레스 디코더(3)의 출력에 의해, 메모리(1)의 각각의 어드레스 내의 데이터는 어드레스 0에서부터 순차로 출력되어 출력 단자(5)로 출력되고 이들 데이터는 외부의 검사 장비에서 기록된 데이터(기대되는 데이터)와 비교되어 시험된다. 위의 동작에 의해, 메모리(1)로의 데이터 기록, 데이터 판독, 데이터 저장이 정상적으로 실행되는지 안 되는지가 확인되어 메모리 검사가 완료된다. 도 3은 실시예 1에 있어서 메모리 검사의 진행 중에 각각의 부의 상태를 도시하는 타이밍 차트이다. 메모리 검사의 동작을 상세히 설명한다.
먼저, 메모리(1)의 각 어드레스로 기록되는 (01010101)과 같은 임의 데이터가 임의 데이터 저장부(4)에 설정된다. 임의 데이터 저장부(4)로 임의 데이터를 설정하는 것은 예를 들어 제어기(2)에 의해 임의로 설정될 수 있기도 하고 또는 ROM과 같은 임의 데이터 저장부에 미리 저장되어 있는 복수의 임의 데이터, 예를 들어 (00000000), (01010101), (10101010), 및 (11111111) (즉, 00H, 55H, AAH 및 FFH)(단계 S1)과 같은 복수의 바이트 군의 저장된 전형적인 데이터로부터 제어기(2)의 신호에 의해 선택될 수도 있다. 임의 데이터 FFH가 사용된 경우에 대해서 설명한다.
두 번째로, 제어기(2)로부터 검사 모드 신호가 출력되어 검사 모드로 전환된다(단계 S2).
그런 다음, 제어기(2)에서 출력되는 기록 신호 WR에 의해, 임의 데이터 저장부(4)에 저장된 임의 데이터가 메모리(1)의 모든 어드레스에 일괄적으로 기록된다(단계 S3). 계속해서, 메모리(1)의 어드레스 "0"에서 최종 어드레스 "n"까지의 내용은 FFH가 된다(단계 S4). 또한 예를 들어 불량 어드레스가 S 어드레스에 존재하는 경우에 S 어드레스의 기록된 결과는 예를 들면 F7H로 같이 된다(단계 S5). 임의 데이터 저장부(4) 내의 임의 데이터 FFH를 모든 어드레스(0 내지 n)에 기록한 후에는 메모리(1)의 각 어드레스로부터의 데이터 판독이 실행된다. 제어기(2)로부터 판독 신호 RD가 순차적으로 출력된다(단계 S6). 어드레스 디코더(3)는 순차적으로 어드레스를 지정한다(단계 7). 이상의 동작에 의해, 어드레스 디코더(3)가 지정한 어드레스로부터 판독 신호 RD에 따라 순차적으로 데이터 판독이 실행된다. 그리고 각각의 어드레스로부터 판독된 데이터 FFH가 출력 단자(5)로부터 순차적으로 출력된다(단계 S8). 출력 단자(5)로부터의 출력 데이터는 외부 검사 장비에서 기대되는 데이터 FFH와 비교되고 메모리 검사는 완료된다.
위의 단계 S5에서와 같이, S 어드레스에 불량 어드레스가 존재하는 경우에, 어드레스 디코더(3)가 어드레스 S를 지정할 때, 어드레스 S에 저장된 데이터 F7H는 출력 단자(5)로부터 출력된다(단계 S10). 이에 의해, 외부 검사 장비에서 기대되는 데이터 FFH와의 차이로 인해 불량 검출이 행해지고 메모리 검사는 완료된다. 메모리(1) 내의 임의 데이터의 일괄 기록 동작을 도 4를 참조해서 구체적으로 설명한다. 도 4의 메모리에서, 각 어드레스의 메모리 셀은 수직으로 8 비트 배열되고 "0"에서 "n"까지의 모든 어드레스는 수평으로 배열된다. 어드레스 디코더(3)로부터 OR 게이트를 거쳐 각각의 어드레스까지 어드레스 라인이 접속되며 임의 데이터에 저장된 임의 데이터 저장부(4)의 각각의 비트로부터 모든 어드레스들의 각 비트용 메모리 셀의 데이터 입력 단자까지 데이터 라인이 접속된다. OR 게이트의 나머지 입력 단자에는 검사 모드 신호와 기록 신호 WR을 입력으로 하는 AND 게이트의 출력이 입력된다.
각각의 메모리 셀에 접속되어 있는 데이터 라인은 임의 데이터 저장부(4)에 대응하는 비트(0 또는 1)의 저장된 값을 가지며, 각각의 메모리 셀에서 어드레스 디코더(3)로부터의 어드레스 라인이 하이(High)가 될 때 그 때의 데이터 라인이 점유하고 있는 데이터가 기록된다.
임의 데이터가 모두 일괄적으로 메모리(1)에 기록될 때, 검사 모드 신호와 기록 신호 WR 둘 모두가 AND 게이트로 입력되는 상태가 발생하게 되고 그래서 결과적으로 AND 게이트의 출력이 하이(High) 로 되고, 각 OR 게이트의 출력이 모두 하이로 된다. 임의 데이터 저장부(4)에 대응하는 비트의 저장된 데이터가 메모리(1)의 모든 셀로 기록되고, 메모리(1)의 모든 셀에 대한 임의 데이터의 일괄 기록이 완료된다.
위에서 언급한 바와 같이, 본 발명의 실시예 1에 의해, IC 내에 내장된 메모리를 검사할 때, 메모리(1)에 대한 임의 데이터의 일괄 기록이 가능해지고, 그래서 메모리(1)가 대용량 메모리인 경우일지라도 일괄 기록이 실행될 수 있어서 검사 시간이 줄어들 수 있으며, 게다가 종래 IC에서 필요로 했던 많은 검사 패턴이 더 이상 필요하지 않게 된다.
메모리(1)의 모든 어드레스로 기록되는 데이터는 OOH(00000000)과 FFH(11111111)와 같은 특정 데이터에 제한되는 것은 아니며 또한 예를 들어 55H(01010101)와 AAH(10101010)과 같은 의도적으로 각각의 어드레스의 메모리 셀에 상이한 데이터를 교대로 기록함으로써 데이터를 임의로 설정할 수 있으며, 인접하는 데이터 라인 사이의 용량 결합 불량을 검출할 수 있으며, 메모리(1)의 검사가 단순한 방법으로 실행될지라도 메모리(1) 내의 비트간 간섭에 의해 야기되는 에러의 검출을 포함해서 정밀한 검사를 실행할 수 있다.
위의 서술에서, 임의 데이터로서 1 어드레스 길이의 8 비트(1 바이트) 임의 데이터를 사용하고, 이 임의 데이터를 각각의 어드레스에 기록하여 일괄적으로 기록하는 방법을 적용하고 있지만 메모리(1)의 실제의 메모리 셀 배치와 배선에 대응해서 예를 들면 임의 데이터로서 몇 개의 어드레스 길이의 임의 데이터를 사용해서 몇 개의 어드레스 길이로 임의 데이터를 기록할 수 있는 방법을 적용하는 것도 가능하다.
이제 실시예 2를 설명한다. 도 5는 본 발명의 실시예 2의 블록도이며, 11은 비교기이다. 도 2의 실시예 1에서와 동일한 부분은 동일한 도면 부호로 도시하고 중복되는 설명은 생략한다. 비교기(11)는 임의 데이터 저장부(4)에 저장된 임의 데이터와 어드레스 디코더(3)의 지정에 따라 메모리(1)의 각각의 어드레스로부터 순차적으로 판독되는 데이터를 비교하여 그 비교 결과를 출력한다.
다음, 실시예 2의 동작을 설명한다. 실시예 2에서, 검사 모드에서 임의 데이터 저장부(4) 내에 저장된 임의 데이터는 메모리(1)의 모든 어드레스에 일괄적으로 기록되고 메모리(1)의 0 어드레스에서 n 어드레스까지 저장된 데이터는 어드레스 디코더(3)의 출력에 따라 순차적으로 판독되는 점은 실시예 1의 동작과 동일하며, 따라서 중복되는 설명은 생략한다.
어드레스 디코더(3)의 출력에 의해 판독되는 메모리(1)의 각각의 어드레스의 데이터는 임의 데이터 저장부(4)에 저장되어 있는 임의 데이터와 비교되고 그 비교 결과는 비교기(11)에 의해 출력 단자(11)로부터 출력된다. 이 출력된 데이터는 외부 장비에 의해 감시되고 메모리(1)로의 기록, 저장, 및 판독이 정상적인지 아닌지를 확인하고, 이 동작에 의해 메모리(1)에 대한 메모리 검사는 완료된다.
도 6은 본 발명의 실시예 2의 메모리 검사의 진행 중에 각각의 부의 상태를 도시하는 타이밍 차트이다. 다음, 메모리 검사에서의 동작을 상세히 설명한다. 단계 S1 내지 S7은 실시예 1에서의 동작과 동일하다. 단계 S1 내지 S7는 임의 데이터 저장부(4)에 저장된 임의 데이터가 메모리(1)의 모든 어드레스로 일괄적으로 기록되고 메모리(1) 내의 0 내지 n 까지의 어드레스가 어드레스 디코더(3)의 출력에 의해 순차적으로 판독되는 동작이며, 그러므로 중복되는 설명은 생략한다. 어드레스 디코더(3)에 의해 어드레스 지정된 메모리(1)의 어드레스로부터, 판독 신호 RD에 의해 데이터가 판독되며, 판독 데이터 FFH는 비교기(11)의 한 입력 단자로 입력된다(단계 S18).
비교기(11)의 다른 입력 단자에는, 저장된 데이터 FFH가 임의 데이터저장부(4)의 기준 데이터로서 입력되며, 데이터의 비교 결과는 비교기(11)에 의해 출력되며, 출력 단자(5)로부터 데이터(예를 들어 하이)가 출력 데이터로서 출력된다(단계 19). 출력 단자(5)로부터의 출력 데이터는 외부 장비에서 감시되고 메모리 검사는 완료된다.
단계 S5에서 도시된 바와 같이, S 어드레스가 불량 어드레스이고 데이터 F7H가 저장되어 있는 경우, 어드레스 디코더(3)가 어드레스 S를 지정한 시점에서(단계 S20), S 어드레스의 저장된 데이터 F7H가 비교기(11)로 입력되고(단계 S21), 비교기(11)의 비교 결과가 출력 단자(5)로부터 출력 데이터(예를 들어 로우(low))로 출력된다. 이 동작에 의해, 외부 검사 장비에서는 불량이 검출되는 것을 감시하며, 메모리(1)에 대한 메모리 검사가 완료된다.
실시예 2에 따라, 실시예 1의 효과에 부가해서, 비교기(11)를 구비함으로써, 외부 검사 장비에 대해서 직접적으로 비교 결과를 출력할 수 있고 외부 검사 장비를 간단한 감시에 의해 메모리(1)에 대한 메모리 검사 결과를 판별할 수 있다. 게다가, 비교기(11)의 기능이 위에서 언급한 것에만 한정되는 것이 아니며, 예를 들면 불량으로 검출된 어드레스와 그 데이터를 출력하는 기능을 갖추도록 구성하는 것이 가능하다.
실시예 3을 설명한다. 도 7은 본 발명의 실시예 3의 메모리(1)에 대해서 임의 데이터를 일괄적으로 기록하는 동작을 도시하는 개략도이다. 실시예 3은 실시예 1 및 2와는 다른 메모리(1)의 임의 데이터에 대한 일괄 기록 방법을 적용한다. 그러므로 그 구성과 공통의 동작에 대한 중복 설명은 생략한다.
도 7에서, 어드레스 라인이 어드레스 디코더(3)로부터 OR 게이트를 거쳐 메모리(1)의 각각의 어드레스에 접속되는 것은 도 4에서의 실시예 1 및 2와 동일한 것이지만, 그러나 이 실시예 3의 OR 게이트에는 두 개의 계통이 제공되며 그 한 계통은 짝수 어드레스를 위한 것이고 다른 한 계통은 홀수 어드레스를 위한 것이며, 짝수 어드레스용 각 OR 게이트의 한 입력 단자에는 짝수 어드레스용 AND 게이트의 출력이 입력되며, 홀수 어드레스용 각 OR 게이트의 한 입력 단자에는 홀수 어드레스용 AND 게이트의 출력이 입력되며, 이것은 도 4의 경우와는 다르다. 짝수 어드레스와 홀수 어드레스에 대한 각각의 AND 게이트에는 도 4의 경우와 마찬가지로 검사 모드 신호와 기록 신호 WR 이 입력된다.
다음, 실시예 3의 메모리(1)에 대해서 임의 데이터를 일괄적으로 기록하는 동작을 설명한다.
각각의 메모리 셀에 접속되어 있는 데이터 라인은 임의 데이터 저장부(4)에 대응하는 비트(0 또는 1)의 저장된 값을 가지며, 각각의 메모리 셀에 있어서는, 어드레스 디코더(3)로부터의 어드레스 라인이 하이(High)로 되는 때, 그때의 데이터 라인을 갖는 값이 기록된다. 이것은 실시예 1 및 2와 동일하다.
이 실시예 3의 메모리(1)에 대한 임의 데이터의 일괄 기록에 있어서, 먼저 짝수 어드레스용 임의 데이터를 짝수 어드레스로 일괄적으로 기록하는 것이 실행되며, 두 번째로, 홀수 어드레스용 임의 데이터를 홀수 어드레스로 일괄적으로 기록하는 것이 실행된다. 짝수 어드레스로부터 시작하는 것은 의미가 없으며, 홀수 어드레스로부터 시작하는 것도 가능하다.
먼저, 메모리(1)의 짝수 어드레스로 기록되는 (01010101)과 같은 짝수 어드레스용 임의 데이터가 미리 임의 데이터 저장부(4)에 설정된다. 이러한 어드레스용 임의 데이터를 임의 데이터 저장부(4)에 설정하는 것은 실시예 1에서 설명된 바와 같이, 예를 들면, 제어기(2)에 의해 임의적으로 실행될 수 있으며, 또한, 임의 데이터 저장부(4)에 예를 들어 ROM 과 같은 복수의 임의 데이터, 예를 들면, (00000000), (01010101), (10101010), 및 (11111111)(즉 00H, 55H, AAH, 및 FFH)와 같은 전형적인 복수의 바이트 데이터 군이 미리 저장되며 제어기(2)의 신호에 의해 이 군 중 하나를 짝수 어드레스용 임의 데이터로서 선택할 수 있다.
또한, 검사 모드로 전환하기 위해서는 제어기(2)로부터 검사 모드 신호를 출력한 후에 짝수 어드레스에 짝수 어드레스용 임의 데이터를 일괄적으로 기록하는 것이 실행된다. 이 때, 제어기(2)로부터 출력되는 짝수 어드레스용 기록 신호 WR1에 의해, 검사 모드 신호와 기록 신호 WR1 둘 모두가 짝수 어드레스용 AND 게이트로 입력되며, 짝수 어드레스용 AND 게이트의 출력은 하이 로 되고, 계속해서 짝수 어드레스용 각각의 OR 게이트의 모든 출력은 하이 로 된다. 결과적으로, 메모리(1)의 짝수 어드레스의 모든 메모리 셀에 있어서는, 임의 데이터 저장부(4)의 대응하는 비트에 저장된 짝수 어드레스용 데이터가 기록되고 메모리(1)의 짝수 어드레스에 대응하는 짝수 어드레스용 임의 데이터의 기록이 일괄적으로 완료된다.
다음, 임의 데이터 저장부(4)에는, 메모리(1)의 홀수 어드레스로 기록되는 (10101010)과 같은 홀수 어드레스용 임의 데이터가 설정된다.
그 후, 메모리(1)의 홀수 어드레스로 홀수 어드레스용 임의 데이터를 일괄기록하는 것이 실행된다. 이 때, 제어기(2)로부터 출력되는 홀수 어드레스용 기록 신호 WR2에 의해, 검사 모드 신호와 기록 신호 WR2 둘 모두가 홀수 어드레스용 AND 게이트로 입력되고, 홀수 어드레스용 AND 게이트의 출력은 하이 로 되며, 계속해서, 홀수 어드레스용 OR 게이트의 모든 출력은 하이 로 된다. 결과적으로, 메모리(1)의 홀수 어드레스의 모든 메모리 셀에 있어서는, 임의 데이터 저장부(4)의 대응하는 비트에 저장된 홀수 어드레스용 데이터가 기록되고 메모리(1)의 홀수 어드레스에 대응하는 홀수 어드레스용 임의 데이터의 일괄 기록이 완료된다.
위의 동작에 의해, 메모리(1)의 짝수 어드레스와 홀수 어드레스로 임의 데이터를 일괄 기록하는 것이 개별적으로 완료된다. 그러한 판독 동작은 실시예 1 및 2에서의 방법과 동일하게 실행될 수 있다.
실시예 3에 따라, 짝수 어드레스와 홀수 어드레스로 상이한 임의 데이터를 일괄 기록하는 것이 실행되며, 그러므로, 실시예 1 및 2에 언급한 효과에 부가해서, 예를 들어 (01010101)를 짝수 어드레스에, (10101010)를 홀수 어드레스에, (00000000)를 짝수 어드레스에, (11111111)를 홀수 어드레스에 일괄적으로 기록하는 것이 가능하며, 어드레스 방향에 인접해 있는 동일한 비트의 메모리 셀 사이의 간섭으로 야기되는 에러의 검출을 포함하는 정밀한 검사를 실행할 수 있다.
다음, 실시예 4를 설명한다. 도 8은 본 발명의 실시예 4를 도시하는 블록도이며, 21은 입력 단자이다. 도 2에 도시한 실시예 1과 동일한 부분들은 동일한 도면 부호를 붙였으며 중복 설명은 생략하기로 한다.
실시예 4의 동작을 설명한다. 임의 데이터를 임의 데이터 설정부(4)에 설정할 때, 검사의 필요성에 대응해서, 임의 데이터 저장부(4)에 저장되는 임의 데이터가 외부 장비로부터 입력 단자(21)를 거쳐 입력된다. 임의 데이터를 임의 데이터 저장부(4)에 설정하는 것을 제외하고는 실시예 1의 동작과 동일하다.
위에서 언급한 바와 같이, 실시예 4에서는, 임의 데이터 저장부(4)로 저장되는 임의 데이터를 외부 장비로부터 입력 단자(21)를 거쳐 입력시키는 것이 가능하며, 그러므로, 메모리(1)의 필요성에 대응해서, 메모리(1)에 일괄적으로 기록된 임의 데이터를 외부 장비로부터 변경하는 메모리 검사를 실행할 수 있다. 위에서 언급한, 임의 데이터를 입력 단자(21)를 거쳐 임의 데이터 저장부(4)로 설정하는 것을 실시예 2와 3에서도 적용할 수 있다.
본 발명의 제 1 관점에 따라, IC는 데이터를 기록하고 판독할 수 있는 메모리와, 상기 메모리를 검사 상태에 설정하는 검사 상태 설정 수단과, 상기 메모리로 기록하기 위해 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단과, 상기 메모리의 메모리 영역을 임의 데이터의 소정 길이로 채우는 형태로 상기 메모리에 배치 프로세스로 기록하는 배치 기록 수단을 포함한다. 그러므로, 내장된 메모리를 검사할 때, 메모리의 모든 영역에 임의 데이터를 일괄적으로 기록할 수 있으며, 대용량 메모리인 경우라도, 기록을 일괄적으로 하기 때문에 검사 시간이 줄어들 수 있으며 많은 검사 패턴이 필요하기 않게 된다. 게다가, 임의 데이터가 예를 들어 (00 ···)에 제한되지 않으며 데이터를 임의적으로 설정할 수 있으며, 그러므로, 예를 들어, 각 어드레스의 메모리 셀의 값을 의도적으로 교대로 상이하게 기록할 수 있으며, 인접하는 데이터 라인 사이의 용량 결합 불량을 검출할 수 있으며, 메모리 검사를 간단한 방법으로 실행할지라도 메모리 내의 비트간 간섭에 의한 에러의 검출을 포함하는 정밀한 검사를 실행할 수 있다.
본 발명의 제 2 관점에 따라, IC는 데이터를 기록하고 판독할 수 있는 메모리와, 상기 메모리를 검사 상태로 설정하는 검사 상태 설정 수단과, 상기 메모리에 기록하기 위해 적어도 두 종류의 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단과, 상기 메모리의 각 분할된 메모리 영역에 각 소정 길이의 임의 데이터를 채우는 형태로 상기 메모리에 배치 프로세스로 기록하는 배치 기록 수단을 포함하며, 그러므로, 내장된 메모리를 검사할 때, 상기 메모리의 각각의 분할된 메모리 영역에 각각의 임의 데이터를 일괄적으로 기록할 수 있으며, 대용량 메모리일지라도, 여러 번의 일괄 기록에 의해 검사 시간을 줄일 수 있다. 또한, 상기 임의 데이터는 (00 ···)에 제한되지 않으며 데이터를 임의적으로 설정할 수 있으며, 그러므로, 예를 들어, 각 어드레스의 메모리 셀의 값을 의도적으로 교대로 상이하게 기록할 수 있으며, 인접하는 데이터 라인 사이의 용량 결합 불량을 검출할 수 있으며, 메모리 검사를 간단한 방법으로 실행할지라도 메모리 내의 비트간 간섭에 의한 에러의 검출을 포함하는 정밀한 검사를 실행할 수 있다. 게다가, 메모리의 각각의 분할된 영역에 있어서, 상이한 임의 데이터를 기록할 수 있으며, 더욱 정밀한 검사를 실행할 수 있다.
본 발명의 제 3 관점에 따라, 임의 데이터의 길이는 메모리 영역 내의 1 어드레스 길이이며, 배치 기록 수단은 각각의 어드레스에 소정 길이의 임의 데이터를 기록하며, 그러므로 배치 기록 수단은 어드레스 라인을 제어함으로써 일괄 기록을용이하게 할 수 있다.
본 발명의 제 4 관점에 따라, 임의 데이터는 메모리 영역 내의 1 어드레스의 길이이며, 배치 기록 수단은 메모리의 짝수 어드레스에서 짝수 어드레스용 임의 데이터의 배치 기록을 실행하며 또한 메모리의 홀수 어드레스에서 홀수 어드레스용 임의 데이터의 배치 기록을 실행하며, 그러므로, 짝수 어드레스와 홀수 어드레스에 상이한 임의 데이터의 배치 기록을 실행할 수 있으며, 예를 들면 어드레스의 인접하는 메모리 셀에 의도적으로 교대로 상이한 값을 기록함으로써 어드레스의 방향에 인접하고 동일한 비트를 갖는 메모리 셀 들 사이의 간섭으로 야기되는 에러를 검출할 수 있으며 게다가 더욱 정밀한 검사를 실행할 수 있다.
본 발명의 제 5 관점에 따라, IC는 배치 기록과 상기 배치 프로세스로 기록된 데이터의 순차 판독을 제어하여 메모리의 검사 동작을 제어하는 제어 수단과, 상기 배치 기록에 사용된 소정 길이의 임의 데이터를 저장하는 임의 데이터 저장부를 포함하며, 그러므로, 제어 수단의 검사 동작 제어와 임의 데이터 저장부로의 임의 데이터의 배치 기록에 의해 자동적으로 메모리 검사를 단시간에 실행할 수 있다.
본 발명의 제 6 관점에 따라, 배치 기록에 사용된 소정 길이의 임의 데이터는 제어 수단으로부터 출력되어 임의 데이터 저장부에 저장되며, 그러므로, 상기 제어 수단에 의해 결정된 임의 데이터를 사용한 배치 프로세스 기록에 의해 메모리 검사를 실행할 수 있다.
본 발명의 제 7 관점에 따라, 복수의 임의 데이터가 임의 데이터 저장부에미리 저장되고, 제어 수단의 지시에 의해 배치 기록에 사용된 소정 길이의 임의 데이터가 결정된다.
본 발명의 제 8 관점에 따라, 임의 데이터 저장부(4)에 미리 전형적인 임의 데이터로서 (00), (01), (10), (11)을 반복하는 임의 데이터가 저장되고, 그러므로, 소수의 임의 데이터를 임의 데이터 저장부에 저장함으로써 메모리 내의 비트간 간섭에 의한 에러의 검출을 포함하는 정밀한 검사를 실행할 수 있다.
본 발명의 제 9 관점에 따라, IC는 외부로부터의 임의 데이터가 입력되는 입력 단자를 구비하며, 상기 임의 데이터 설정 수단은 상기 입력 단자로부터 입력되는 임의 데이터를 배치 기록에 사용된 소정 길이의 임의 데이터로서 설정하는 기능을 가지며, 그러므로, 메모리 검사의 필요성에 대응해서, 메모리에 배치로 기록하기 위해 임의 데이터를 외부로부터 변경해서 메모리 검사를 실행할 수 있다.
본 발명의 제 10 관점에 따라, IC는 메모리에 배치로 기록된 임의 데이터와 메모리로부터 순차 판독된 데이터 사이의 비교 결과를 출력하는 비교기를 구비하며, 그러므로, 상기 비교 결과를 외부 장비로 직접 출력하여 외부 장비에서 간단한 감시만으로 메모리에 대한 메모리 검사 결과를 판별할 수 있다.
본 발명의 실시예들을 특정한 용어를 사용해서 서술하였으나, 그러나 서술은 단지 설명의 목적만을 위한 것이며, 첨부된 클레임의 정신 및 범주를 벗어남이 없이 수정과 변형이 이루어질 수 있다는 것을 이해해야 한다.

Claims (14)

  1. 반도체 집적 회로에 있어서,
    데이터를 기록하고 판독할 수 있는 메모리;
    상기 메모리를 검사 상태로 설정하는 검사 상태 설정 수단;
    상기 메모리로 기록하기 위해 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단; 및
    상기 메모리의 메모리 영역에 상기 소정 길이의 임의 데이터를 채우는 형태로 상기 메모리에 배치 프로세스로 기록하는 배치 기록 수단을 포함하는 반도체 집적 회로.
  2. 반도체 집적 회로에 있어서,
    데이터를 기록하고 판독할 수 있는 메모리;
    상기 메모리를 검사 상태로 설정하는 검사 상태 설정 수단;
    상기 메모리로 기록하기 위해 적어도 2 종류의 소정 길이의 임의 데이터를 설정하는 임의 데이터 설정 수단; 및
    상기 메모리의 각각의 분할된 메모리 영역에 각각 소정 길이의 임의 데이터를 채우는 형태로 상기 메모리에 배치 프로세스로 기록하는 배치 기록 수단을 포함하는 반도체 집적 회로.
  3. 제 1 항에 있어서,
    상기 임의 데이터는 상기 메모리의 1 어드레스의 길이이며, 상기 배치 기록 수단은 상기 소정 길이의 임의 데이터를 각각의 어드레스로 기록하는 반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 임의 데이터는 상기 메모리의 1 어드레스의 길이이며, 상기 배치 수단은 상기 소정 길이의 임의 데이터를 각각의 어드레스로 기록하는 반도체 집적 회로.
  5. 제 2 항에 있어서,
    상기 임의 데이터는 상기 메모리의 1 어드레스의 길이이며, 상기 배치 기록 수단은 상기 메모리의 짝수 어드레스에 짝수 어드레스용 임의 데이터를 기록하고 상기 메모리의 홀수 어드레스에 홀수 어드레스용 임의 데이터를 기록하는 반도체 집적 회로.
  6. 제 1 항에 있어서,
    상기 배치 기록과 배치 프로세스로 기록된 데이터의 순차 판독을 제어해서 메모리의 검사 동작을 제어하는 제어 수단; 및
    상기 배치 기록에 사용된 소정 길이의 임의 데이터를 저장하는 임의 데이터저장부를 포함하는 반도체 집적 회로.
  7. 제 2 항에 있어서,
    상기 배치 기록과 배치 프로세스로 기록된 데이터의 순차 판독을 제어해서 메모리의 검사 동작을 제어하는 제어 수단; 및
    상기 배치 기록에 사용된 소정 길이의 임의 데이터를 저장하는 임의 데이터 저장부를 포함하는 반도체 집적 회로.
  8. 제 3 항에 있어서,
    상기 배치 기록과 배치 프로세스로 기록된 데이터의 순차 판독을 제어해서 메모리의 검사 동작을 제어하는 제어 수단; 및
    상기 배치 기록에 사용된 소정 길이의 임의 데이터를 저장하는 임의 데이터 저장부를 포함하는 반도체 집적 회로.
  9. 제 4 항에 있어서,
    상기 배치 기록과 배치 프로세스로 기록된 데이터의 순차 판독을 제어해서 메모리의 검사 동작을 제어하는 제어 수단; 및
    상기 배치 기록에 사용된 소정 길이의 임의 데이터를 저장하는 임의 데이터 저장부를 포함하는 반도체 집적 회로.
  10. 제 5 항에 있어서,
    상기 배치 기록에 사용된 소정 길이의 임의 데이터는 상기 제어 수단으로부터 출력되어 임의 데이터 저장부에 저장되는 반도체 집적 회로.
  11. 제 5 항에 있어서,
    상기 임의 데이터 저장부에 미리 복수의 임의 데이터가 저장되며, 상기 제어 수단의 지시에 의해 상기 배치 기록에 사용된 소정 길이의 임의 데이터가 결정되는 반도체 집적 회로.
  12. 제 7 항에 있어서,
    상기 임의 데이터 저장부에 전형적인 임의 데이터로서 (00), (01), (10), (11)를 반복하는 임의 데이터가 미리 저장되는 반도체 집적 회로.
  13. 제 1 항에 있어서,
    상기 반도체 집적 회로의 외부로부터 상기 임의 데이터가 입력되는 입력 단자를 포함하며, 상기 임의 데이터 설정 수단은 상기 입력 단자에 입력되는 상기 임의 데이터를 배치 기록에 사용된 소정 길이의 임의 데이터로서 설정하는 기능을 갖는 반도체 집적 회로.
  14. 제 6 항에 있어서,
    상기 메모리에 배치로 기록된 임의 데이터와 상기 메모리로부터 순차 판독된 데이터의 비교 결과를 출력하는 비교기를 포함하는 반도체 집적 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4008086B2 (ja) * 1998-02-04 2007-11-14 沖電気工業株式会社 データモニタ回路
JPH11306798A (ja) * 1998-04-22 1999-11-05 Oki Electric Ind Co Ltd メモリ装置のテスト容易化回路
KR100384777B1 (ko) * 2000-12-19 2003-05-22 주식회사 하이닉스반도체 메모리 카드용 내장 셀프 테스트 회로
KR100406556B1 (ko) * 2001-06-30 2003-11-22 주식회사 하이닉스반도체 메모리 장치
KR100923832B1 (ko) * 2007-12-28 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 불량 여부 테스트 방법, 블록 관리방법, 소거 방법 및 프로그램 방법
KR101911059B1 (ko) 2011-10-18 2018-10-24 삼성전자주식회사 Ｕｆｓ 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치
US9543044B2 (en) * 2013-11-07 2017-01-10 Stmicroelectronics International N.V. System and method for improving memory performance and identifying weak bits

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442519A (en) * 1982-03-05 1984-04-10 International Business Machines Corporation Memory address sequence generator
US4663728A (en) * 1984-06-20 1987-05-05 Weatherford James R Read/modify/write circuit for computer memory operation
JPH01276500A (ja) * 1988-04-27 1989-11-07 Hitachi Ltd 半導体記憶装置
US5222067A (en) * 1990-03-08 1993-06-22 Terenix Co., Ltd. Detection of pattern-sensitive faults in RAM by use of M-sequencers
JPH04205879A (ja) * 1990-11-29 1992-07-28 Mitsubishi Electric Corp 半導体記憶装置
JPH0541098A (ja) * 1991-08-06 1993-02-19 Nec Corp Ｒａｍ装置
KR940006676B1 (ko) * 1991-10-14 1994-07-25 삼성전자 주식회사 시험회로를 내장한 기억용 반도체 집적회로
JPH06295599A (ja) * 1993-04-09 1994-10-21 Nec Corp 半導体記憶装置
JP3202439B2 (ja) * 1993-10-07 2001-08-27 富士通株式会社 出力装置のテスト装置
JPH07182898A (ja) * 1993-12-22 1995-07-21 Matsushita Electron Corp 不揮発性メモリ装置
JPH08329700A (ja) * 1995-05-29 1996-12-13 Toshiba Microelectron Corp 半導体集積回路、及びバイト型メモリのテスト方法
JPH097399A (ja) * 1995-06-15 1997-01-10 Nec Corp 半導体記憶回路装置
KR100208043B1 (ko) * 1996-01-12 1999-07-15 오우라 히로시 시험 패턴 발생기
JPH1040691A (ja) * 1996-07-24 1998-02-13 Oki Lsi Technol Kansai:Kk 半導体メモリ装置

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Publication number Publication date
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JPH1153897A (ja) 1999-02-26

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