JP4086584B2 - 試験工程を簡略化できるメモリカード及びメモリカードの試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリチップを内蔵したメモリカードに関し、試験工程を簡略化することができるメモリカードに関する。更に、本発明はメモリカードの試験方法に関する。
【0002】
【従来の技術】
メモリカードは、デジタルカメラなどのデータ格納用媒体として広く普及している。このようなメモリカードは、半導体不揮発性メモリであるフラッシュメモリが内蔵されている。また、フラッシュメモリへの入出力制御を行うために、メモリカードは、メモリチップに加えてコントローラチップを内蔵する。
【0003】
図1は、従来のメモリカードの構成図である。メモリカード101には、外部端子100を介して、デジタルカメラなどの外部装置104と接続される。そして、メモリカード101内には、メモリコア110と入出力バッファ109とを有するメモリチップ103と、そのメモリチップ103への書き込み、読み出し、消去などの制御を行うコントローラチップ102とが内蔵されている。
【0004】
メモリチップ103は、コマンド端子、アドレス端子、データ入出力端子、電源端子などの多くの外部端子107を有し、コントローラチップ102と接続される。一方、メモリカード101の外部端子100は、ノイズによるデータ反転エラーをなくすために、その端子数を少なくしなければならない。従って、コントローラチップ102は、外部装置104からの書き込みデータやアドレスを一旦バッファ105内に格納し、更に、それらデータやアドレスを外部装置104からの制御コマンドと共に、メモリチップ103に転送する。
【0005】
コントローラチップ102は、カードインターフェース111と、バッファ105と、メモリチップ103との転送を行う転送回路106と、バッファ105を制御するバッファコントローラ108とを有する。更に、コントローラチップ102は、バッファ105に有効なデータやアドレスが格納されていることを示すバッファステータスレジスタ112を有する。
【0006】
従来のメモリカードの書き込み動作の一例は、次のとおりである。外部端子100を介して、データ転送コマンドと転送データとがシリアルに入力され、転送データがバッファ105に格納される。これを外部転送と称する。続いて、アドレス転送コマンドと転送アドレスとがシリアルに入力され、転送アドレスもバッファ105に格納される。バッファ105内に有効なデータが格納されたことに伴い、バッファコントローラ108は、バッファステータスレジスタ112のフラグを「1」にする。そして、メモリアクセスコマンドとそのアクセス内容を示す書き込みコマンドがシリアルに入力されると、バッファコントローラ108は、バッファステータスレジスタ112の有効フラグ「1」を確認して、バッファ105内の転送データと転送アドレスとを転送回路106を経由して、メモリチップ103の入出力バッファ109に転送する。これを内部転送と称する。この時、書き込みコマンドもメモリチップ103に転送される。その結果、メモリコア110へのデータ書き込みが完了する。内部転送が行われると、バッファコントローラ108によりバッファステータスレジスタ112のフラグが「0」にクリアされる。これにより、バッファ105内のデータはクリアされることになる。
【0007】
【発明が解決しようとする課題】
メモリカードに対して、出荷試験工程で、所定のデータを書き込み、そのデータが正しく読み出せるか否かをチェックすることが行われる。上記出荷試験では、不良に伴って読み出しエラーが発生しやすいデータを書き込む必要がある。例えば、隣接するビット線間のショート不良の検出を可能にするために、隣接するセルに反転するデータが書き込まれる。或いは、隣接する4つのセルに上下左右に反転するチェッカーパターンのデータが書き込まれる。
【0008】
しかしながら、前述のとおり、メモリカードの外部端子100の端子数は少なく、そのようなバス幅が狭い外部端子を介して試験用データを書き込むには、長時間を要する。特に、近年のフラッシュメモリの高集積化、大容量化に伴い、メモリカードの記憶容量も大容量化する傾向にある。従って、試験パターンの書き込み工数が大きくなり、メモリカードのコストアップを招いている。
【0009】
そこで、本発明の目的は、書き込み工数を軽減することができるメモリカードを提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、メモリチップとそれに接続され外部からのデータ転送を行うコントローラとを有するメモリカードにおいて、コントローラは、データを一時的に記憶するバッファを有し、コントローラは、第1の動作モードでは、バッファ内のデータをメモリチップに転送した時にバッファ内のデータをクリアし、第2の動作モードでは、バッファ内のデータをメモリチップに転送した時にバッファ内のデータのクリアを行わないことを特徴とする。
【0011】
更に、上記発明の側面のより好ましい実施例では、コントローラは、更に、バッファ内のデータをメモリチップに転送する転送回路を有し、コントローラは、反転モードの時に、バッファ内のデータを反転してメモリチップに転送し、非反転モードの時に、バッファ内のデータを反転せずにメモリチップに転送することを特徴とする。
【0012】
上記の発明によれば、外部から転送されたバッファ内のデータをメモリチップに内部転送した時に、バッファ内の転送済みデータがクリアされる第1のモードに加えて、クリアされない第2のモードを有することにより、試験工程での試験パターンを書き込む時、外部転送したデータを複数回内部転送してメモリチップに書き込むことができる。従って、毎回外部転送と内部転送とを繰り返す必要がなく、書き込み工数を減らすことができる。
【0013】
また、上記の好ましい実施例によれば、コントローラに転送回路を設けて、転送モードと非転送モードのいずれかを選択できるようにしているので、一旦外部転送した試験パターンを、そのまま若しくは反転してメモリチップに内部転送できる。従って、試験パターンとしてよく利用されるチェッカパターンの試験パターンを、少ない工数でメモリチップに書き込むことができる。
【0014】
上記の発明の好ましい実施例では、コントローラは、第1の動作モードと第2の動作モードが指定される第1のレジスタと、反転モードと非反転モードが指定される第2のレジスタとを有する。従って、外部からこれらのレジスタにモード設定することで、一旦外部転送でバッファ内に格納したデータを、そのまま又は反転してメモリチップに内部転送することができる。
【0015】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0016】
図2は、本実施の形態におけるメモリカードの概略的構成図である。図2には、図1と同じ構成要素には同じ引用番号を与えている。本実施の形態のメモリカード101は、コントローラチップ102内に、バッファ105内に有効なデータが格納されていることを示すバッファステータスレジスタ112に加えて、バッファ内のデータをメモリチップに内部転送した時に、バッファ内のデータをクリアするかしないかのモード設定を行うバッファクリアレジスタ113と、内部転送時にバッファ内のデータを反転するかしないかのモード設定を行う反転レジスタ114とを有する。更に、転送回路106は、反転レジスタ114の反転モードに応じて、内部転送されるデータを反転する機能を有する。
【0017】
バッファクリアレジスタ113によって、内部転送後にバッファ105内のデータをクリアするクリアモードと、クリアしないノンクリアモードとが設定可能である。従って、試験工程において、このレジスタ113をノンクリアモードにしておけば、最初に外部転送によって所定の書き込みデータを試験パターンとしてコントローラチップ102内のバッファ105に格納すれば、その後は、その格納した書き込みデータは内部転送してもクリアされないので、アドレスを変更しながらその書き込みデータを複数回メモリチップ103に内部転送することができる。従って、従来のように外部転送と内部転送とを毎回繰り返す必要はない。
【0018】
更に、反転レジスタ114によって、内部転送時に転送回路106がバッファ内のデータを反転しない非反転モードと、反転する反転モードとが設定可能である。従って、試験工程において、適宜、反転モードに設定することで、最初の外部転送によってバッファ内に格納した書き込みデータを、反転してメモリチップ103に内部転送することができる。従って、試験工程において、反転パターンを所定のアドレスに書き込む必要がある場合でも、外部転送を省略することができる。
【0019】
図3は、NAND型のフラッシュメモリのメモリコアの概略構成図である。メモリカードに内蔵されるメモリチップとして、フラッシュメモリが利用されることが多い。図3に示したNAND型フラッシュメモリは、コラム方向に複数のビット線BL0〜BL3が設けられ、行方向に複数のワード線WL0-0〜WLn-0、WL0-1〜WLn-1が設けられる。そして、ワード線にはメモリセルMCが接続される。複数のメモリセルMCが縦列に接続されてセルストリングスCSTを形成し、セルストリングスCSTは、その選択信号SG1-0、SG1-1により導通するトランジスタを介して、ビット線に接続され、選択信号SG2-0、SG2-1により導通するトランジスタを介して、アレイ内グランド電圧ARVSSに接続される。そして、各ビット線には、書き込みデータを一時的に格納し、ビット線電位を検出して読み出しデータを一時的に格納するページバッファPB0〜PB3が設けられる。
【0020】
さて、出荷試験で検出される不良モードには、隣接するビット線間が短絡していたり、PN接合を介して短絡していたり、同様に、ワード線間が同様に短絡していたりする不良モードが多い。このような不良を検出するためには、隣接するメモリセルMCに反転パターンを書き込み、その反転パターンが正常に読み出せるか否かをチェックすることが有効である。即ち、隣接するメモリセルに対して、左右上下でそれぞれ反転するデータからなるチェッカパターンを書き込み、それを読み出すことが有効である。
【0021】
その場合、ページバッファやメモリセルとアドレスとの対応関係によるが、所定の試験パターンを、アドレスに応じてそのまま、若しくは反転して書き込むことが行われる。例えば、第1のアドレスでワード線WL0-0が選択され、全てのページバッファPBから書き込みデータがメモリセルに書き込まれる場合は、書き込みデータは「0101」であることが好ましい。このような書き込みデータにすることで、左右に隣接するメモリセルには、反転データが書き込まれ、従って、隣接するビット線間が短絡していた場合は、読み出しデータが異なることになり、そのような不良モードを検出することができる。また、第2のアドレスで隣接するワード線が選択されて、全てのページバッファPBから書き込みデータがメモリセルに書き込まれる場合は、上記の書き込みデータの反転パターンである「1010」であることが好ましい。これにより、上下に隣接するメモリセルには、反転データが書き込まれるので、隣接するワード線が短絡しているような不良モードを検出することができる。
【0022】
また、別の対応関係では、第1のアドレスで偶数番目のページバッファPB0,PB2から書き込みデータが書き込まれ、第2のアドレスで奇数番目のページバッファPB1,PB3から書き込みデータが書き込まれる場合もある。その場合は、第1のアドレスに対して書き込みデータを例えば「00」とし、第2のアドレスに対しては書き込みデータを「11」にすることが好ましい。それにより、共通のワード線に接続されるメモリセルに対して、書き込みデータ「0101」を書き込むことができる。そして、ワード線の選択をずらしてからは、第1のアドレスに対しては書き込みデータを「11」とし、第2のアドレスに対しては書き込みデータを「00」にすることで、チェッカパターンを書き込むことができる。
【0023】
このように、メモリコアの構成に依存して、不良モードを検出可能な試験パターンが異なる。しかし、いずれの場合でも、所定の試験パターンを反転しながら異なるアドレスに書き込むことができれば、不良モードを検出することができる。
【0024】
図2のメモリカードに戻り、試験工程では、バッファクリアレジスタ113をノンクリアモードに設定し、所定の書き込みデータを外部転送でバッファ105内に転送し、その後は、アドレスに応じて反転レジスタ114を反転モードにしたり非反転モードにして、バッファ内の書き込みデータをメモリチップ103に内部転送することで、外部転送を省略し且つ不良モード検出に必要な試験パターンをメモリチップに内部転送することができる。
【0025】
図4は、本実施の形態におけるメモリカードの詳細な構成図である。ここでも、図2と同じ構成要素には同じ引用番号を与えている。図4のメモリカードは、図2のメモリカードの構成に加えて、コントローラチップ102に、コマンドコントローラ118と、メモリインターフェース116が設けられる。コマンドコントローラ118は、メモリアクセスコマンドに伴って供給される動作コマンドをデコードして、バッファコントローラ108に動作コマンドに応じた制御を行わせる。動作コマンドには、例えば書き込みコマンド、読み出しコマンド、消去コマンドなどがある。また、図4のメモリカードのメモリチップ103には、メモリインターフェース120と、動作制御を行う制御部121が設けられている。制御部121は、コントローラチップ102から供給される動作コマンドに応じて、メモリコア110に対して対応する動作制御を行う。
【0026】
図4における通常の書き込み動作について説明する。まず、通常の書き込み動作について説明する。デフォルト状態では、バッファクリアレジスタ113はクリアモードのフラグ「1」に、反転レジスタ114は非反転モードのフラグ「0」にそれぞれ設定されている。
【0027】
外部装置104から、データ転送コマンドと書き込みデータとが外部端子100を介してシリアルに入力されると、カードインターフェース111は、そのデータ転送コマンドを解釈して、書き込みデータをバッファ105に転送し格納する。同様に、アドレス転送コマンドと書き込み先アドレスとがシリアルに入力されると、カードインターフェース111は、そのアドレス転送コマンドを解釈して、書き込み先アドレスをバッファ105に転送し格納する。これに伴い、バッファコントローラ108は、バッファ105内に有効なデータ等が格納されたことを示すために、バッファクリアステータスレジスタ112を、有効のフラグ「1」に設定する。
【0028】
そして、メモリアクセスコマンドと書き込みコマンドとがシリアルに入力されると、カードインターフェース111がメモリアクセスコマンドを解釈して、書き込みコマンドをコマンドコントローラ118に転送する。コマンドコントローラ118は、書き込みコマンドを解釈して、バッファコントローラ108にバッファ105に格納された書き込みデータや書き込み先アドレスを、転送回路106、メモリインターフェース116を経由して、メモリチップ103に内部転送する。この時、転送回路106は、反転レジスタ114が非反転モードであることを確認して、書き込みデータを反転せずにメモリチップに転送する。この内部転送は、バス幅が大きな内部接続端子107を経由して行われる。また、この内部転送時に、書き込みコマンドもメモリチップ103に供給される。
【0029】
この内部転送に応答して、メモリチップ103の制御部121は、書き込みデータを書き込み先アドレスに書き込む制御を行う。バッファコントローラ108は、内部転送後、バッファクリアレジスタ113がクリアモードであることを確認して、バッファステータスレジスタ112を無効のフラグ「0」に変更して、バッファ105内のデータやアドレスをクリアする。以上が通常の書き込み動作である。
【0030】
次に、試験工程での書き込み動作について説明する。図5は、本実施の形態における試験工程での書き込み動作の第1の例を示すフローチャート図である。試験工程において、外部装置である試験装置からクリアレジスタ書き込みコマンドとレジスタデータ「0」を入力して、バッファコントローラ108により、バッファクリアレジスタ113をノンクリアモードの「0」に設定する(S401)。次に、外部装置からデータ転送コマンドと書き込みデータとをシリアルに入力して、書き込みデータをメモリカード101に外部転送する(S402)。これに応答して、カードインターフェース111は、書き込みデータをバッファ105に格納し、バッファコントローラ108は、バッファステータスレジスタ112を有効の「1」に設定する(S403)。この書き込みデータは、例えば「0101...」など、チェッカパターンデータである。
【0031】
外部装置は、反転レジスタ書き込みコマンドと非反転データ「0」をシリアルに入力して、バッファコントローラ108が、反転レジスタ114を非反転モードの「0」に設定する(S404)。そして、外部装置は、アドレス転送コマンドと書き込み先アドレスを入力し、書き込みアドレスをバッファ105に格納し、更に、メモリアクセスコマンドと書き込みコマンドとを入力する(S405)。この時の書き込みアドレスは、偶数アドレスである。具体的には、図3のワード線を選択する行アドレスに対して、全てのページバッファから全てのビット線に書き込みデータが供給されるものとする。
【0032】
書き込みコマンドが、コマンドコントローラ118により解釈され、バッファコントローラ108が、バッファステータスレジスタ112が有効「1」であることを確認して、バッファ105内の書き込みデータを転送回路106に転送する。転送回路106は、反転レジスタ114が非反転モード「0」であるので、書き込みデータを反転せずに、メモリインターフェース116から、メモリチップ103に供給する。この時、書き込み先アドレスと書き込みコマンドもメモリチップ103に供給される。これに応答して、メモリチップ103は、書き込み先アドレスに書き込みデータを書き込む(S406)。
【0033】
上記のデータの内部転送後、バッファコントローラ108は、バッファクリアレジスタ113がノンクリアモードの「0」であることを確認して、バッファステータスレジスタ112の有効状態「1」を維持する。これにより、バッファ105内の書き込みデータはクリアされない(S407)。
【0034】
次に、外部装置から、反転レジスタ書き込みコマンドと反転データ「1」を入力し、反転レジスタ114を反転モードに設定する(S408)。そして、外部装置から、アドレス転送コマンドと奇数の書き込み先アドレスをシリアルに入力し、更に、メモリアクセスコマンドと書き込みコマンドとをシリアルに入力する(S409)。それに応答して、バッファコントローラ108は、バッファ105内の書き込みデータを転送回路106に出力する。転送回路は、反転レジスタ114が反転モードになっているので、書き込みデータを反転して、データ「1010...」をメモリインターフェース116からメモリチップ103に内部転送する。更に、書き込み先アドレスと書き込みコマンドも転送され、メモリチップでは、偶数の書き込みアドレスに、内部転送された書き込みデータを書き込む(S410)。内部転送後、バッファ105内の書き込みデータはクリアされない(S411)。
【0035】
上記の工程S404〜S411が、最終アドレスまで繰り返される(S412)。以上の書き込み工程によれば、バス幅が狭い外部端子100を介して書き込みデータを転送する外部転送が、工程S402で一回行われるだけである。そして、その後書き込みアドレスと書き込みコマンドのみを繰り返しメモリカードに入力するだけで内部転送が行われるので、書き込み工程を短くすることができる。特に、書き込みデータは、アドレスやコマンドに比較してデータ量が大きいので、外部転送自体が工数を要し、書き込みデータの外部転送の繰り返しを回避することで、大幅な工数削減になる。
【0036】
図6は、本実施の形態における試験工程での書き込み動作の第2の例を示すフローチャート図である。この例では、偶数アドレスの書き込みを繰り返し行い、その後に奇数アドレスの書き込みを繰り返し行う。それ以外は、第1の例と同じである。従って、図6の各工程には、図5と同じ工程番号が与えられている。
【0037】
まず、バッファクリアレジスタ113をノンクリアモード「0」に設定し(S401)、書き込みデータをメモリカードに転送し(S402)、そのデータをバッファ105に格納し(S403)、反転レジスタ114を非反転モード「0」にする(S404)までは、第1の例と同じである。
【0038】
そして、偶数の書き込みアドレスと書き込みコマンドを入力し(S405)、メモリチップに書き込みデータを転送して書き込み(S406)、バッファ105はクリアされない(S407)ことにより、一連の書き込み動作が、最終偶数アドレスになるまで繰り返される(S414)。そして、今度は、メモリカードの反転レジスタ114を反転モード「1」に設定した後(S408)、奇数アドレスに対する書き込み動作(S409,S410,S411)が最終奇数アドレスまで繰り返される(S415)。
【0039】
このように、第2の例では、偶数アドレスへの書き込みと奇数アドレスへの書き込みとを別々に行うことで、反転レジスタ114の設定工程を繰り返し行う必要がなくなり、更に書き込み工程の工数を減らすことができる。
【0040】
第1及び第2の書き込みの例では、書き込みアドレスを偶数アドレスと奇数アドレスとで分けて、一方を非反転モードで他方を反転モードでそれぞれ内部転送した。しかしながら、前述したとおり、メモリチップのメモリコアの構成によっては、別のアドレス区分が有効の場合もある。その場合は、第1のアドレス群では、非反転モードで内部転送が行われ、第2のアドレス群では、反転モードで内部転送が行われる。
【0041】
更に、上記の実施の形態におけるコマンド体系は、一例であって、他のコマンドと転送データや転送アドレス形式であっても良い。
【0042】
以上、実施の形態例をまとめると以下の付記の通りである。
【0043】
(付記1)メモリカードにおいて、
メモリチップと
前記メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有し、
前記コントローラは、第1の動作モードでは、前記バッファ内のデータを前記メモリチップに転送した時に当該バッファ内のデータをクリアし、第2の動作モードでは、前記バッファ内のデータを前記メモリチップに転送した時に当該バッファ内のデータのクリアを行わないことを特徴とするメモリカード。
【0044】
(付記2)付記1において、
前記コントローラは、外部からの書き込みコマンドに応答して、前記バッファ内のデータをメモリチップに転送することを特徴とするメモリカード。
【0045】
(付記3)付記1において、
前記コントローラは、前記第1の動作モードと第2の動作モードとを設定するバッファクリアレジスタを有し、当該バッファクリアレジスタは、外部から設定可能であることを特徴とするメモリカード。
【0046】
(付記4)付記1において、
前記コントローラは、前記バッファ内のデータを前記メモリチップに転送する転送回路を有し、当該転送回路は、非反転モードの時に前記バッファ内のデータを反転せずにメモリチップに転送し、反転モードの時に前記バッファ内のデータを反転してメモリチップに転送することを特徴とするメモリカード。
【0047】
(付記5)付記4において、
前記コントローラは、前記反転モードと非反転モードとを設定する反転レジスタを有し、当該反転レジスタは、外部から設定可能であることを特徴とするメモリカード。
【0048】
(付記6)付記1において、
前記コントローラに設けられた外部端子の数は、前記コントローラとメモリチップ間の接続端子の数よりも少ないことを特徴とするメモリカード。
【0049】
(付記7)メモリチップと、当該メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有するメモリカードの試験方法において、所定の書き込みデータをメモリカードに入力し、前記バッファ内に格納させる工程と、
書き込み先アドレスと書き込みコマンドをメモリカードに繰り返し入力し、前記バッファ内に格納された書き込みデータを、前記メモリチップ内の書き込み先アドレスに書き込ませる工程とを有し、
前記書き込み工程では、前記バッファ内に格納された書き込みデータがメモリチップへ転送された時にクリアされないノンクリアモードに設定されることを特徴とするメモリカードの試験方法。
【0050】
(付記8)付記7において、
1回の前記格納工程に対して、前記書き込み工程が、複数回繰り返されることを特徴とするメモリカードの試験方法。
【0051】
(付記9)メモリチップと、当該メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有するメモリカードの試験方法において、所定の書き込みデータをメモリカードに入力し、前記バッファ内に格納させる工程と、
第1群の書き込み先アドレスと書き込みコマンドをメモリカードに入力し、前記バッファ内に格納された書き込みデータを反転することなく、前記メモリチップ内の書き込み先アドレスに書き込ませる第1の書き込み工程と、
第2群の書き込み先アドレスと書き込みコマンドをメモリカードに入力し、前記バッファ内に格納された書き込みデータを反転して、前記メモリチップ内の書き込み先アドレスに書き込ませる第2の書き込み工程とを有し、
前記書き込み工程では、前記バッファ内に格納された書き込みデータがメモリチップへ転送された時にクリアされないノンクリアモードに設定されることを特徴とするメモリカードの試験方法。
【0052】
(付記10)付記9において、
前記第1の書き込み工程と第2の書き込み工程とが交互に繰り返し行われることを特徴とするメモリカードの試験方法。
【0053】
(付記11)付記9において、
前記第1の書き込み工程と第2の書き込み工程とが、それぞれ連続して繰り返し行われることを特徴とするメモリカードの試験方法。
【0054】
(付記12)付記9において、
前記第1の書き込み工程では、前記コントローラが非反転モードに設定され、前記第2の書き込み工程では、前記コントローラが反転モードに設定されることを特徴とするメモリカードの試験方法。
【0055】
【発明の効果】
以上、本発明によれば、メモリカードの試験工程において、書き込み工数を削減して、試験コストを削減することができる。
【図面の簡単な説明】
【図1】従来のメモリカードの構成図である。
【図2】本実施の形態におけるメモリカードの概略的構成図である
【図3】NAND型のフラッシュメモリのメモリコアの概略構成図である。
【図4】本実施の形態におけるメモリカードの詳細な構成図である。
【図5】本実施の形態における試験工程での書き込み動作の第1の例を示すフローチャート図である。
【図6】本実施の形態における試験工程での書き込み動作の第2の例を示すフローチャート図である。
【符号の説明】
101 メモリカード
102 コントローラチップ
103 メモリチップ
104 外部装置
105 バッファ
106 転送回路
Claims (8)
- メモリカードにおいて、
メモリチップと
前記メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有し、
前記コントローラは、第1の動作モードでは、前記バッファ内のデータを前記メモリチップに転送した時に当該バッファ内のデータをクリアし、第2の動作モードでは、前記バッファ内のデータを前記メモリチップに転送した時に当該バッファ内のデータのクリアを行わないことを特徴とするメモリカード。 - 請求項1において、
前記コントローラは、外部からの書き込みコマンドに応答して、前記バッファ内のデータをメモリチップに転送することを特徴とするメモリカード。 - 請求項1において、
前記コントローラは、前記バッファ内のデータを前記メモリチップに転送する転送回路を有し、当該転送回路は、非反転モードの時に前記バッファ内のデータを反転せずにメモリチップに転送し、反転モードの時に前記バッファ内のデータを反転してメモリチップに転送することを特徴とするメモリカード。 - メモリチップと、当該メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有するメモリカードの試験方法において、
所定の書き込みデータをメモリカードに入力し、前記バッファ内に格納させる工程と、
書き込み先アドレスと書き込みコマンドをメモリカードに繰り返し入力し、前記バッファ内に格納された書き込みデータを、前記メモリチップ内の書き込み先アドレスに書き込ませる工程とを有し、
前記書き込み工程では、前記バッファ内に格納された書き込みデータがメモリチップへ転送された時にクリアされないノンクリアモードに設定されることを特徴とするメモリカードの試験方法。 - 請求項4において、
1回の前記格納工程に対して、前記書き込み工程が、複数回繰り返されることを特徴とするメモリカードの試験方法。 - メモリチップと、当該メモリチップに接続され、データを一時的に記憶するバッファを有し、当該バッファを介して外部と前記メモリチップとの間でデータ転送を行うコントローラとを有するメモリカードの試験方法において、
所定の書き込みデータをメモリカードに入力し、前記バッファ内に格納させる工程と、
第1群の書き込み先アドレスと書き込みコマンドをメモリカードに入力し、前記バッファ内に格納された書き込みデータを反転することなく、前記メモリチップ内の書き込み先アドレスに書き込ませる第1の書き込み工程と、
第2群の書き込み先アドレスと書き込みコマンドをメモリカードに入力し、前記バッファ内に格納された書き込みデータを反転して、前記メモリチップ内の書き込み先アドレスに書き込ませる第2の書き込み工程とを有し、
前記書き込み工程では、前記バッファ内に格納された書き込みデータがメモリチップへ転送された時にクリアされないノンクリアモードに設定されることを特徴とするメモリカードの試験方法。 - 請求項6において、
前記第1の書き込み工程と第2の書き込み工程とが交互に繰り返し行われることを特徴とするメモリカードの試験方法。 - 請求項6において、
前記第1の書き込み工程と第2の書き込み工程とが、それぞれ連続して繰り返し行われることを特徴とするメモリカードの試験方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231453A JP4086584B2 (ja) | 2002-08-08 | 2002-08-08 | 試験工程を簡略化できるメモリカード及びメモリカードの試験方法 |
US10/634,757 US6937526B2 (en) | 2002-08-08 | 2003-08-06 | Memory card enabling simplified test process and memory card test method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002231453A JP4086584B2 (ja) | 2002-08-08 | 2002-08-08 | 試験工程を簡略化できるメモリカード及びメモリカードの試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004070806A JP2004070806A (ja) | 2004-03-04 |
JP4086584B2 true JP4086584B2 (ja) | 2008-05-14 |
Family
ID=31492373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002231453A Expired - Fee Related JP4086584B2 (ja) | 2002-08-08 | 2002-08-08 | 試験工程を簡略化できるメモリカード及びメモリカードの試験方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6937526B2 (ja) |
JP (1) | JP4086584B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11436461B2 (en) | 2005-02-22 | 2022-09-06 | Kepler Computing Inc. | Mobile phone with magnetic card emulation |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI226643B (en) * | 2003-10-31 | 2005-01-11 | C One Technology Corp | Simulated SmartMedia/xD-Picture memory card using any nonvolatile memory |
JP2005222201A (ja) * | 2004-02-04 | 2005-08-18 | Matsushita Electric Ind Co Ltd | メモリアクセス装置、及び半導体メモリカード |
EP1630657A1 (en) * | 2004-08-30 | 2006-03-01 | STMicroelectronics S.r.l. | Embedded storage device with integrated data-management functions and storage system incorporating it |
KR100729351B1 (ko) * | 2004-12-31 | 2007-06-15 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
DE102005011891B3 (de) * | 2005-03-15 | 2006-09-21 | Infineon Technologies Ag | Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memories) |
KR100694968B1 (ko) * | 2005-06-30 | 2007-03-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법 |
US9741027B2 (en) | 2007-12-14 | 2017-08-22 | Tyfone, Inc. | Memory card based contactless devices |
US8451122B2 (en) | 2008-08-08 | 2013-05-28 | Tyfone, Inc. | Smartcard performance enhancement circuits and systems |
US20100033310A1 (en) * | 2008-08-08 | 2010-02-11 | Narendra Siva G | Power negotation for small rfid card |
US7961101B2 (en) | 2008-08-08 | 2011-06-14 | Tyfone, Inc. | Small RFID card with integrated inductive element |
US8231061B2 (en) | 2009-02-24 | 2012-07-31 | Tyfone, Inc | Contactless device with miniaturized antenna |
WO2020153054A1 (ja) * | 2019-01-22 | 2020-07-30 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び電子機器 |
CN114550809A (zh) * | 2022-01-20 | 2022-05-27 | 深圳宏芯宇电子股份有限公司 | 多存储卡的测试方法、装置、计算机设备及存储介质 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970008188B1 (ko) * | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
US6031758A (en) * | 1996-02-29 | 2000-02-29 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
US6646903B2 (en) * | 2001-12-03 | 2003-11-11 | Intel Corporation | Ferroelectric memory input/output apparatus |
-
2002
- 2002-08-08 JP JP2002231453A patent/JP4086584B2/ja not_active Expired - Fee Related
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2003
- 2003-08-06 US US10/634,757 patent/US6937526B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11436461B2 (en) | 2005-02-22 | 2022-09-06 | Kepler Computing Inc. | Mobile phone with magnetic card emulation |
Also Published As
Publication number | Publication date |
---|---|
US6937526B2 (en) | 2005-08-30 |
US20040027881A1 (en) | 2004-02-12 |
JP2004070806A (ja) | 2004-03-04 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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