JPH10511205A - プログラムロードサイクルを終了させるためのプロトコルを有する浮遊ゲートメモリデバイス - Google Patents

Abstract

(57)【要約】 プログラムロードサイクルを終了させ、ロードサイクルの終わりを明確に指示するプロトコルを有するフラッシュメモリ。メモリは、浮遊ゲート記憶要素のアレイ（１０）と、アレイに接続されている入力／出力回路（２９）と、データのブロックを記憶するプロセスを実行する論理（１８、２１、３７）とを含む。論理（３７）は、入力／出力回路（２９）において受信されたアドレス及びデータセグメントの少なくとも一方を含むパターンに応答し、データのブロックの最後のセグメントを検出する。パターンは、連続する突き合わせ用のアドレス、突き合わせ用のアドレス及びデータセグメントの両方、またはメモリのアドレスフィールド外のコマンドアドレスを含むことができる。フラッシュメモリは、データのブロックの最後のセグメントが検出された後に、自動的に、ブロックをプログラムし、そのプログラミングを検査する状態マシン（１９）を含む。

Description

【発明の詳細な説明】 プログラムロードサイクルを終了させるための プロトコルを有する浮遊ゲートメモリデバイス 継続出願データ 本願は、1995年１月５日付 LinらのＰＣＴ出願 PCT/US95/00077“ADVANCED PR OGRAM VERIFY FOR PAGE MODEL FLASH MEMORY”の部分継続であり、この出願は、 1994年９月13日付 Yiuらの米国特許出願 08/325,467（PCT/US94/10331）“FLASH EPROM INTEGRATED ARCHITECTURE”の部分継続である。 発明の背景 発明の分野 本発明は、フラッシュＥＰＲＯＭまたはＥＥＰＲＯＭのような浮遊ゲートメモ リデバイスに関し、より詳しく述べれば、データのブロックをプログラムするた めの自動プログラムサイクルを有するそのようなデバイスに関する。関連技術の説明 フラッシュメモリ及びＥＥＰＲＯＭのような浮遊ゲートメモリデバイスは、デ バイス内にデータを電気的に記憶するために設けられる。従来の技術では、デー タを記憶する動作は、Ali らの米国特許第 4,970,692号に開示されているような アドレスまたはデータのシーケンスからなるコマンドに基づいている。従来の１ つのシステムでは、アドレスの特定のシーケンスを、チップイネーブル及び書き 込み許可（イネーブル）信号の適切なサイクリングと組合せて検出すると、自動 プログラムモードが開始される。自動プログラムモードは、チップがアドレス及 びデータのストリームを受信してプログラミングデータバッファ内にロードする プログラムロードサイクルを含む。プログラムすべきデータのブロックがバッフ ァ内にロードされた後に、チップ上の状態マシンによって自動プログラムサイク ルが実行され、データは不揮発性メモリアレイ内に転送される。記憶すべきデー タのブロックの終わりを検出する際に問題が発生する。従来のシステムでは、デ ータのブロックの終わりは、100 マイクロ秒以上持続するチップイネーブル信号 または書き込み許可信号のパルスによって信号される。更に、従来の技術のデバ イスでは、プログラミングの前にバッファ全体（即ち、256 バイト）をロードす る必要がある。 パルスが 100マイクロ秒と長いために、その時間切れを待つのに時間がかかっ てコンピュータシーケンス内に問題を発生させ得る。例えば、メモリデバイスが バッファをローディング中に割り込み信号が発生するかも知れない。この場合、 もしその割り込みが 100マイクロ秒の待ち時間よりも長ければ、フラッシュメモ リ上の内部状態マシンが引継いで、全バッファがロードされる前にデータをバッ ファ内にプログラムしてしまうかも知れない。従って、フラッシュメモリを使用 するシステムでは、サービスするのに 100マイクロ秒より長くかかる割り込みを 防ぐように注意を払わなければならない。もし割り込みにサービスする時間を管 理することができなければ、従来の技術のシステムでは対処することができない 問題が発生する。 従って、任意の長さを有するデータのブロックを浮遊ゲートメモリデバイス内 にロードでき、そのブロックの終わりがロードされた時点を検出できるようなプ ロトコルを提供することが望ましい。 発明の概要 本発明は、集積回路メモリにおけるプログラムロードサイクルを終了させ、そ のロードサイクルの終わりを明確に指示し、そして制御信号内に長いパルスを必 要としないプロトコルを提供する。本発明は、入力／出力回路が受信したアドレ ス及びデータセグメントのシーケンスに応答してデータのブロックを記憶するプ ロセスを実行し、入力／出力回路が受信した少なくとも１つのアドレス及びデー タセグメントを含むパターンに応答してデータのブロックの最後のセグメントを 検出するコマンド論理を基礎としている。即ち、本発明の一つの面によれば、上 記パターンは、ある突き合わせ用アドレスと次の突き合わせ用アドレスとの間に アドレスを移行させることを含んでいる。コマンド論理は、入力／出力回路に接 続されていてシーケンス内のアドレスを記憶し、それらを次のアドレスと比較し てアドレスが一致したことを指示する回路を含んでいる。代替として、パターン は、対応するコンパレータ回路を用いて突き合わせるためのアドレス及びデータ セグメントの両方を含むことができる。代替としてパターンは、メモリアレイの アドレスフィールド外のコマンドアドレスへ移行させること、またはアドレスの 一部をコマンド値からそのページのための読み出し値へ移行させることからなる ことができる。プログラムロードサイクルを終了させるためには、ホストが単に 必要パターン（ブロック内の最後のアドレス／データセグメントの繰り返し等） を送るだけでよい。100 マイクロ秒のパルスを必要としないにも拘わらず、その ブロックの終わりに到達したことが明確に、そして迅速に指示される。 別の面によれば、集積回路メモリは、ブロックの最後のセグメントが検出され た後に、自動的に、データのブロックをプログラムし、そのプログラミングを検 査する状態マシンを含んでいる。 別の代替では、入力／出力回路は、アドレス及びデータセグメントのシーケン スのためのタイミングを確立する書き込み許可またはチップイネーブル信号のよ うな制御信号を受信する。コマンド論理は、例えば従来技術のシステムと互換可 能にするために、ブロックが完全にロードされたことを指示する別の方法として の特性パルス幅を有する制御信号からパルスを検出する回路を含んでいる。コマ ンド論理は、パターンの一致または長いパルスを検出することによってブロック 内の最後のセグメントを検出した後に、自動的に、ブロックをプログラムし、そ のプログラミングを検査する。 本発明は、ページをプログラムするように設けられる浮遊ゲートメモリデバイ スに特に適用可能である。この面によれば、本発明は、浮遊ゲートセルのメモリ アレイとして特徴付けることができる。メモリアレイは、アレイ内の浮遊ゲート セルに接続されている複数のワードラインと、ビットラインとを含んでいる。ア ドレス及びデバイスを受信する入力を有する入力回路が含まれている。コマンド 論理が入力回路に接続され、入力回路が受信したアドレス及びデータセグメント のシーケンスに応答してプログラムプロセスを開始する。コマンド論理は、入力 回路が受信した少なくとも１つのアドレス及びデータを含むパターンに応答して データのブロック内の最後のセグメントを検出する論理を含む。ページバッファ が回路内に含まれ、入力回路に接続されていてデータのブロックを記憶し、デー タのブロックをアレイ内の浮遊ゲートセルへ供給する。書き込み制御回路がコマ ンド論理、ページバッファ、及びワードラインに接続され、ブロック内の最後の セグメントが検出された後に、ページバッファ内に記憶されている入力データに 応答して選択されたワードラインにプログラミング電圧を供給し、選択されたワ ードラインによってアクセスされた浮遊ゲートセルの行に入力データをプログラ ムする。最後に、プログラム／検査回路がページバッファに接続されていて、浮 遊ゲートセルがページバッファ内のデータのブロックでプログラムされたことを 検査する。 好ましいシステムでは、ページバッファは、複数のビットラインの中の対応す るビットラインに接続されている複数のビットラッチを含んでいる。プログラム 検査回路は、ページバッファとビットラインとに接続されている論理を含み、対 応するビットライン上の浮遊ゲートセル内に記憶されたデータが第２のバイナリ 値と一致した場合に、ビットラッチを第１のバイナリ値にリセットする。 本発明は、浮遊ゲートメモリデバイス内のページよりも少ないか、または等し いデータからなるデータのブロックを記憶する方法として特徴付けることもでき る。この方法は、 メモリデバイスに対して自動プログラム動作を指示するコマンドを供給する段 階と、 アドレス及びデータのセグメントのストリームを監視してデータのブロックの 終わりを信号するストリーム内のパターンを検出する段階と、 パターンを検出した後に、プログラム動作を実行してページバッファからのデ ータのブロックを記憶する段階と、 を含んでいる。 これにより、ロードサイクルの終わりを信号するアドレス及び／またはデータ 信号のパターンに頼る、フラッシュメモリまたはＥＥＰＲＯＭのような浮遊ゲー トメモリデバイスのためのプログラムロードサイクルを終了させるプロトコルが 提供される。本プロトコルは、ロードサイクルの終わりを明確に指示するので、 各プログラムサイクル毎に、ページサイズまでの任意長のデータのブロックをロ ードすることができる。また、本プロトコルは、従来技術において使用されてい る 100マイクロ秒のパルスを必要としないので、本質的に高速であり、制御信号 のサイクリング中の長い割り込みによって影響されにくい。 本発明の他の面及び長所は、添付図面、以下の詳細な説明、及び請求の範囲か ら理解されよう。 図面の簡単な説明 図１は、プログラムロードサイクルの終了を指示するための本発明のパターン 突き合わせ論理を含む浮遊ゲートメモリデバイスの概要ブロック線図である。 図２は、プログラムロードサイクルの終わりを指示するために従来の技術に使 用されているシーケンスを示す図である。 図３は、プログラムロードサイクルの終わりを指示するための本発明によるタ イミングを示す図である。 図４は、本発明による入力アドレスの一致を検出するための論理の第１の部分 である。 図５は、本発明による入力バッファが受信したアドレスのシーケンスが一致し たことを指示するために使用される論理の第２の部分である。 図６は、図４及び５のシステムに使用される制御信号のタイミング図である。 図７は、本発明のシステムに使用することができる浮遊ゲートメモリアレイの 回路図である。 図８は、ページプログラムバッファと、本発明のプロトコルを含むモード制御 状態マシンとを含むフラッシュＥＥＰＲＯＭのブロック線図である。 図９は、図８のシステム内のページバッファビットラッチの論理図である。 図１０は、本発明によるプログラム動作の流れ図である。 図１１Ａ及び１１Ｂは、本発明によるページロードサイクルの終わりを信号す るのに使用される代替アドレスパターンを示す図である。 詳細な説明 以下に、図１乃至１１Ａ及び１１Ｂを参照して本発明の好ましい実施例を説明 する。図１乃至６は、本発明のパターン一致論理に基づいてプログラムロードサ イクルを終了させるプロトコルを実現するメモリデバイスの基本アーキテクチャ を示し、図７乃至１０Ａ及び１０Ｂは、本発明のプロトコルを含むページプログ ラムフラッシュＥＥＰＲＯＭを示している。 図１は、本発明によるロードサイクルを終了させるための論理を含む集積回路 のための基本浮遊ゲートメモリデバイスを示すブロック線図である。図１は、集 積回路上に形成された浮遊ゲートメモリデバイスの基本構成要素を簡易化して示 す図である。これは、本発明の新規なパターン一致論理、及びプログラムロード サイクルの終わりを決定するプロトコル論理で補足されている市販のフラッシュ ＥＰＲＯＭまたはＥＥＰＲＯＭデバイスの構成要素を表していることを意味して いる。 従って、デバイスは浮遊ゲートメモリアレイ１０を含んでいる。アレイに接続 されているのは、Ｘデコーダ１１、Ｙデコーダ１２、及びＹパスゲート１３であ る。プロトコル及び消去電圧源１４がアレイに接続されていて、プログラムまた は消去されるワードラインのためにライン１５に電圧を供給し、プログラムまた は消去されるアレイ内のセルのソース端子のためにライン１６上に電圧を供給し 、そしてアレイ内のプログラムまたは消去されるセルに接続されているビットラ インのためにライン１７上に電圧を供給する。モード制御論理１８及び状態マシ ン１９は、ライン４０によってプログラム・ライン電圧源１４、その他の場所に 接続されている。浮遊ゲートメモリの分野においては公知のように、読み出し、 消去、及びプログラム動作を制御するために、モード制御論理１８及び自動プロ グラム機能を含む状態マシン１９がチップ上に含まれている。状態マシンは、デ コーダのいろいろな動作を管理する制御信号を生成する（全体を矢印２０で示し てある）。モード制御論理は、チップ上の制御入力論理２１が受信した制御信号 に応答する。制御入力は、例えば、入力に矢印２２によって表されているチップ イネーブル（反転ＣＥ）信号、出力イネーブル（反転ＯＥ）信号、及び書き込み 許可（反転ＷＥ）信号を含む。制御入力論理は、ライン２３を通して制御信号を モ ード論理１８へ供給する。アドレスは入力バス２４からアドレスラッチ・バッフ ァ２５へ供給される。アドレスラッチ・バッファ２５の出力におけるアドレスは 、ライン２６を通してＸデコーダ１１と、Ｙデコーダ１２と、コマンドアドレス ／データラッチ２７とに供給される。入力データ及び出力データは、矢印２８に よって表されているＩ／ＯピンからＩ／Ｏ回路２９へ供給される。到来したデー タはライン３０を通してコマンドアドレス／データラッチ２７と、プログラムデ ータバッファ３１とに供給される。出力データはライン３２を通してセンス増幅 器３３から受信され、センス増幅器３３はライン３４を通してＹパスゲート１３ に接続されていて、読み出されたデータを受信する。 コマンドアドレス／データラッチ２７は、コマンドアドレス／データデコーダ ３５に接続されている。コマンドアドレス／データデコーダ３５は、遂行すべき 若干の機能を指示している到来アドレス及びデータストリーム内のパターンをデ コードする。デコーダの出力は、ライン３６を通して、いろいろな動作を管理す るモード論理１８に供給される。 本発明によれば、動作の１つは、自動プログラム検査動作を遂行しながら、デ ータのブロックをプログラムデータバッファ内に自動的にロードし、記憶させる ことである。 本発明によれば、パターン一致論理３７が、アドレスラッチ・バッファ２５と データＩ／Ｏ回路２９とに接続され、自動プログラム動作のプログラムロードサ イクル中に、到来したアドレス及びデータセグメントが予め指定されたパターン （連続する突き合わせ用アドレス、連続する突き合わせ用アドレス／データセグ メントの組合せ、または浮遊ゲートメモリアレイ１０をプログラムするのに使用 されるアドレス空間外の予め指定されたコマンドアドレスと突き合わせするアド レスのような）と一致した時点を指示する。 パターン一致論理の出力は、ライン３８を通してモード論理１８へ供給され、 プログラムロードサイクルの終わりを信号する。プログラムロードサイクルが終 わると状態マシンは自動プロセスを開始し、プログラムデータバッファ３１から ライン３９を通してデータを浮遊ゲートメモリアレイ内へ記憶させ、そのプログ ラミング動作を自動的に検査する。 図２は、プログラムロードサイクルの終わりを決定するための従来技術のプロ トコルタイミングを示している。従来の技術によれば、チップイネーブル信号及 び書き込み許可信号が高から低へ移行すると（５０で示す）、プログラムロード サイクルが開始される。これらの信号が高から低へ移行すると、16進5 5 5 5 の ような入力アドレスがコマンドアドレス／データラッチ２７内にラッチされる。 これらの信号の次の高から低への移行時（５１で示す）に、16進２ＡＡＡのよう なコマンドシーケンス内の第２のアドレスがロードされる。点５２においては 1 6 進5 5 5 5 のようなコマンドシーケンス内の第３のアドレスがロードされる。 このシーケンスの後に、モード制御論理１８によって自動プログラムサイクルが 開始される。プログラムデータバッファ３１内に記憶させるデータのページ内の アドレスが 128である場合には、Ａ０、Ａ１、・・・、Ａ１２７のような新しい アドレスが、チップイネーブル信号または書き込み許可信号の連続する各立ち下 がり縁に受信される。 特定の立ち下がり縁に続く各立ち上がり縁に、データセグメントＤ０、Ｄ１、 ・・・、Ｄ１２７のような先行アドレスのデータセグメントがロードされる。従 来の技術では、プログラムデータバッファ３１のための全てのデータセグメント がロードされた後に、パルス５３のような少なくとも１つの 100マイクロ秒のパ ルスが制御信号の１つの中に供給される。100 マイクロ秒のパルスの後に、矢印 ５４で示してあるように、出力イネーブル信号（反転ＯＥ）によって、記憶され たデータのためのプログラムプロセスが開始される。発明の背景において説明し たように、このプロトコルはどのプログラムサイクルに関しても、ページ内のデ ータの全てのセグメントをロードしなければならないという欠点と、プログラム プロセスを開始させるためには 100マイクロ秒のパルスを必要とするという欠点 とを有している。 図３は、本発明によるプロトコルタイミングを示している。前述したように、 縁６０、６１、及び６２のような制御信号の最初の３つの立ち下がり縁で、ある コマンドに対応するアドレスシーケンスがラッチされる。コマンドシーケンスが 自動プログラムサイクルを指示した後にプログラムロード動作が実行され、制御 信号の順次の立ち下がり縁でアドレスＡ0,，Ａ1、・・・、Ａｘがロードされる 。 制御信号の順次の立ち上がり縁で、対応するデータセグメントＤ０、Ｄ１、・・ ・、Ｄｘがロードされる。 本発明によれば、アドレス及び／またはデータの予め指定されたパルスが検出 されると、矢印６３によって示されているようにプログラムプロセスが開始され る。この実施例では、自動プログラムプロセスを始動させる前に状態マシンを同 期させるために、縁６６で終わる 300ナノ秒のパルスが必要である。例えば、図 ３に示すように、このパターンはアドレスストリーム内に、領域６４内に示して あるＡｘに続くＡｘのように、同一の２つの連続するアドレスを含んでいる。ま た、自動プログラムプロセスのプログラムロードセグメントの終わりを指示する ために、シーケンス６５に示すように、対応するアドレスのために同一の連続す るデータを必要とし得る。 このプロセスは、シーケンス内のアドレスまたはデータが移行する時に、自動 プログラムプロセスのプログラムロードセグメントの終わりを明示的に指示する ことができる。ロードされるデータのブロックの長さは、１バイトから、ページ バッファの全サイズまで任意であることができる。 代替シーケンスは、ストリーム内に突き合わせ用データを必要とせずに、単に 突き合わせ用アドレスだけを含む。代替として、プログラムロードプロセス中に アドレスストリーム内に予め指定されたコマンドアドレスが発生したことを識別 し、ストリームの終わりを指示することができる。このコマンドアドレスは、プ ログラムロードプロセスに使用されるアドレス空間外に置かれるべきである。 図１１Ａ及び１１Ｂは、ページロードプロセスの終わりを検出するための代替 パターンを示している。データを記憶させる位置は、メモリデバイスのためのア ドレスフィールド内のアドレスによって識別される。アドレスは、ページアドレ スセグメント及びページバッファアドレスセグメントを有している。図１１Ａで は、ページバッファ（または、ビットラッチ）アドレスセグメントはトレース７ ０によって表され、一方ページアドレスはトレース７１によって表されている。 図３に示すように、チップイネーブル、書き込み許可、及び出力イネーブルを含 む制御信号は、同図に示してあるようにスイッチされる。適切な場合には、図３ に使用されている参照番号を図１１Ａにも使用している。 本発明のこの面に従ってロードサイクルシーケンスを開始させるために、上述 したように縁６０、６１、及び６２でコマンドシーケンスがラッチされる。ビッ トラッチアドレスを記憶する低位アドレスフィールドは、指示されたコマンドコ ードの一部を含むであろう。高位アドレスフィールドはコマンドコードのバラン ス（図示してない）を含むであろう。図３に示すように、ロードプロセスを開始 させるアドレスコマンドコードは、図１１Ａに 16 進の５５、ＡＡ、及び５５で 示されている８ビットアドレスではなく、実際には、１５ビットアドレス（Ａ０ 乃至Ａ１４）である。コマンドシーケンスのこれら２つの高位フィールドは、特 定の実施に依存して、トレース７１に沿って示されているページアドレスフィー ルド内に含めることも、またはビットラッチアドレスとページアドレスとの中間 のフィールド内に含めることもできる。 図１１Ａに示すパターンによれば、コマンドシーケンス５５、ＡＡ、５５に応 答してロードプロセスを開始した後の間隔７２の間に、ページアドレスフィール ドにダミーロードアドレスが供給される。このダミーロードアドレスは、シーケ ンスの第４サイクル中に第１のビットラッチアドレスＡ０と共にラッチされる。 このロードアドレスは、バイトのシーケンス及びビットラッチアドレスがロード されている間は一定に保持され、記憶されるブロックを限定する。図１１Ａには データ値は示されていない。しかしながら、これらは図３に示すようなタイミン グがとられている。ロードシーケンスの終わりを指示するために、図１１Ａに示 すように、シーケンス内の最後のアドレスＡｘの前に、トレース７１上のページ アドレスがダミーロードアドレス７２からメモリのアドレスフィールド内の実際 のページアドレス７３に変化する。コマンド論理はダミーロードアドレスからペ ージアドレスへのこの移行を検出し、矢印７４で示すようにプログラムプロセス を開始する。図３のパターンの場合のように、チップイネーブル信号内の移行６ ６によって終わる 300ナノ秒パルスを使用して、状態マシンを同期させてプログ ラミングプロセスを開始させる。 図１１Ａのパターンは、それが、図３に示すようにアドレス及び／またはデー タを繰り返す特別なダミーサイクルを必要としないという長所を有している。 図１１Ｂは、ロードサイクルの終わりを指示するために、受信されるアドレス のページアドレスセグメントを使用する別の代替パターンを示している。この代 替によれば、自動プログラムを指示するコマンドシーケンスの検出の後に、ロー ドされるデータのための実際のページアドレスは、フィールド７５に示すように ラッチされる。実際のページアドレスはビットラッチアドレスＡ０と共に、シー ケンスの４つのサイクルの間ラッチされる。アドレスＡｘを有するシーケンス内 の最後のバイトがロードされると、ページアドレスが、メモリのアドレスフィー ルド外のダミースタートプログラムアドレス７６に変化する。コマンド論理はこ のダミースタートプログラムアドレスを検出し、矢印７７で示してあるようにプ ログラムプロセスを開始する。この場合も、回路の同期を確実にするために、チ ップイネーブル信号に 300ナノ秒のパルスが必要であるかもしれない。 図４、５、及び６を参照し、到来するアドレス及びデータストリームのための パターン一致論理を説明する。図４、５、及び６の論理は、アドレス入力バッフ ァに適用されるものである。データ突き合わせが要求される時には、データ入力 バッファと同一の回路を使用することができるが、それに関しての繰り返し説明 は省略する。図４に示すように、アドレス入力パッド４００がチップ上に含まれ ている。パッド４００上の信号は、アドレスバッファ４０１へ印加される。アド レスバッファの出力は、ライン４０２上のアドレスビットＡ（i）である。アド レスパッド４００は、信号ＣＬＫ Ｍによって制御されているパスゲート４０３ にも接続されている。パスゲート４０３の出力は、インバータ４０４及び４０５ で構成されているラッチに供給される。ラッチの出力は、ＣＬＫ Ｓによって制 御されているパスゲート４０６を通して供給される。パスゲート４０６の出力は 、インバータ４０７及び４０８からなるラッチに供給される。インバータ４０７ 及び４０８で構成されているラッチ内のデータは、インバータ４０９を通して排 他的ＮＯＲゲート４１０に供給される。インバータ４０４及び４０５で構成され ているラッチ内のデータも、インバータ４１１を通して排他的ＮＯＲゲート４１ ０に供給されている。排他的ＮＯＲゲート４１０の出力は、パッド４００上に供 給されたビットのアドレス一致を表し、ライン４１２上に信号ＡＤＭＴＣＨ（ｉ ）として現れる。 全てのアドレス一致信号ＡＤＭＴＣＨ ０乃至Ｎ−１（Ｎはアドレスビットの 数）は図５に示す回路に供給される。例えば、ビット０及び１のための一致信号 はＮＡＮＤゲート４１５に供給され、ビット２及び３のための一致信号はＮＡＮ Ｄゲート４１６に供給される。ビット４及び５のための一致信号はＮＡＮＤゲー ト４１７に供給される。ビット６及び７のための一致信号はＮＡＮＤゲート４１ ８に供給され、以下同様にしてビットＮ−２及びＮ−１のための一致信号がＮＡ ＮＤゲート４１９に供給される。ＮＡＮＤゲート４１５乃至４１９の出力は多入 力ＮＯＲゲート４２０に供給される。ＮＯＲゲートの出力は、ＮＡＮＤゲート４ ２１に供給され、ＮＡＮＤゲート４２１の第２の入力にはライン４２４上の比較 クロック信号ＣＭＰが供給されている。ＮＡＮＤゲート４２１の出力はインバー タ４２３を通してライン４２４上に一致信号として供給され、この一致信号は順 次一致アドレスを検出したことを指示するために、モード論理に供給される。 図６に制御信号ＣＬＫ Ｍ、ＣＬＫ Ｓ、及びＣＭＰのタイミングを、チップ イネーブル制御信号（反転ＣＥ）を参照して示してある。即ち、ＣＬＫ Ｍ信号 は、チップイネーブル信号の立ち下がり縁にパルスを含んでいる。信号ＣＬＫ Ｓは、チップイネーブル信号の立ち上がり縁にパルスを含んでいる。制御信号Ｃ ＭＰは、チップイネーブル信号の立ち下がり縁の後で、立ち上がり縁の前に供給 され、コマンドシーケンスの検出後に始まる自動プログラム動作を開始させるた めのパルスである。信号ＣＭＰは最初のアドレス及びデータローディングサイク ル中に不能化される。従って、チップイネーブル信号のサイクル４５０のような 任意のサイクル中にＣＬＫ Ｍ信号パルス４５１に応答して、シーケンスの現ア ドレスがパスゲート４０３を通して、インバータ４０４及び４０５からなるラッ チ内にラッチされる。立ち下がり縁と立ち上がり縁との間にＣＭＰパルス４５２ が供給され、先行アドレスと、今ラッチされたばかりの現アドレスとの間でアド レス突き合わせ信号の比較が行われる。チップイネーブル信号の立ち上がり縁に ＣＬＫ Ｓパルス４５３に応答して現アドレスは、パスゲート４０６を通ってイ ンバータ４０７及び４０８からなるラッチ内へ移動する。次の立ち下がり縁に、 ＣＬＫ Ｍパルス４５４が供給される。これにより、現アドレスは、インバータ ４０４及び４０５からなるラッチ内に記憶され、一方ストリーム内の先行 アドレスは、インバータ４０７及び４０８かなるラッチ内に記憶される。現及び 先行アドレスは、ＣＭＰ信号パルス４５５に応答して比較される。 図４及び５の論理はアドレス信号に関して示されているが、もし検出すべきパ ターンがストリーム内に突き合わせ用のデータセグメントを含んでいれば、同じ 論理をデータ信号に関しても使用することができる。 この論理は、当分野においては公知のように、アドレス及びデータストリーム 内の、特定の実施の要望に合わせたいろいろなデータのパターンを検出するよう に適合させることができる。更にインバータ４０７及び４０８からなるラッチは コマンドアドレスのビット（上述したようにプログラムロード動作に使用される アドレス空間外に置かれ、到来するデータストリームと突き合わされる）を保持 する不揮発性記憶要素によって置換することが可能である。 図７は、本発明によるセグメント化可能なフラッシュＥＥＰＲＯＭアレイのア ーキテクチャを示しており、フラッシュＥＥＰＲＯＭセルの２つの列が１本の金 属ビットラインを共用するようになっている。図７は、アレイの４対の列を示し ており、各対の列はドレイン・ソース・ドレイン形態のフラッシュＥＥＰＲＯＭ セルを含んでいる。 例えば、第１の列の対１２０は、第１のドレイン拡散ライン１２１，ソース拡 散ライン１２２、及び第２のドレイン拡散ライン１２３を含んでいる。ワードラ インＷＬ０乃至ＷＬ６３は各々、複数の列の対の第１の列内のセルと、複数の列 の対の第２の列内のセルの浮遊ゲートに重ね合わされている。図示してあるよう に、列の第１の対１２０は、セル１２４、セル１２５、セル１２６、及びセル１ ２７を含む１つの列を含んでいる。図示されていないセルが、ワードラインＷＬ ２乃至ＷＬ６１に接続されている。列の第２の対は、セル１２８、セル１２９、 セル１３０、及びセル１３１を含んでいる。アレイの同一の列に沿って、列の第 ２の対１３５が示されている。第２の対１３５は、それが鏡像として配置されて いることを除いて、列の対１２０と同一のアーキテクチャを有している。 図示のように、例えば、列の対のセル１２５のような第１の対内のトランジス タは、ドレイン拡散ライン１２１内にドレインを、及びソース拡散ライン１２２ 内にソースを含んでいる。浮遊ゲートが、第１のドレイン拡散ライン１２１とソ ース拡散ライン１２２との間のチャンネル領域を覆っている。ワードラインＷＬ １がセルの１２５の浮遊ゲートを覆っていて、フラッシュＥＥＰＲＯＭセルを構 成している。 列対１２０及び列対１３５は、アレイ仮想接地拡散１３６（ＡＲＶＳＳ）を共 用する。即ち、列対１２０のソース拡散ライン１２２は接地拡散１３６に接続さ れている。同様に、列対１３５のソース拡散ライン１３７も接地拡散１３６に接 続されている。 前述したように、セルの列の各対１２０は、１本の金属ラインを共用する。そ のために、ブロック右選択トランジスタ１３８及びブロック左選択トランジスタ １３９が含まれている。トランジスタ１３９は、ドレイン拡散ライン１２１内の ドレインと、金属接点１４０に接続されているソースと、ライン１４１上の制御 信号ＢＬＴＲ１が印加されるゲートとを含んでいる。同様に、右選択トランジス タ１３８は、ドレイン拡散ライン１２３内のソースと、金属接点１４０に接続さ れているドレインと、ライン１４２上の制御信号ＢＬＴＲ０が印加されるゲート とを含んでいる。従って、トランジスタ１３８及び１３９を含む選択回路は、第 １のドレイン拡散ライン１２１及び第２のドレイン拡散ライン１２３を、金属接 点１４０を通して金属ライン１４３（ＭＴＢＬ０）に選択的に接続するようにな っている。図示のように、列対１３５は、左選択トランジスタ１４４及び右選択 トランジスタ１４５を含み、これらのトランジスタは同じように金属接点１４６ に接続されている。接点１４６は、列対１２０に接続されている接点１４０と同 じように、同一の金属ライン１４３に接続されている。この金属ラインは、付加 的な選択回路を有する２つより多くのセル列によって共用することができる。 図７に示すアーキテクチャは、セルの２つの列を形成しているドレイン・ソー ス・ドレインユニットを基礎としており、このユニットは隣接するセルの列から の漏洩電流を防ぐために、隣接するドレイン・ソース・ドレインユニットから絶 縁されている。このアーキテクチャは、漏洩電流についてセンシング回路に適切 な許容差を持たせるか、または選択されていないセルからの電流漏洩に対する他 の制御を用いて、２つより多い列のユニットに拡張することができる。即ち、例 えば、任意の絶縁された領域内に４番目及び５番目の拡散ラインを追加し、セル の４つの列を構成するドレイン・ソース・ドレイン・ソース・ドレイン構造を形 成することができる。 列対は、Ｍワードライン及び２Ｎ列からなるフラッシュＥＥＰＲＯＭセルのア レイを構成するように水平及び垂直に配列される。このアレイは、上述したよう に、各々が選択回路を通してフラッシュＥＥＰＲＯＭセルの列の対に接続される Ｎ本の金属ビットラインだけを必要とする。 図には２本の金属ビットライン１４３及び１５２（ＭＴＢＬ０−ＭＴＢＬ１） に接続された４つの列対１２０、１３５、１５０、及び１５１だけが示されてい るが、大規模フラッシュＥＥＰＲＯＭメモリアレイを構成するため必要に応じて このアレイを水平及び垂直に繰り返すことができる。例えば、アレイのセグメン トを形成するには、ワードラインを共用する列対１２０及び１５０が水平方向に 繰り返される。セグメントは垂直方向に繰り返される。共用ワードラインドライ バに接続されているそれぞれのワードラインを有するセグメントのグループ（例 えば、８セグメント）を、アレイのセクタと考えることができる。 仮想接地の形態、レイアウトが要求するピッチが小さいことによって、また異 なるセグメント内の複数の行の間でワードラインドライバを共用する能力によっ て、アレイのレイアウトはコンパクトである。例えば、ワードラインＷＬ６３’ は、ワードラインＷＬ６３とワードラインドライバを共用することができる。好 ましいシステムでは、８本のワードラインが単一のワードラインドライバを共用 している。従ってセルの８行の各セット毎に、１ワードラインドライバ分のピッ チを必要とするだけである。左及び右選択トランジスタ（セグメント１２０の場 合には１３９、１３８）が遂行する付加的なデコーディングにより、共用ワード ライン構成が可能になるのである。共用ワードライン構成は、セクタ消去動作中 に８行のセルの全てが同一ワードライン電圧を受けるために、消去することを望 んでいないセル内にワードライン妨害が発生するという欠点がある。もしそれが 所与のアレイにとって問題であれば、共用ワードラインドライバに接続されてい るセルの全ての行を含むセグメントについて、全てのセクタ消去動作がデコード するようにすれば、この妨害問題を排除することができる。単一のドライバを共 用する８本のワードラインの場合には、最低８セグメントのセクタ消去が望まし いかも知れない。 図８は、本発明の若干の特色を示しているページモードプログラミング機能を 含むフラッシュＥＥＰＲＯＭアレイの概要ブロック線図である。図８に示すフラ ッシュＥＥＰＲＯＭメモリモジュールは、セクタ１７０−１、１７０−２、１７ ０−３、１７０−Ｎを含み、各セクタは８つのセグメント（例えば、ＳＥＧ ０ −ＳＥＧ ７）を含んでいる。複数セットの共用ワードラインドライバ１７１− １、１７１−２、１７１−３、１７１−Ｎが、それぞれのセクタ内の８つのセグ メントの共用ワードラインを駆動するのに使用されている。共用ワードラインド ライバ１７１−１について示してあるように、セクタ１７０−１には 64 個の共 用ドライバが存在している。 64 個の各ドライバは、ライン１７２上に出力を供 給する。これらの各出力は、８セット 64 本のラインに分割して概要図示してあ るように、セクタ１７０−１のそれぞれのセグメント内の８本のワードラインを 駆動するために使用される。 アレイには複数のブロック選択ドライバ、１７３−１、１７３−２、１７３− ３、１７３−Ｎも接続されている。セグメントが図７に示すように実現されてい る場合には、 64 本のワードラインの各セットに供給されるＢＬＴＲ１及びＢＬ ＴＲ０ブロック選択信号対が存在する。 更に、フラッシュＥＥＰＲＯＭアレイ内にはＮ本のグローバルビットラインが 存在している。データイン回路・センスアンプ１９１に関して、アレイ内のフラ ッシュＥＥＰＲＯＭセルの２Ｎ列にアクセスできるように、Ｎ本のビットライン が使用されている。列選択デコーダ１７５が、各Ｎ本のビットライン毎に少なく とも１ビットラッチを含むページプログラムビットラッチ１９０に接続されてい る。また列選択デコーダ１７５は、データイン回路・センスアンプ１９１にも接 続されている。データバスライン１９２は 16 ビット幅であり、データイン回路 ・センスアンプ１９１に入力データを供給する。データバスライン１９２は、16 ビットの出力データをも供給する。これらの回路は、一緒になって、フラッシュ ＥＥＰＲＯＭアレイと共に使用されるデータイン及びデータアウト回路を構成し ている。 Ｎ本のビットライン１７４が、列選択デコーダ１７５に接続されている。好ま しいシステムでは、Ｎ＝1024であり、合計 1024 本のビットラインが存在してい る。ブロック選択ドライバ１７３−１乃至１７３−Ｎが、ブロックデコーダ１７ ６に接続されている。共用ワードラインドライバ１７１−１乃至１７１−Ｎが行 デコーダ１７７に接続されている。列選択デコーダ１７５、ブロックデコーダ１ ７６、及び行デコーダ１７７は、アドレスインライン１７８上のアドレス信号を 受けている。 列選択デコーダ１７５にはページプログラムビットラッチ／検査ブロック１９ ０が接続されている。ページプログラムビットラッチ／検査ブロック１９０は、 各Ｎ本のビットライン毎に１つずつのＮ個のラッチを含んでいる。従ってデコー ダのページは、幅がＮビット幅であってセルの各行が２ページ幅、即ちページ０ 及びページ１であると考えることができる。任意の行内のページは、上述した左 及び右デコーディングを使用して選択される。ページプログラムビットラッチ／ 検査ブロック１９０は、Ｎ個のビットラッチと、アレイ内のセルの選択された行 にプログラムされるデータのＮビット幅ページ内に記憶されているデータのため の検査回路を含んでいる。この回路の例に関しては後述する。 図に概念的に示してあるように、ワードラインドライバ１７１−１乃至１７１ −Ｎ及びビットラインによってフラッシュＥＥＰＲＯＭアレイを読み出しモード 、プログラムモード、及び消去モードにするために、参照電位を供給する選択可 能な電圧源１７９が使用されている。 アレイ内の仮想接地ラインは、アレイ内の仮想接地端子に種々のモードのため の電位を供給する仮想接地ドライバ１８１に接続されている。またｐウェル及び ｎウェル参照電圧源１９９が、アレイのそれぞれのウェルに接続されている。 図８に示すように、アレイ内の 512（64 ×８）行に対して、ワードラインド ライバ１７１−１のような 64 個のワードラインドライバが使用されている。ブ ロック選択ドライバ（例えば、１７３−１）によって遂行される付加的なデコー ディングにより、共用ワードラインレイアウトが可能になっている。 好ましい実施例におけるセルは、浮遊ゲートを帯電させる（電子が浮遊ゲート に入る）セクタ消去動作を行うように構成されており、センスしたセルが非導通 であればそのセルは消去されているのである。また、このアーキテクチャは、浮 遊ゲートを放電させて（電子を浮遊ゲートから去らせる）ページプログラムする ように構成されており、センスしたセルが導通していればそのセルはプログラム されているのである。 また図８には、読み出し、プログラミング、及び消去に関してデバイスの動作 を制御するモード制御状態マシン１８５が示されている。図１に関して説明した ようなモード制御状態マシンへの入力は、ライン１８６上のパターン一致信号を 含んでいる。またライン１８９上の信号は、上述したコマンドアドレス／データ デコーダから供給される。これにより、ライン１８６上のパターン一致信号に応 答して、自動プログラム動作中にページプログラムビットラッチ／検査回路を使 用してプログラムロードサイクルの終わりを検出する。互換性を得るために、ラ イン１８７で示してあるように、100 マイクロ秒のチップイネーブルパターンを 指示することもできる。しかしながら、これは、特定の実施については必ずしも 必要ではない。 プログラミング動作のための動作電圧は、低（データ＝０）しきい値状態にプ ログラムすべきセルのドレインが正の６Ｖであり、ゲートが負の８Ｖであり、そ してソース端子が０Ｖであるかまたは浮かせる。サブストレートまたはセルのＰ ウェルは接地する。これにより、浮遊ゲートを放電させるためのファウラ・ノル トハイムトンネリングメカニズムが得られる。 消去動作は、ソースに負の８Ｖ、ゲートに正の 12 Ｖを印加し、ドレインを浮 かせたままにすることによって実行される。Ｐウェルは負の８Ｖにバイアスされ る。これにより、浮遊ゲートを放電させるためのファウラ・ノルトハイムトンネ リングメカニズムが得られる。読み出し電位は、ドレインが 1.2Ｖ、ゲートが５ Ｖ、そしてソースが０Ｖである。 これは、ワードラインデコーディングを使用してセクタ消去を行う能力を設定 し、消去すべきセルを選択する。セグメント内の選択されていないセルに対する 消去妨害条件は、−８Ｖをドレインに、０Ｖをゲートに、そして−８Ｖをソース に生じさせる。これは、セル内の電荷に重大な妨害を与えることなくこれらの電 位に耐えるべきセルの許容差内に充分に入るものである。 同様に、同一セグメント内の同一ビットラインを共用するセルに対するプログ ラム妨害条件は、ドレインが６Ｖであり、ゲートが０Ｖ（または、オプションと して１Ｖ）であり、そしてソースが０Ｖであるかまたは浮かせる。この条件では ドレインドライブするゲートは存在せず、セルを重大に妨害することはない。 同一のワードラインを共用するが、同一のビットラインは共用しないセル、ま たは高状態に留まらせるアドレスされたセルの場合には、妨害条件は、ドレイン が０Ｖであり、ゲートが−８Ｖであり、そしてソースに０Ｖであるかまたは浮か せる。この場合も、この条件は、選択されていないセルの電荷に重大な劣化をも たらすことはない。 代替として、浮遊ゲートを帯電させるために、ゲート及びドレインに高い正電 圧を印加し、ソースに低電圧を印加することによって熱い電子注入を使用するこ とができる。 図８に示してあるページプログラムビットラッチ／検査ブロック１９０は、検 査に合格したページバッファ内のデータをビット毎にリセットすることを含むプ ログラム検査回路を含んでいる。 図９は、２本のビットラインＭＴＢＬ０ １４３及びＭＴＢＬ１ １５２のた めのページプログラム・自動検査回路の一部の回路図である。図９の金属ライン １４３（ＭＴＢＬ０）は、図７の金属ライン１４３（ＭＴＢＬ０）に対応する。 金属ライン１５２（ＭＴＢＬ１）は、図７の金属ライン１５２（ＭＴＢＬ１）に 対応する。図９のアレイ仮想接地１３６（ＡＲＶＳＳ）は、図７のアレイ仮想接 地１３６（ＡＲＶＳＳ）に対応している。ライン５０１上の信号ＰＷ１は、トラ ンジスタ５０２、５０４、５０６、及び５０８のｐウェルに接続されている。ア レイ内の各ビットライン対は、それに接続されているものは同一の構造を有して いる。 図９において、トランジスタ５０２のドレイン及びトランジスタ５０４のドレ インは、金属ライン１４３（ＭＴＢＬ０）に接続されている。トランジスタ５０ ６のドレイン及びトランジスタ５０８のドレインは、金属ライン１５２（ＭＴＢ Ｌ１）に接続されている。トランジスタ５０４のソース及びトランジスタ５０６ のソースは、アレイ仮想接地１３６（ＡＲＶＳＳ）に接続されている。ライン５ ７０上の信号ＤＭＷＬＸが、トランジスタ５０４のゲート及びトランジ スタ５０６のゲートに印加される。ライン５７０上の信号ＤＭＷＬＸがアクティ ブである場合には、アレイ仮想接地１３６（ＡＲＶＳＳ）はそれぞれトランジス タ５０４及びトランジスタ５０６を介して、金属ライン１４３（ＭＴＢＬ０）及 び金属ライン１５２（ＭＴＢＬ１）に接続される。 データＩ／Ｏライン５７４がトランジスタ５０２のソースに接続されている。 データＩ／Ｏライン５７６がトランジスタ５０８のソースに接続されている。ラ イン５７２上の信号ＢＬＩＳＯＢが、トランジスタ５０２のゲート及びトランジ スタ５０８のゲートに印加される。信号ＢＬＩＳＯＢが高である場合には、金属 ライン１４３がトランジスタ５０２を介してデータＩ／Ｏライン５７４に接続さ れ、金属ライン１５２がトランジスタ５０８を介してデータＩ／Ｏライン５７６ に接続される。 データＩ／Ｏライン５７４は、トランジスタ５４２のドレインに接続されてい る。トランジスタ５４２のソースは接地され、トランジスタ５４２のゲートには ライン５８８上の信号ＤＭＷＬが印加される。データＩ／Ｏライン５７４は、信 号ＤＭＷＬが高になると引下げられる（プルダウンされる）。 データＩ／Ｏライン５７４は、列選択トランジスタ５４４のドレインにも接続 されている。トランジスタ５４４のソースはノード５５１に接続されている。ト ランジスタ５４４のゲートには、ライン５９０上の信号Ｙ０が印加される。 バッファ５５０内のデータは、パスゲート５５２のソースに印加される。パス ゲート５５２は、ライン５９２上の信号ＤＩＮＬによって制御される。 センスアンプ５５４もノード５５１に接続されている。センスアンプ５５４は ライン５９４上の信号ＳＡＥＢによって制御される。センスアンプ５５４の出力 はパスゲート５５６のドレインに接続されている。パスゲート５５６のソースは ラッチ回路５５７に接続されている。パスゲート５５６は、ライン５９６上の信 号ＳＡＲＤによって制御される。 ラッチ回路は、インバータ５５８及び５６０を含んでいる。インバータ５５８ の入力はパスゲート５５６のソースに接続されている。インバータ５５８の出力 はインバータ５６０の入力に接続され、インバータ５６０の出力はパスゲート５ ５６のソースに接続されている。ラッチ回路５５７の出力は、ＮＯＲゲート ５６２の第１の入力にも接続されている。ＮＯＲゲート５６２の第２の入力は、 ライン５９８上の信号ＲＥＳＬＡＴＢである。ＮＯＲゲート５６２の出力はトラ ンジスタ５６４のゲートに接続されている。トランジスタ５６４のドレインはノ ード５５１に接続され、ソースは接地されている。 トランジスタ５０８を通してビットライン１５２に接続されるデータＩ／Ｏラ イン５７６も、同じように接続されている。即ち、ライン５７６はトランジスタ ５４８のドレインに接続されている。トランジスタ５４８のソースは接地され、 ゲートにはライン５８８上の信号ＤＭＷＬが印加されている。トランジスタ５４ ６のドレインもデータＩ／Ｏライン５７６に接続されている。信号Ｙ０がトラン ジスタ５４６のゲートに印加される。簡易化の目的で、ノードＤＡＴＡ １ ５ ９１に接続されているデータインバッファ５５０、センスアンプ５５４、ラッチ 回路５５７の対応するセット、及び付属回路は図示してない。動作中、データイ ンバッファ５５０、パスゲート５５２、センスアンプ５５４、パスゲート５５６ 、ラッチ回路５５７、ＮＯＲゲート５６２、及びトランジスタ５６４が同じよう に構成され、ノードＤＡＴＡ １ ５９１に接続される。 各データＩ／Ｏライン５７４、５７６は、それに接続されているビットラッチ ／検査論理回路を有している。このビットラッチ／検査論理回路は、データＩ／ Ｏライン５７４の場合にはＮＡＮＤゲート５２４及びインバータ５２６を備え、 データＩ／Ｏ ５７６の場合にはＮＡＮＤゲート５３４及びインバータ５３６を 備えている。データＩ／Ｏライン５７４の場合、パスゲート５２２のドレインは データＩ／Ｏライン５７４に接続され、パスゲート５２２のソースはＮＡＮＤゲ ート５２４の第１の入力に接続されている。ＮＡＮＤゲート５２４の第２の入力 には、ライン５８２上の信号ＢＬＡＴＥＮが印加されている。ＮＡＮＤゲート５ ２４の出力はインバータ５２６の入力に接続されている。ＮＡＮＤゲート５２４ 及びインバータ５２６の入力電力は、ライン５８０上の信号ＬＡＴＣＨＰＷＲか ら供給される。ライン５７８上の信号ＬＡＴＣＨＢがパスゲート５２２のゲート に印加されている。インバータ５２６の出力はＮＡＮＤゲート５２４の第１の入 力と、トランジスタ５１０のゲートと、トランジスタ５３０のゲートとに接続さ れている。トランジスタ５１０のドレインは、ライン５７７上の信号 ＡＢＬＲＥＳ１に接続されている。トランジスタ５１０のソースは、接地されて いる。トランジスタ５３０のドレインは、ライン５８６上の信号ＤＬＰＷＲに接 続されている。トランジスタ５３０のソースはトランジスタ５２８のドレインに 接続されている。トランジスタ５２８のゲートにはライン５８４上の信号ＤＬＣ ＴＬが印加され、トランジスタ５２８のソースはデータＩ／Ｏライン５７４に接 続されている。 ラッチ回路５２４及び５２６内にデータ＝１状態がラッチされると、ライン５ ７７上の信号ＡＢＬＲＥＳ１が引下げられる。論理高レベルがトランジスタ５１ ０を導通させ、それによってライン５７７上に論理低レベルが発生する。トラン ジスタ５１０が導通するとライン５７７は接地され、信号ＡＢＬＲＥＳ１が論理 低レベルにされる。トランジスタ５１４及び５１６はインバータを構成しており 、これらはトランジスタ５１０及び５１２と一緒になってＮＯＲ論理機能を遂行 する。トランジスタ５１４はｐチャンネルトランジスタであって、ソースはＶ_cc に接続され、ドレインはｎチャンネルトランジスタ５１６のドレインに接続され ている。ライン５７７はトランジスタ５１４及び５１６のドレインに接続されて いる。ｎチャンネルトランジスタ５１６のソースは接地され、トランジスタ５１ ４及び５１６のゲートにはライン５９９上の信号ＰＧＰＶＢが印加される。イン バータ５１８及び５２０が直列に接続されている。ライン５７７がインバータ５ １８の入力に接続されている。インバータ５１８の出力はインバータ５２０の入 力であり、インバータ５２０の出力はライン５７９上に信号ＡＢＬＲＥＳを供給 する。従って、ラッチ回路５２４及び５２６が論理高レベルを記憶すると、信号 ＡＢＬＲＥＳは論理低レベルになる。トランジスタ５１４は、ライン５７７（ト ランジスタ５１０またはトランジスタ５１２の何れかを導通させることによって 論理低レベルに駆動することができる）を引上げる。 トランジスタ５１６の目的は、ライン５９９上にＰＧＰＶＢが欠落している時 の状態を“高”にし、トランジスタ５１０、５１２・・・のゲートの全てを低に して、あたかもトランジスタ５１６が存在せず、ライン５７７上のＡＢＬＲＥＳ １が浮いているようにすることである。トランジスタ５１６は、この場合にライ ン５７７を低に引下げるのを援助するために付加されている。ページプログラム モード中のプログラム検査期間であるアクティブモード中、ライン５９９上のＰ ＧＰＶＢがアクティブ“低”になってトランジスタ５１６はオフになり、トラン ジスタ５１４がライン５７７を引上げる。 回路の鏡像配列も、信号ＬＡＴＣＨＢ、ＬＡＴＣＨＰＷＲ、ＢＬＡＴＥＮ及び ＤＬＣＴＬによって制御され、データＩ／Ｏライン５７６に接続される。パスゲ ート５３２のドレインはデータＩ／Ｏライン５７６に接続されている。パスゲー ト５３２のゲートにはライン５７８上の信号ＬＡＴＣＨＢが印加されている。パ スゲート５３２のソースはＮＡＮＤゲート５３４の第１の入力に接続されている 。ＮＡＮＤゲート５３４の第２の入力にはライン５８２上の信号ＢＬＡＴＥＮが 印加されている。ライン５８０上の信号ＬＡＴＣＨＰＷＲは、ＮＡＮＤゲート５ ３４及びインバータ５３６へ入力電力を供給する。インバータ５３６の出力はＮ ＡＮＤゲート５３４の第１の入力と、トランジスタ５１２のゲートと、トランジ スタ５３８のゲートとに接続されている。ライン５８６上の信号ＤＬＰＷＲはト ランジスタ５３８のドレインに印加されている。トランジスタ５３８のソースは トランジスタ５４０のドレインに接続されている。トランジスタ５４０のゲート にはライン５８４上の信号ＤＬＣＴＬが印加され、トランジスタ５４０のソース はデータＩ／Ｏライン５７６に接続されている。トランジスタ５１２のソースは 接地され、トランジスタ５１２のドレインはライン５７７に接続されている。 動作中、図９のフラッシュＥＥＰＲＯＭアレイのページプログラム・自動検査 回路は、直列段階でページプログラムとプログラム検査とを遂行する。これらの 段階は、（１）データローディング段階、（２）データプログラム段階、（３） アレイデータ読み出し段階、（４）ビットラッチリセット段階、及び（５）再試 行段階、として一般化することができる。フラッシュＥＥＰＲＯＭアレイのペー ジプログラム・自動検査回路の動作を、データＩ／Ｏライン５７４に関連して説 明する。ページプログラム・自動検査は、別のメモリセルに接続されているデー タＩ／Ｏライン５７６を使用して同様に遂行される。更に、ページプログラム・ 自動検査回路は、フラッシュＥＥＰＲＯＭアレイ内のメモリセルのページをプロ グラムするのに必要な全てのデータＩ／Ｏラインに関しても同じ回路を含んでい る。 データローディング段階では、ライン５８０上の信号ＬＡＴＣＨＰＷＲ、ライ ン５７８上の信号ＬＡＴＣＨＢ、及びライン５８２上の信号ＢＬＡＴＥＮは５Ｖ で供給され、データラッチ回路５２４及び５２６を付勢して動作させる。ライン ５８２上の信号ＢＬＡＴＥＮは、ラッチ回路５２４及び５２６を可能化して入力 を受信させる。ライン５７８上の信号ＬＡＴＣＨＢはパスゲート５２２に印加さ れ、データＩ／Ｏライン５７４をＮＡＮＤゲート５２４の第１の入力に接続させ る。ライン５７２上の信号ＢＬＩＳＯＢ論理低レベルにあり、トランジスタ５０ ２を不能化している。トランジスタ５０２が不能化されると、データＩ／Ｏライ ン５７４は金属ライン１４３（ＭＴＢＬ０）から絶縁される。ライン５８４上の 信号ＤＬＣＴＬは論理低レベルにあってパスゲート５２８を不能化する。信号Ｄ ＬＰＷＲは論理高レベルにあって、ほぼ５ＶのＶ_cc電圧を有している。ライン５ ８８上の信号ＤＭＷＬは論理低であり、トランジスタ５４２がデータＩ／Ｏライ ン５７４を接地するのを防いでいる。ライン５９０上の信号Ｙ０は論理高レベル であり、トランジスタ５４４を可能化して導通させる。信号Ｙ０はデコードされ た信号であり、データローディング段階中にデータＩ／Ｏライン５７４が 16 個 のデータインバッファの対応する１つ（例えば、バッファ５５０）にアクセスで きるようにする。ライン５９２上の信号ＤＩＮＬは論理高であり、パスゲート５ ５２を可能化する。データインバッファ５５０からの入力データは、パスゲート ５５２を介してデータＩ／Ｏライン５７４へ転送される。 入力データがデータＩ／Ｏライン５７４へ転送されてしまうと、データインバ ッファ５５０からのデータはＮＡＮＤゲート５２４の第１の入力へ転送される。 もしデータインバッファ５５０からのデータが論理高レベルであれば、ＮＡＮＤ ゲート５２４の第１の入力から受信されたこの論理高レベルは、論理低出力を発 生させる。ＮＡＮＤゲート５２４の論理低出力はインバータ５２６に供給され、 インバータ５２６は論理高出力を発生する。ＮＡＮＤゲート５２４及びインバー タ５２６はビットラッチ回路５２４及び５２６を構成しており、ＮＡＮＤゲート ５２４の第１の入力から受信されたデータをラッチする。インバータ５２６の出 力の論理高レベルはパスゲート５３０を可能化し、ライン５８６上の信号ＤＬＰ ＷＲをパスゲート５２８へ転送させる。しかしながら、データローディン グ段階中ライン５８４上の信号ＤＬＣＴＬは論理低であり、パスゲート５２８が 信号ＤＬＰＷＲをデータＩ／Ｏライン５７４へ通じさせるのを不能にしている。 その他の場合には、データインバッファ５５０からのデータが論理低レベルで あると、ＮＡＮＤゲート５２４の第１の入力から受信されたこの論理低レベルは 論理高出力を発生させる。ＮＡＮＤゲート５２４の論理高出力はインバータ５２ ６の入力へ供給され、その論理低出力がラッチ回路５２４及び５２６内に記憶さ れる。インバータ５２６の出力の論理低はパスゲート５３０を不能化し、ライン ５８６上の信号ＤＬＰＷＲがパスゲート５２８を介してデータＩ／Ｏライン５７ ４へ通じないようにする。以上のように、ＮＡＮＤゲート５２４及びインバータ ５２６のビットラッチ回路は、データインバッファ５５０から転送されたデータ に対応する入力データの論理高レベルまたは論理低レベルの何れかを記憶するよ うになっている。 1024ビットの全ページまでのためのビットラッチは、前述したプロトコルに基 づいて 16 のビットセグメント内にロードされ、ブロック内の最後の 16 ビット セグメントが検出される。ロードされないビットラッチは０にセットされる。デ ータローディング段階の後に、データインバッファ５５０からの入力データがビ ットラッチ５２４及び５２６内にロードされてしまうと検査シーケンスが実行さ れ、それにデータ書き込み段階が後続する。予備書き込み検査ループ（以下に説 明するシーケンスによる）は、ユーザがそのページに同一データを２回プログラ ムした場合のように、過プログラミングによってセルが不足するのを防ぐ。デー タの書き込みは、ラッチ回路５２４及び５２６内に論理高が記憶されると行われ る。データ書き込み段階中にデータインバッファ５５０から論理高レベル（デー タ＝１）状態を受信すると、論理高レベルがフラッシュＥＥＰＲＯＭアレイのあ るセルにプログラムされる。もし論理低レベル（データ＝０）がデータインバッ ファ５５０から受信され、ラッチ回路５２４及び５２６内に記憶されると、デー タ書き込み段階はフラッシュＥＥＰＲＯＭのメモリセルをプログラムしない。 好ましい例では、論理高レベル（データ＝１）はデータインバッファ５５０か ら転送され、ビットラッチ回路５２４及び５２６内に記憶される。データ書き込 み段階の実行中は、ライン５７８上の信号ＬＡＴＣＨＢが不能化される。信号 ＬＡＴＣＨＰＷＲは高電圧にセットされ、ラッチ回路５２４及び５２６に電力を 供給する。ライン５８２上の信号ＢＬＡＴＥＮは高電圧レベルにセットされ、ラ ッチ回路５２４及び５２６の出力を可能化する。ライン５７２上の信号ＢＬＩＳ ＯＢは高電圧レベルにセットされ、トランジスタ５０２を可能化する。トランジ スタ５０２は、データＩ／Ｏライン５７４を金属ライン１４３に接続する。ライ ン５８４上の信号ＤＬＣＴＬは高電圧レベルにセットされ、パスゲート５２８を 可能化する。ライン５８６上の信号ＤＬＰＷＲは高電圧にセットする。ライン５ ９０上の信号Ｙ０は論理低レベルであり、トランジスタ５４４を不能化する。信 号ＤＩＮＬは論理低レベルであり、データインバッファ５５０からの入力データ をデータＩ／Ｏライン５７４から切り離す。信号ＳＡＥＢは論理低レベルであり 、センスアンプ５５４を不能化する。 データプログラム段階を遂行するために制御信号が適切に初期化されると、ラ イン５８６上の信号ＤＬＰＷＲはデータＩ／Ｏライン５７４へ転送される。信号 ＤＬＰＷＲは、フラッシュＥＥＰＲＯＭアレイ内のメモリセルをプログラムする ためのプログラミング電力を供給する。従って、もしラッチ回路５２４及び５２ ６がデータ＝１状態をラッチすると、パスゲート５３０が可能化されて信号ＤＬ ＰＷＲはパスゲート５２８を通過できるようになる。ライン５７２上の信号ＢＬ ＩＳＯＢはトランジスタ５０２を可能化し、信号ＤＬＰＷＲを金属ライン１４３ （ＭＴＢＬ０）に接続する。 図７を参照する。ライン１４１上の可能化信号ＢＬＴＲ１、またはライン１４ ２上のＢＬＴＲＯはセルの列を金属ライン１４３に接続し、ワードライン上の特 定のメモリセル１２５または１２９をプログラムするためのプログラミング電圧 （−８Ｖに変化する）を信号ＤＬＰＷＲから供給させる。例えば、もしライン１ ４１上のＢＬＴＲ１が選択され、ワードラインＷＬ１が選択されれば、信号ＤＬ ＰＷＲからのプログラミング電圧がメモリセル１２５へ導かれる。 ラッチ回路５２４及び５２６からのデータがメモリセルにプログラムされてし まうと、この回路は、データ書き込み段階においてそのデータが適切にプログラ ムされたことを自動的に検査する準備が整う。これは、ビットラッチをリセット するのか否かを決定するために、以下の５段階シーケンス（Ａ乃至Ｅ）を含んで いる。段階 Ａ 「読み出し」。関連センスアンプを通して不揮発性ビットから実データを読み 出す（１６個のセンスアンプの全てが同時に付勢される、即ち１６ビットが同時 に読み出される）。検知結果は図９のラッチ５５７内に記憶される。例えば、図 ９では、指定されたワードラインから選択されたセルを検査するために、ＢＬＩ ＳＯＢ（５７２）は高（オン）であり、選択されたＹ（５４４、５４６及び他の 14 個のデバイス）はオンであり、センスアンプ（ＳＡ）５５４（及び他の 15 個のＳＡ）は付勢され、ＳＡＲＤ（５９６）は高であってセンスされた結果がラ ッチ（５５７）へ通過できるようにし、そしてＬＡＴＣＨＢ（５７８）、ＤＬＣ ＴＬ（５８４）は低電圧（オフ）であって、この「読み出し」段階中に５２４及 び５２６からなるビットラッチが妨害されないようにしなければならない。選択 されたセルのしきい値電圧は、データライン５７４を介してセンスアンプ（５５ ４）によってセンスされ、センスアンプ（５５４）がセンスするのに充分に長い ある時間の後にラッチ５５７内に記憶される。もしプログラミングの後に、セル のしきい値電圧（ＶＴ）が充分に低ければ（そのセルが低ＶＴ状態にあることを センスアンプ５５４が告げることができる点まで）、インバータ５６０の出力（ または５５８の入力）は低レベルを反映し、ＳＡＲＤ（５９６）がオフになり、 そしてセンスアンプ（５４４）が不能化される。この低レベルは、たとえシーケ ンス内の次の４段階中に読み出しが発生したとしても、新しい位置を再度読み出 す必要を生ずるまでラッチ（５５７）内に記憶される。もしプログラミングの後 に選択されたセルのＶＴが未だ高いと読まれれば、インバータ５６０の出力が高 レベルにある、即ち論理高レベルがラッチ５５７内にラッチされているのである 。ラッチ５５７が高をラッチしていても、または低をラッチしていても、この段 階中にはＲＥＳＬＡＴＢ（５９８）は「高」であるから、デバイス５６４はオフ にされ、データ（５６４）は影響を受けないことに注目されたい。段階 Ｂ 「データライン放電」（選択された、及び選択解除されたものを全て含む）。 この段階の目的は、段階Ｄにおいて説明する。データライン５７４を放電させる 方法は、ＤＭＷＬ（５８８）を高に付勢してトランジスタ５４２及び５４８を導 通させ、ＬＡＴＣＨＢを低にし、ＤＬＣＴＬを低にし、全てのセンスアンプを不 能化し、５６４、５６２をオフにすることによっている。トランジスタ５４２は データライン５７４に記憶されている電荷を放電させる。ＢＬＩＳＯＢ（５７２ ）は低レベルにあり、長い金属ビットライン（ＭＴＢＬ０）をデータライン（５ ７４）から絶縁させているので、放電シーケンスを高速に達成することが可能で ある。段階 Ｃ 「データライン予備帯電」（関連ビットラッチに従って選択的に）。この段階 中、ＤＭＷＬは低レベルにあり、ＢＬＩＳＯＢは未だに低レベルであって、同一 ワードの選択された 16 本のデータライン及び他の選択解除されたデータライン を高電圧レベルに予備帯電させるべきか否かを、ビットラッチ内に記憶されてい るデータによって決定する。例えば、図９において、この段階中ＬＡＴＣＨＢ（ ５７８）は未だにオフであり、ＤＬＣＴＬ（５８４）は低から高へスイッチされ 、データライン５７４は、もしインバータ５２６の出力（５３０のゲート）を「 高」レベルにラッチするのであれば、デバイス５３０及び５２８を介してＤＬＰ ＷＲ（この場合には、Ｖ_ccレベルの電源）をデータライン（５７４）に接続する ことによって高レベルに予備帯電される。そうでなければ、ＤＬＰＷＲはデータ ライン５７４を高レベルに予備帯電させることはできず、データライン５７４は 段階Ｂによって未だに低電圧レベルにあるべきである。段階 Ｄ 「ビットラッチをリセットするのか否か？」。この段階中、ＬＡＴＣＨＢ（５ ７８）は低レベルから高レベルへスイッチされており、もしインバータ５６０の 出力が（段階Ａによって）低であれば（ラッチされていれば）、５６４を導通さ せることによってビットラッチ（インバータ５２４及び５２６からなる）をリセ ットするために、ＲＥＳＬＡＴＢ（５９８）は高から低へスイッチする。選択さ れたセルは既に低ＶＴであるから、次のプログラミング（高電圧パルスシーケン ス）に、低ＶＴであるセルを再度低ＶＴにプログラムさせないように、ビットラ ッチの内容はリセットすべきではない。ビットラッチが先行検査ループ段 階Ｄによってリセットされてしまうか、または第１のプログラミングシーケンス の前においてさえリセット状態であったという機会が存在する。これらの場合、 それ以後のビットラッチリセット段階は、前者の場合にはビットラッチに何等の 効果も与えず、また後者の場合には選択されたセルが高ＶＴであるのか否かはビ ットラッチに何等の効果も与えない（何故ならば、ビットラッチはリセットされ ず（５６４は段階Ａ及びＤにおいてオフにされている）ビットラッチはリセット 状態にあったからである）。もしセルが低ＶＴにあったのであれば、ビットラッ チを再度リセットしてもビットラッチの内容に変化はもたらされない。この実施 では比較回路は必要ではない。 ＬＡＴＣＨＢはフラッシュＥＥＰＲＯＭ設計における全てのビットラッチに対 するグローバル信号であり、５２２、５３２、・・・のゲートが高レベルである と、全てのビットラッチが関連データラインと通信するようになる。これはイン バータ５２６の出力のノードが、関連データライン（例えば、５７４）と電荷を 共用するようになることを意味している。適切なデータを（インバータ５２６と 戦って）ビットラッチ内にセットできるようにするために、インバータ５２６は 駆動能力が弱いデバイスであるように設計されている。従って、ＬＡＴＣＨＢ（ ５７８）が「高」である場合、弱いインバータ（５２６）は電荷共用問題に悩ま され、ビットラッチの完全性に不確実さがもたらされる。 段階Ｂ及びＣの目的は、段階Ｄに入る前に、即ちＬＡＴＣＨＢ（５７８）が低 から高へスイッチする前に、データラインに適切な電圧レベルを配置し、たとえ 回路が上述したように設計されていて、それらなしでも適切な動作を保証できる としても、何等かの「電荷共用問題」を回避することである。段階Ｂ中に全ての データラインは低レベルまで放電され、次いで段階Ｃにおいて関連ビットラッチ が高レベルを「記憶」しているデータラインのみが高レベルに予備帯電される。 従って、段階Ｂ及びＣは、ここでは設計の安全のために挿入されたオプショナル の段階である。段階 Ｅ 「全てのデータラインを再度放電」。プログラミング・検査のために次のワー ドに移動する前のこの時点で（より正確に言えば、新しいワードに変化して段階 Ａから段階Ｄまでを繰り返す）、プログラム・検査活動は殆ど遂行されており、 論理コントロールは残留電荷を全てのデータラインから除去し、新しいワードへ スイッチする。例えば、この段階中にＬＡＴＣＨＢ（５７８）は「低」レベルに あり、ＲＥＳＬＡＴＢ（５９８）は「高」レベルにあり、ＤＭＷＬ（５８８）は 「高」レベルにあり、そしてＢＬＩＳＯＢ（５７２）は「高」レベルにある。 以上のように、図９のページプログラム・自動検査回路は、プログラムされた メモリセルを自動的に検査する独特な特色を提供している。ラッチ回路５２４及 び５２６は、データインバッファ５５０から受信した入力データを記憶する。ラ ッチ回路５２４及び５２６内に記憶されたデータはＡＢＬＲＥＳ１を制御し、も しプログラムする必要がある１つ以上のセルが存在すれば、この信号を論理低レ ベルにセットする。プログラム検査シーケンス中、全てのページメモリセルが検 査されるまでは信号ＡＢＬＲＥＳ１は論理低レベルに留まり、その後、全てのラ ッチ（５２４及び５２６）は論理低レベルにリセットされ、信号ＡＢＬＲＥＳ１ は論理高レベルにリセットされてメモリセルが適切にプログラムされたことを指 示する。プログラム検査シーケンスは自動である。 自動検査シーケンス中、ライン５９９上の信号ＰＧＰＶＢは論理低レベルにな って電荷をライン５７７に供給する。ラッチ回路５２４及び５２６がリセットさ れると、トランジスタ５１０は不能化され、ライン５７７上の電荷は最早接地へ 放電されない。ライン５７７上の信号ＡＢＬＲＥＳ１は、論理高レベルになる。 この論理高レベルがインバータ５１８の入力に供給され、その出力はインバータ ５２０の入力に印加され、そしてインバータ５２０はライン５７９上に論理高レ ベルの信号ＡＢＬＲＥＳを出力する。ライン５７９上の信号ＡＢＬＲＥＳが論理 高レベルであることは、メモリセルのページがプログラム検査に合格したことを このページプログラム検査信号によって知らせているのである。 アレイ内のメモリセルのページ内の各メモリセルは、トランジスタ５１０を付 勢してライン５７７上の信号ＡＢＬＲＥＳ１を低レベルにすることができる。従 って、アレイ内のメモリセルのページ内のプログラム検査に不合格のどのメモリ セルも出力ＡＢＬＲＥＳを低レベルにすることができる。ライン５７９上のＡＢ ＬＲＥＳが論理低レベルであることは、アレイ内のメモリセルのページ内の 少なくとも１つのメモリセルが適切にプログラムされず、検査に不合格であった ことを信号する。以上のように、検査に不合格のどのメモリセルもライン５７９ 上のＡＢＬＲＥＳ信号を論理低レベルにすることができる。全てのメモリセルが 適切にプログラムされ、検査に合格すると、ライン５７９上のＡＢＬＲＥＳ信号 は論理高レベルになる。 動作中、プログラムに成功しなかったメモリセルは、信号ＡＢＬＲＥＳが論理 高レベルになるまで再プログラムされ、再検査される。もしページがプログラム 検査に繰り返し不合格であれば、プログラミングシーケンスのルーピングを防ぐ ために、再試行の回数は制限される。 図１０は、図９のフラッシュＥＥＰＲＯＭ回路のプログラムの流れを示す流れ 図である。プロセスは、データをプログラムすべきセクタ（例えば、セクタ１７ ０−１）を消去することから開始される（ブロック７００）。セクタを消去した 後に、消去検査動作が遂行される（ブロック７０１）。次に、入力アドレスに応 答して、ページ数０または１、及びセグメント数１−８がホストプロセッサによ ってセットされる（ブロック７０２）。 ページ数及びセグメント数をセットした後に、ページバッファに１バイトから 全ページまでを含むブロックがロードされる（ブロック７０３）。ページバッフ ァには特定のプログラム動作に合わせてデータの全ページをロードすることも、 またはデータの単一のバイトをロードすることもできる。自動プログラムサイク ルのロード部分の終わりは、前述したパターン一致によって指示される。次に検 査動作が実行され、ユーザが事前に消去していないか、または同一データを再プ ログラムしようとしている場合には、どのセルがプログラミングを必要としてい るかを決定する（ブロック７０４）。ページバッファにローディングした後に、 プログラムされるセグメントにプログラム電位が印加される（ブロック７０５） 。ページプログラム動作の後に、ページを検査する検査動作が実行される。検査 動作中にプログラムされたページが読み出され、読み出された各対応データビッ トがセンスアンプデータラッチ内に記憶される（ブロック７１５）。 検査に合格したページビットはリセットされる（ブロック７２２）。次にアル ゴリズムは、全てのページビットがそのページバッファ内でターンオフされたか どうかが決定される（ブロック７２３）。もしそれらが全てオフでなければ、ア ルゴリズムは再試行が最大回数行われたかどうかを決定し（ブロック７１０）、 もし未だであればブロック７０５へループして失敗したビットを再プログラムす るように再度ページをプログラムする。合格したビットは、検査動作中にページ バッファ内の対応ビットが０にリセットされているので再プログラムされない。 もしブロック７１０において再試行が最大回数行われていれば、アルゴリズムは 終了し（ブロック７３０）、動作が不成功であったことが知らされる。 もしブロック７２３において全てのページビットがオフであれば、アルゴリズ ムはそのセクタが完了したかどうか、即ち、セクタの両ページに書き込まれ、両 方が完了したかどうかを決定する（ブロック７２５）。これはＣＰＵが決定する パラメータである。もしセクタが完了していなければ、アルゴリズムはブロック ７０２へループし、ページ数またはセグメント数の適切な一方を更新する。もし ブロック７２５においてセクタが完了していれば、アルゴリズムは終了する（ブ ロック７３０）。 以上説明したように、メモリに印加されるアドレス及び／またはデータ信号内 の変化に応答してロードサイクルの終わりを検出する自動プログラム機能を有す る新しいフラッシュＥＥＰＲＯＭアレイアーキテクチャが提供される。このアー キテクチャは、２つの隣接するローカルドレインビットラインが１つの共通ソー スビットラインを共用するような、独特なセルレイアウトによって得られる極め て稠密なコアアレイを提供する。またこのレイアウトは、アレイ内の２列のセル 毎に単一の金属ラインを使用できるように最適化されている。更に、このレイア ウトは、共用ワードラインによって更に縮小されているので、ワードラインドラ イバのピッチが出力アレイのサイズに影響を与えることはない。セクタ消去は本 発明のセグメント化可能なアーキテクチャを使用して実行することができる。ま たページプログラム及び自動検査回路は、メモリセルの効率的な、且つ正確なプ ログラミングを提供する。以上のように、これらの技術を使用することによって 高性能で、信頼できるフラッシュメモリアレイを達成することが可能である。 以上にフラッシュＥＥＰＲＯＭアレイのｎチャンネル実施例を説明した。当業 者ならば、当分野において公知の技術を使用してｐチャンネル等価回路を実現で きることは明白であろう。更に、上記アーキテクチャは、フラッシュＥＥＰＲＯ Ｍセルに関して設計されている。このアーキテクチャの多くの面は、いろいろな メモリ回路アレイに適用することができる。 結論として、本発明は、所与のページプログラミング動作によって記憶される データのブロックの長さを任意に限定することができ、また自動プログラミング サイクルのプログラムロードセグメントの終わりを指示するための 100マイクロ 秒パルスを必要としないページプログラムされるフラッシュＥＥＰＲＯＭデバイ スを提供する。本システムは、16 メガビットまたはそれ以上のデータを浮遊ゲ ートメモリ集積回路内に記憶する高密度集積回路メモリに特に適している。 本発明の好ましい実施例の以上の記述は、図示及び説明の目的でなされたもの である。この説明で充分であるとか、説明した正確な形状に本発明を限定するも のであるとかを意図するものではない。明らかに、当業者ならば多くの変更及び 変形を考案できよう。本発明の範囲は、請求の範囲によって限定されることを意 図するものである。

【手続補正書】 【提出日】１９９８年１月２６日 【補正内容】 請求の範囲 (1) 集積回路メモリであって、 記憶要素のアレイと、 アドレス及びデータを受信する入力を有し、上記アレイに接続され、上記入 力上のアドレス及びデータに応答して上記アレイ内のデータセグメントを読み出 し、上記アレイ内にデータセグメントを記憶する入力／出力回路と、 上記入力／出力回路に接続され、上記入力／出力回路において受信されたア ドレス及びデータの少なくとも一方を含むパターンに応答してデータのブロック の最後のセグメントを検出する論理を含み、上記入力／出力回路において受信さ れたアドレス及びデータのシーケンスに応答してデータのブロックを記憶するプ ロセスを実行するコマンド論理と、 を備えていることを特徴とする集積回路メモリ。 (2) 上記パターンは連続する突き合わせ用アドレスを含み、上記コマンド論理は アドレスのための記憶要素と、受信したアドレスと上記記憶要素内のアドレスと を突き合わせるコンパレータとを含んでいる請求項(1)に記載のメモリ。 (3) 上記パターンは連続する突き合わせ用アドレス及びデータセグメントを含み 、上記コマンド論理はアドレス及びデータセグメントのための記憶要素と、受信 したアドレス及びデータセグメントと上記記憶要素内のアドレス及びデータセグ メントとを突き合わせるコンパレータとを含んでいる請求項(1)に記載のメモリ 。 (4) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記パターンは上記アドレスフィールド外のコマンドアドレスを 含み、上記コマンド論理は上記コマンドアドレスのための記憶要素と、受信した アドレスと上記記憶要素内のコマンドアドレスとを突き合わせるコンパレータと を含んでいる請求項(1)に記載のメモリ。 (5) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスは高位セグメント及び低位セグメントを有し、上記 パターンは、データのブロックのローディングの後に供給される上記アドレ スフィールド外のビットパターンからなる上記アドレスの高位セグメント内に供 給される開始コマンドを含んでいる請求項(1)に記載のメモリ。 (6) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスは高位セグメント及び低位セグメントを有し、上記 パターンは、データのブロックのローディング中に供給される上記アドレスフィ ールド外のビットパターンからなる上記アドレスの高位セグメント内に供給され るロードコマンドを含んでいる請求項(1)に記載のメモリ。 (7) 上記パターンは、上記シーケンス内の最後のデータセグメントのローディン グ中に、上記受信したアドレスの上記高位セグメントが上記ロードコマンドから 上記アドレスフィールド内の値へ変化することを含む請求項(6)に記載のメモリ 。 (8) 上記アレイは、浮遊ゲートメモリセルからなる請求項(1)に記載のメモリ。 (9) 上記コマンド論理に応答し、上記ブロック内の上記最後のセグメントが検出 された後に、自動的に、上記データのブロックをプログラムし、そのプログラミ ングを検査する状態マシンを含んでいる請求項(1)に記載のメモリ。 (10)上記アレイは浮遊ゲートメモリセルからなり、上記入力／出力回路は、上記 ブロック内の上記最後のセグメントが検出された後に、自動的に、上記データの ブロックをプログラムし、そのプログラミングを検査する状態マシンを含んでい る請求項(1)に記載のメモリ。 (11)上記入力／出力回路は、上記状態マシンに接続されていてプログラムすべき セル内にファウラ・ノルトハイムトンネリングを生じさせる電位を上記浮遊ゲー トセルに印加する資源を含んでいる請求項(10)に記載のメモリ。 (12)上記入力／出力回路は、上記状態マシンに接続されていてプログラムすべき セル内に熱い電子注入を生じさせる電位を上記浮遊ゲートセルに印加する資源を 含んでいる請求項(10)に記載のメモリ。 (13)上記入力／出力回路は、上記アドレス及びデータセグメントのシーケンスの ためのタイミングを確立する制御信号を受信し、上記コマンド論理は、上記ブロ ックがロードされることを指示する特性パルス幅を有する制御信号内のパルスを 検出する論理を含み、上記入力／出力回路は、上記コマンド論理に応答し て上記ブロック内の上記最後のセグメントまたはパルスが検出された後に、自動 的に、上記データのブロックをプログラムし、そのプログラミングを検査する状 態マシンを含んでいる請求項(1)に記載のメモリ。 (14)上記パターンは、上記シーケンス中のアドレスの移行からなる請求項(1)に 記載のメモリ。 (15)半導体サブストレート上の浮遊ゲートメモリ回路であって、 少なくともＭ行及びＮ列の浮遊ゲートセルを含むメモリアレイと、 各々が上記Ｍ行の浮遊ゲートセルの１つの浮遊ゲートセルに接続されている Ｍワードラインと、 各々が上記Ｎ列の浮遊ゲートセルの少なくとも１つの浮遊ゲートセルに接続 されている複数のビットラインと、 アドレス及びデータを受信する入力を有する入力回路と、 上記入力回路に接続され、上記入力／出力回路において受信されたアドレス 及びデータの少なくとも一方を含むパターンに応答してデータのブロックの最後 のセグメントを検出する論理を含み、上記入力回路において受信されたアドレス 及びデータのシーケンスに応答してデータのブロックを記憶するプロセスを実行 するコマンド論理と、 上記入力回路に接続され、上記データのブロックを記憶し、上記データのブ ロックを上記Ｎ列の浮遊ゲートセルに供給するページバッファと、 上記コマンド論理、上記ページバッファ、及び上記Ｍワードラインに接続さ れ、上記ブロック内の最後のセグメントを検出した後に上記ページバッファ内に 記憶されている上記入力データに応答してプログラミング電圧を選択されたワー ドラインに供給し、上記選択されたワードラインによってアクセスされた行の浮 遊ゲートセルに上記入力データをプログラムする書き込み制御回路と、 上記ページバッファに接続され、上記浮遊ゲートセルが上記ページバッファ 内のデータのブロックでプログラムされたことを検査するプログラム検査回路と 、 を備えていることを特徴とする浮遊ゲートメモリ回路。 (16)浮遊ゲートメモリデバイス内のあるページより少ないか、または等しいデー タからなるデータのブロックを記憶するための方法であって、 自動プログラム動作を指示するコマンドを上記メモリデバイスに供給する段 階と、 上記コマンドを供給した後に、アドレス及びデータのセグメントのストリー ムを供給して上記供給されたセグメントをページバッファ内に記憶させる段階と 、 上記アドレス及びデータのセグメントのストリームを監視して上記ストリー ム内の上記データのブロックの終わりを信号するパターンを検出する段階と、 上記パターンを検出した後に、プログラム動作を実行して上記ページバッフ ァからの上記データのブロックを記憶させる段階と、 を備えていることを特徴とする方法。 (17)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファアド レスセグメントとを有し、上記パターンは、データのブロックのローディングの 後に供給される上記アドレスフィールド外のビットパターンからなる上記アドレ スのページアドレスセグメント内に供給される開始コマンドを含んでいる請求項 (16)に記載の方法。 (18)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファアド レスセグメントとを有し、上記パターンは、データのブロックのローディング中 に供給される上記アドレスフィールド外のビットパターンからなる上記アドレス のページアドレスセグメント内に供給されるロードコマンドと、上記ページアド レスセグメントフィールドがアドレスフィールド内の値に変化することを含んで いる請求項(16)に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワン レイ リン アメリカ合衆国 カリフォルニア州 94539 フリーモント ウィッチトウ ド ライヴ 709 (72)発明者 チェン ヤオ ウー 台湾 タイペイ ホッピング イースト ロード レーン 118 セクター ２ エ フ３−＃５ (72)発明者 フン チュン シウン 台湾 シン チュ ユニヴァーシティー ロード レーン 81 アーリー ３ エフ ４−＃５ (72)発明者 ショーン フーチャ 台湾 シン チュ サイエンス ベースド インダストリアル パーク ウォーター フロント ロード ファースト ナンバー ２−３エフ

Claims (1)

1. 【特許請求の範囲】 (1) 集積回路メモリであって、 記憶要素のアレイと、 アドレス及びデータを受信する入力を有し、上記アレイに接続され、上記入 力上のアドレス及びデータに応答して上記アレイ内のデータセグメントを読み出 し、上記アレイ内にデータセグメントを記憶する入力／出力回路と、 上記入力／出力回路に接続され、上記入力／出力回路において受信されたア ドレス及びデータの少なくとも一方を含むパターンに応答してデータのブロック の最後のセグメントを検出する論理を含み、上記入力／出力回路において受信さ れたアドレス及びデータのシーケンスに応答してデータのブロックを記憶するプ ロセスを実行するコマンド論理と、 を備えていることを特徴とする集積回路メモリ。 (2) 上記パターンは連続する突き合わせ用アドレスを含み、上記コマンド論理は アドレスのための記憶要素と、受信したアドレスと上記記憶要素内のアドレスと を突き合わせるコンパレータとを含んでいる請求項(1)に記載のメモリ。 (3) 上記パターンは連続する突き合わせ用アドレス及びデータセグメントを含み 、上記コマンド論理はアドレス及びデータセグメントのための記憶要素と、受信 したアドレス及びデータセグメントと上記記憶要素内のアドレス及びデータセグ メントとを突き合わせるコンパレータとを含んでいる請求項(1)に記載のメモリ 。 (4) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記パターンは上記アドレスフィールド外のコマンドアドレスを 含み、上記コマンド論理は上記コマンドアドレスのための記憶要素と、受信した アドレスと上記記憶要素内のコマンドアドレスとを突き合わせるコンパレータと を含んでいる請求項(1)に記載のメモリ。 (5) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスは高位セグメント及び低位セグメントを有し、上記 パターンは、データのブロックのローディングの後に供給される上記アドレ スフィールド外のビットパターンからなる上記アドレスの高位セグメント内に供 給される開始コマンドを含んでいる請求項(1)に記載のメモリ。 (6) 上記記憶されるデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスは高位セグメント及び低位セグメントを有し、上記 パターンは、データのブロックのローディング中に供給される上記アドレスフィ ールド外のビットパターンからなる上記アドレスの高位セグメント内に供給され るロードコマンドを含んでいる請求項(1)に記載のメモリ。 (7) 上記パターンは、上記シーケンス内の最後のデータセグメントのローディン グ中に、上記受信したアドレスの上記高位セグメントが上記ロードコマンドから 上記アドレスフィールド内の値へ変化することを含む請求項(6)に記載のメモリ 。 (8) 上記アレイは、浮遊ゲートメモリセルからなる請求項(1)に記載のメモリ。 (9) 上記コマンド論理に応答し、上記ブロック内の上記最後のセグメントが検出 された後に、自動的に、上記データのブロックをプログラムし、そのプログラミ ングを検査する状態マシンを含んでいる請求項(1)に記載のメモリ。 (10)上記アレイは浮遊ゲートメモリセルからなり、上記入力／出力回路は、上記 ブロック内の上記最後のセグメントが検出された後に、自動的に、上記データの ブロックをプログラムし、そのプログラミングを検査する状態マシンを含んでい る請求項(1)に記載のメモリ。 (11)上記入力／出力回路は、上記状態マシンに接続されていてプログラムすべき セル内にファウラ・ノルトハイムトンネリングを生じさせる電位を上記浮遊ゲー トセルに印加する資源を含んでいる請求項(10)に記載のメモリ。 (12)上記入力／出力回路は、上記状態マシンに接続されていてプログラムすべき セル内に熱い電子注入を生じさせる電位を上記浮遊ゲートセルに印加する資源を 含んでいる請求項(10)に記載のメモリ。 (13)上記入力／出力回路は、上記アドレス及びデータセグメントのシーケンスの ためのタイミングを確立する制御信号を受信し、上記コマンド論理は、上記ブロ ックがロードされることを指示する特性パルス幅を有する制御信号内のパルスを 検出する論理を含み、上記入力／出力回路は、上記コマンド論理に応答し て上記ブロック内の上記最後のセグメントまたはパルスが検出された後に、自動 的に、上記データのブロックをプログラムし、そのプログラミングを検査する状 態マシンを含んでいる請求項(1)に記載のメモリ。 (14)上記パターンは、上記シーケンス中のアドレスの移行からなる請求項(1)に 記載のメモリ。 (15)半導体サブストレート上の浮遊ゲートメモリ回路であって、 少なくともＭ行及びＮ列の浮遊ゲートセルを含むメモリアレイと、 各々が上記Ｍ行の浮遊ゲートセルの１つの浮遊ゲートセルに接続されている Ｍワードラインと、 各々が上記Ｎ列の浮遊ゲートセルの少なくとも１つの浮遊ゲートセルに接続 されている複数のビットラインと、 アドレス及びデータを受信する入力を有する入力回路と、 上記入力回路に接続され、上記入力／出力回路において受信されたアドレス 及びデータの少なくとも一方を含むパターンに応答してデータのブロックの最後 のセグメントを検出する論理を含み、上記入力回路において受信されたアドレス 及びデータのシーケンスに応答してデータのブロックを記憶するプロセスを実行 するコマンド論理と、 上記入力回路に接続され、上記データのブロックを記憶し、上記データのブ ロックを上記Ｎ列の浮遊ゲートセルに供給するページバッファと、 上記コマンド論理、上記ページバッファ、及び上記Ｍワードラインに接続さ れ、上記ブロック内の最後のセグメントを検出した後に上記ページバッファ内に 記憶されている上記入力データに応答してプログラミング電圧を選択されたワー ドラインに供給し、上記選択されたワードラインによってアクセスされた行の浮 遊ゲートセルに上記入力データをプログラムする書き込み制御回路と、 上記ページバッファに接続され、上記浮遊ゲートセルが上記ページバッファ 内のデータのブロックでプログラムされたことを検査するプログラム検査回路と 、 を備えていることを特徴とする浮遊ゲートメモリ回路。 (16)上記ページバッファは、上記複数のビットラインの対応するビットラインに 接続されている複数のビットラッチを含み、上記プログラム検査回路は、上記ペ ージバッファと上記ビットラインとに接続されていて対応するビットライン上の ある浮遊ゲートセル内に記憶されたデータが第２のバイナリ値と一致した時に上 記ビットラッチを第１のバイナリ値にリセットする論理を含んでいるセグメント (15)に記載の浮遊ゲートメモリ回路。 (17)上記Ｎ列の浮遊ゲートセルのある行は、第１のページ及び第２のページを含 み、 上記ページバッファは、入力データを浮遊ゲートセルのあるページに供給す る ようになっている請求項(15)に記載の浮遊ゲートメモリ回路。 (18)上記プログラム検査回路は、上記浮遊ゲートセルからの記憶されたデータと 上記ページバッファ内のデータとに応答して全てのプログラムされた浮遊ゲート セルがプログラム検査に合格した時にプログラム検査合格信号を発生する論理を 含んでいる請求項(16)に記載の浮遊ゲートメモリ回路。 (19)上記プログラム検査回路は、全ての上記ビットラッチが上記第１のバイナリ 値を記憶した時にプログラム検査合格信号を生成するようになっている請求項(1 6)に記載の浮遊ゲートメモリ回路。 (20)上記書き込み制御回路は、選択されたセットの浮遊ゲートセルに接続されて いるワードラインにワードラインプログラム電位を印加し、上記第２のバイナリ 値を記憶しているビットラッチに接続されているビットラインにビットラインプ ログラム電位を印加するようになっている請求項(19)に記載の浮遊ゲートメモリ 回路。 (21)上記パターンは連続する突き合わせ用アドレスを含み、上記浮遊ゲートメモ リ回路は、上記入力回路に接続されていてアドレスを保持する記憶要素と、上記 入力回路に接続されていて現在の受信したアドレスと先に受信され上記記憶要素 内に保持されているアドレスとを突き合わせるコンパレータとを含んでいる請求 項(15)に記載の浮遊ゲートメモリ回路。 (22)上記パターンは連続する突き合わせ用アドレス及びデータセグメントを含み 、上記浮遊ゲートメモリ回路は、上記入力回路に接続されていてアドレス及びデ ータセグメントを保持する記憶要素と、上記入力回路に接続されていて現在の受 信したアドレス及びデータセグメントと先に受信され上記記憶要素内に保持され ているアドレス及びデータセグメントとを突き合わせるコンパレータとを含んで いる請求項(15)に記載の浮遊ゲートメモリ回路。 (23)上記ページバッファ内の位置はアドレスフィールド内のアドレスによって識 別され、上記パターンは上記アドレスフィールド外のコマンドアドレスを含み、 上記浮遊ゲートメモリ回路は上記コマンドアドレスのための記憶要素と、受信し たアドレスと上記記憶要素内のコマンドアドレスとを突き合わせるコンパレータ とを含んでいる請求項(15)に記載の浮遊ゲートメモリ回路。 (24)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファアド レスセグメントとを有し、上記パターンは、データのブロックのローディングの 後に供給される上記アドレスフィールド外のビットパターンからなる上記アドレ スのページアドレスセグメント内に供給される開始コマンドを含んでいる請求項 (15)に記載の浮遊ゲートメモリ回路。 (25)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファアド レスセグメントとを有し、上記パターンは、データのブロックのローディング中 に供給される上記アドレスフィールド外のビットパターンからなる上記アドレス のページアドレスセグメント内に供給されるロードコマンドを含んでいる請求項 (15)に記載の浮遊ゲートメモリ回路。 (26)上記パターンは、上記シーケンス内の最後のデータセグメントのローディン グ中に、上記受信したアドレスの上記ページアドレスセグメントが上記ロードコ マンドから上記アドレスフィールド内の値へ変化することを含む請求項(25)に記 載の浮遊ゲートメモリ回路。 (27)上記入力回路は、上記アドレス及びデータセグメントのシーケンスのための タイミングを確立する制御信号を受信し、上記コマンド論理は、上記ブロックが ロードされることを指示する特性パルス幅を有する制御信号内のパルスを検出す る論理を含み、上記書き込み制御回路は、上記ブロック内の最後のセグメ ントまたは上記パルスの何れかの検出に応答してプログラム電圧を印加するよう になっている請求項(15)に記載の浮遊ゲートメモリ回路。 (28)上記浮遊ゲートセルに印加される上記プログラム電圧は、プログラムすべき セル内にファウラ・ノルトハイムトンネリングを生じさせる請求項(15)に記載の 浮遊ゲートメモリ回路。 (29)上記浮遊ゲートセルに印加される上記プログラム電圧は、プログラムすべき セル内に熱い電子注入を生じさせる請求項(15)に記載の浮遊ゲートメモリ回路。 (30)上記パターンは、上記シーケンス中のアドレスの移行からなる請求項(15)に 記載の浮遊ゲートメモリ回路。 (31)浮遊ゲートメモリデバイス内のあるページより少ないか、または等しいデー タからなるデータのブロックを記憶するための方法であって、 自動プログラム動作を指示するコマンドを上記メモリデバイスに供給する段 階と、 上記コマンドを供給した後に、アドレス及びデータのセグメントのストリー ムを供給して上記供給されたセグメントをページバッファ内に記憶させる段階と 、 上記アドレス及びデータのセグメントのストリームを監視して上記ストリー ム内の上記データのブロックの終わりを信号するパターンを検出する段階と、 上記パターンを検出した後に、プログラム動作を実行して上記ページバッフ ァからの上記データのブロックを記憶させる段階と、 を備えていることを特徴とする方法。 (32)上記パターンは、上記ストリーム内に２つの突き合わせ用アドレスを順番に 含んでいる請求項(31)に記載の方法。 (33)上記パターンは、２つの突き合わせ用アドレス及びデータのセグメントのシ ーケンスをシステム内に含んでいる請求項(31)に記載の方法。 (34)上記パターンは、予め指定されたコマンドアドレスと突き合わせるアドレス を上記ストリーム内に含んでいる請求項(31)に記載の方法。 (35)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファア ドレスセグメントとを有し、上記パターンは、データのブロックのローディング の後に供給される上記アドレスフィールド外のビットパターンからなる上記アド レスのページアドレスセグメント内に供給される開始コマンドを含んでいる請求 項(31)に記載の方法。 (36)上記記憶すべきデータのための位置はアドレスフィールド内のアドレスによ って識別され、上記アドレスはページアドレスセグメントとページバッファアド レスセグメントとを有し、上記パターンは、データのブロックのローディング中 に供給される上記アドレスフィールド外のビットパターンからなる上記アドレス のページアドレスセグメント内に供給されるロードコマンドと、上記ページアド レスセグメントフィールドがアドレスフィールド内の値に変化することを含んで いる請求項(31)に記載の方法。 (37)上記パターンは、上記シーケンス内の最後のデータセグメントのロード中に 、上記受信したアドレスの上記ページアドレスセグメントがロードコマンドから 上記アドレスフィールド内の値に変化することを含む請求項(36)に記載の方法。 (38)上記記憶段階は、上記データのブロックを並列に記憶することを含む請求項 (31)に記載の方法。 (39)上記データのブロックの記憶を自動的に検査し、もし誤りが見出されれば上 記記憶を再試行する段階を含んでいる請求項(31)に記載の方法。 (40)上記パターンは、上記ストリーム中のアドレスの移行からなる請求項(31)に 記載の方法。