KR100592743B1 - 비휘발성 반도체 기억 장치 - Google Patents

Abstract

본 발명은 기록 동작이나 소거 동작에 따라 기록 검증 동작이나 소거 검증 동작이 행해지는 비휘발성 반도체 기억 장치에 있어서, 검증 결과로서 기록 또는 소거시에 발생되는 불량 셀의 어드레스의 특정(特定)을 고속화하는 것을 목적으로 한다.

복수의 메모리 셀(101C)을 갖는 비휘발성 반도체 기억 장치에 있어서, 워드선(WL)의 선택에 따라서 메모리 셀(101C)에 한 번에 기록 또는 소거되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼 회로군(102)과, 그 분할된 N개의 단위마다 기록 데이터를 검증하여 그 검증 결과를 외부로 출력하는 회로(103∼107)를 구비한다. 데이터를 분할하여 출력할 수 있기 때문에 기록이나 소거가 충분히 행해지지 않은 불량 셀의 특정을 N분의 1 범위내에서 조사하여 행할 수 있다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 비휘발성 반도체 기억 장치의 일례의 플래시 메모리를 나타내는 블럭도.

도 2는 상기 플래시 메모리의 분할 버퍼 회로를 나타내는 블럭도.

도 3은 상기 분할 버퍼 회로내의 단위 버퍼의 구성을 나타내는 회로도.

도 4는 상기 플래시 메모리의 검증 회로의 구성을 나타내는 회로도.

도 5는 상기 플래시 메모리의 검증 결과 발생 회로의 구성을 나타내는 회로도.

도 6은 상기 플래시 메모리의 래치 회로의 구성을 나타내는 회로도.

도 7은 상기 플래시 메모리의 최초의 입출력 단자에 접속하는 출력 회로의 구성을 나타내는 회로도.

도 8은 상기 플래시 메모리의 다른 입출력 단자에 접속하는 출력 회로의 구성을 나타내는 회로도.

도 9는 상기 플래시 메모리의 다른 래치 회로의 구성을 나타내는 회로도.

도 10은 상기 플래시 메모리에 있어서 정상(正常) 종료할 때의 기록 동작과 그 검증 동작을 설명하기 위한 타임 차트.

도 11은 상기 플래시 메모리에 있어서 이상(異常) 종료할 때의 기록 동작과 그 검증 동작을 설명하기 위한 타임 차트.

도 12는 상기 플래시 메모리에 있어서 정상 종료할 때의 소거 동작과 그 검증 동작을 설명하기 위한 타임 차트.

도 13은 상기 플래시 메모리에 있어서 이상 종료할 때의 소거 동작과 그 검증 동작을 설명하기 위한 타임 차트.

도 14는 상기 플래시 메모리에 있어서 기록 동작과 그 검증 동작후의 불량 셀의 특정을 위한 플로우차트.

도 15는 상기 플래시 메모리에 있어서 소거 동작과 그 검증 동작후의 불량 셀의 특정을 위한 플로우차트.

도 16은 종래의 플래시 메모리의 일례를 나타내는 블럭도.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 컨트롤러

101 : 메모리 셀 어레이

101C : 메모리 셀

102 : 버퍼 회로군

103 : 검증 회로군

104 : 검증 결과 발생 회로

105 : 래치 회로

106 : 출력 회로

107 : 래치 회로

110 : 래치 회로

120 : 노드

121 : 노드

130 : 감지 노드

BL : 비트선

WL : 워드선

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 구체적으로는, 복수의 메모리 셀에 대하여 한 번에 데이터의 기록이나 소거를 행하는 플래시 메모리 등의 비휘발성 반도체 기억 장치에 관한 것이다.

플래시 메모리 등의 비휘발성 반도체 기억 장치는 파일 용도의 데이터 격납용 디바이스로서 이용되는 경우가 많다. 또한, 이러한 비휘발성 반도체 기억 장치에의 데이터 기록은 페이지(page)라고 불리는 단위(예컨대 512 바이트)마다 동시에 행해지고, 기억 장치에서의 데이터 소거도 블록(block)이라고 불리는 단위(예컨대, 8 킬로바이트)마다 동시에 행해진다.

일반적으로, 비휘발성 반도체 기억 장치에서는 데이터의 기록이나 소거를 했을 때 임의의 확률로 불량이 발생하게 된다. 이 때문에 기억 장치에서는 데이터의 기록이나 소거마다, 그 기록된 데이터 또는 소거된 데이터가 적절한 것인지 아닌지 를 장치 내부에서 자동적으로 검증(verify)한다. 이 검증을 통상 복수 회 행하며, 메모리 셀에의 기록이나 소거를 검증 결과가 양호해질때까지 거듭 행한다. 그리고, 최종적인 검증 결과는 외부로부터 커맨드를 부여함으로써, 장치의 외부에서 판독할 수 있다.

도 16은 이러한 검증 결과를 외부에서 판독할 수 있는 종래의 플래시 메모리의 일례의 회로를 나타낸다. 이 플래시 메모리에는 복수의 메모리 셀이 배열된 메모리 셀 어레이(301)와, 선택된 메모리 셀에 기록 또는 소거해야 할 데이터를 일시적으로 격납하는 M개의 페이지 버퍼군(302-0∼302-(M-1))이 설치되어 있다. 이 플래시 메모리에는 N개의 출력 회로(306-0∼306-(N-1))로 이루어진 출력 회로군(306)이 설치되며, 이들 출력 회로군(306)을 통해 데이터의 입출력이 행해진다. 여기서, 페이지 버퍼군의 개수 M은 출력 포트수 N에 대응하는 수로서, 예컨대 M과 N은 같게 설정된다.

이 플래시 메모리에는 검증 결과를 출력하기 위한 회로로서, 컨트롤러(300)의 제어에 의해 동작하는 검증 회로(303)가 더 설치되며, 검증시에 M개의 페이지 버퍼군(302-0∼302-(M-l))으로부터의 기록 검증 신호(PV)와 소거 검증 신호(EV)를 수신한다. 이들 기록 검증 신호(PV)와 소거 검증 신호(EV)는 전체 페이지 버퍼군(302-0∼302-(M-1))에서 각각 공통의 신호선을 통해 검증 회로(303)에 입력되고, 전체 페이지 버퍼군(302-0∼302-(M-1))에 대응하는 메모리 셀에 하나라도 불량이 있는 경우에 저레벨이 되고, 대응하는 모든 메모리 셀에 불량이 없는 경우에는 고레벨을 유지한다. 검증 결과를 나타내는 신호(VPASS)는 검증 회로(303)로부 터 래치 회로(307)를 통해 출력 회로군(306)내의 IO0 단자에 대응하는 출력 회로(306-0)에 전송된다. 따라서, 검증 결과 불량이 있을 때는 IO0 단자의 출력에 그 불량을 나타내는 출력이 나타난다.

최종 검증 결과 이상(異常)이 있는 경우라도, 즉, IO0 단자의 출력이 불량을 나타내는 경우라도, 예를 들면 외부 장치가 ECC 회로(오류 검출 정정 회로)를 갖는 경우나, 특정한 컬럼 어드레스만이 불량이라서 그 어드레스에 액세스하지 않으면 기억 장치로서 사용할 수 있는 경우 등, 장치의 사용 상황에 따라서는 기억 장치로서 사용 가능한 경우가 있다. 이러한 경우에는 그 불량이 된 메모리 셀의 어드레스를 특정할 필요가 생긴다. 종래의 기억 장치에서는 IO0 단자의 출력이 불량을 나타내는 경우라도, 그 시점에서는 불량 셀의 어드레스는 미리 특정되지 않는다. 이 때문에 장치 내부의 페이지 버퍼군(302-0∼302-(M-1))의 데이터를 판독하기 위한 커맨드를 입력하고, 그 데이터를 판독하여 불량 셀의 어드레스를 특정하고 있다. 이 불량이 된 메모리 셀의 어드레스는 데이터의 판독이 외부로부터 주어지는 클록에 동기하여 특정된다. 즉, 기록 데이터의 불량 어드레스를 특정하기 위해서는, 페이지가 상술한 바와 같이 512 바이트인 경우에, 최대 512회의 클록이 필요하고, 소거 데이터의 불량 어드레스를 특정하는 경우에는, 블록의 8 킬로바이트분이 된다. 여기서, 클록의 사이클 타임을 50 나노초로 한 때에는 기록 데이터의 불량 어드레스를 특정하는 데에는 최대 25.6 마이크로초나 소요된다.

따라서, 본 발명은 전술한 종래의 비휘발성 반도체 기억 장치가 갖는 문제를 감안하여 구성된 것으로, 기록이나 소거시의 불량 어드레스의 특정을 고속화하는 것을 목적으로 한다.

본 발명의 비휘발성 반도체 기억 장치는, 워드선의 선택에 따라서, 복수의 메모리 셀에 한 번에 기록되는 데이터 또는 복수의 메모리 셀로부터 한 번에 소거되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼군과, 그 분할된 N 개의 단위마다 메모리 셀이 적절하게 기록되었는 지의 여부 또는 적절하게 소거되었는 지의 여부를 검증하여 그 검증 결과를 외부에 출력하는 회로를 갖는 것을 특징으로 한다.

본 발명에서는 메모리 셀에 한 번에 기록되는 데이터 또는 소거해야할 데이터를 N개(N은 소정의 자연수)로 분할하여 버퍼군에 격납하고, 그 다음에 N개로 분할된 데이터를 검증하고, 그 검증 결과를 출력하기 위해 전체로서 불량 어드레스를 특정하기 위한 데이터 수는 N분의 1로 축소되어, 그 만큼의 고속화를 도모할 수 있다.

본 발명의 적합한 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 일실시예의 플래시 메모리의 회로도이다. 본 실시예의 플래시 메모리는 그 검증 결과를 고속으로 출력하기 위한 주된 구성으로서, 그 플래시 메모리를 제어하는 컨트롤러(100)와, 복수의 메모리 셀(101C)이 매트릭스형으로 배열된 메모리 셀 어레이(101)와, 이 메모리 셀 어레이(101)에 배선된 비트선(BL)과 접속하는 복수의 버퍼 회로군(102)과, 각 버퍼 회로군(102)으로부터의 신호를 수취하는 검증 회로군(103)과, 전체의 검증 결과를 발생시키는 검증 결과 발생 회로(104)와, 분할된 검출 결과를 격납하는 래치 회로군(105)와, 신호(IO0∼IO(N-1))가 공급되는 각 입출력 단자마다 설치된 출력 회로군(106)과, 래치 회로(107)를 갖추고 있다. 또, 본 실시예의 플래시 메모리는 상술한 회로 이외에도 데이터를 기억하여 출력하기 위한 여러 가지의 처리 회로를 갖고 있지만, 주요부인 상기 각 회로들만을 도시하여 설명하고, 다른 여러 가지의 처리 회로에 대해서는 간단하기 때문에 그 설명을 생략한다.

상기 컨트롤러(100)는 여러 가지의 신호에 의해서 그 플래시 메모리를 제어하는 장치이다. 이 컨트롤러(100)에는 외부 입력 커맨드 신호(COM), 외부 입력 어드레스 신호(ADD), 외부 입력 클록 신호(CLK) 등이 입력되며, 컨트롤러(100)는 이들의 입력 신호를 받아 여러 가지의 제어 신호를 생성하고, 이러한 각종 제어 신호에 의해서 그 플래시 메모리의 동작을 제어한다. 도 1에는 특히, 검증 결과를 고속으로 출력하기 위한 제어 신호로서, 기록의 검증을 제어하기 위한 기록 검증 제어 신호(GMV), 소거의 검증을 제어하기 위한 소거 검증 제어 신호(ERV), 통상의 기록·소거의 검증 결과를 외부에 출력시키기 위한 신호(RS1), 및 기록·소거의 분할된 검증 결과를 외부에 출력시키기 위한 신호(RS2)가 나타나 있다. 또한, 이 컨트롤러(100)는 그 밖의 각종 제어 신호, 예컨대 리드 인에이블 신호(REB), 리셋 신호(RESETB) 등을 출력한다.

상기 메모리 셀 어레이(101)는 각각의 메모리 셀(101C)이 각각의 워드선(WL)과 각각의 비트선(BL)의 교차 지점에 설치되어, 그 메모리 셀(101C)이 매트릭스형 으로 배열된 것이다. 각 메모리 셀(101C)에는 도시하지 않은 트랜지스터가 각각 구비되어 있다. 트랜지스터에는 선택된 워드선(WL)의 전압에 따라서 전자가 주입 및 방출되는 플로팅 게이트가 설치되며, 그 플로팅 게이트의 전위에 따라서 메모리 셀은「1」또는「0」의 데이터를 유지한다. 메모리 셀에서 데이터가 소거되었을 때 메모리 셀에 유지되는 데이터는「1」이며, 메모리 셀에 데이터가 기록되었을 때 메모리 셀에 유지되는 데이터는「0」이다. 각 메모리 셀의 트랜지스터의 드레인은 비트선(BLx)에 접속되어, 판독시에는 비트선(BL)의 레벨을 칩 외부로 출력함으로써 메모리 셀(101C)내의 데이터가 판독된다.

상기 복수의 버퍼 회로군(102)은 페이지 버퍼군으로서, 칩이 갖는 출력 포트수인 M개(M은 소정의 자연수)의 버퍼 회로군으로 이루어지고, 이 M개의 버퍼 회로군 각각은 또한 N개(N은 소정의 자연수)로 분할된 분할 버퍼 회로군(102-0-0∼102-(M-1)-(N-1))으로 이루어진다. 각각의 분할 버퍼 회로군(102-0-0∼102- (M-1)-(N-1))은 각각 메모리 셀 어레이(101)에 배선된 비트선(BL)과 접속된다. M개의 버퍼 회로군내의 각 분할 버퍼 회로군에는 분할 수 0에서 (N-1)까지 대응하는 버퍼 회로군이 존재한다. 예컨대, 분할 수 N 중의 n (n은 0에서 (N-1)까지의 사이의 임의의 수)에 대응하는 버퍼 회로군은 전부해서 M개가 존재하게 되며, 이들의 출력은 공통으로 접속되어 검증 회로군(103)에 접속된다. 여기서, N은 검증 동작을 분할하여 행하는 수이며, 본 칩에서는 어드레스 특정을 위한 동작이 N분의 1의 기간으로 가능해져 그만큼 고속화를 꾀할 수 있다.

상기 검증 회로군(103)은 상기 각 버퍼 회로군(102)으로부터의 신호를 수취 하는 회로군으로서, 구체적으로는 N개로 분할된 검증 회로(103-0∼103-(N-1))로 이루어지고, 상기 각 버퍼 회로군(102)으로부터의 기록 검증 신호(PV0∼PV(N-1)) 및 소거 검증 신호(EV0∼EV(N-1))를 수취한다. 이들 기록 검증 신호(PV0∼PV(N-1))를 수취하기 위한 신호선은 상기 M개의 버퍼 회로군 사이에서 공통화되어, 바꾸어 말하면, M개의 출력선이 1개로 공통화되어, 최종적으로 분할된 수에 대응하는 N개의 신호선으로 되어 있다. 상기 소거 검증 신호(EV0∼EVN)도 마찬가지로, 상기 M개의 버퍼 회로군 사이에서 공통화되어, 최종적으로 분할된 수에 대응하는 N개의 신호선으로 되어 있다. 이 검증 회로군(103)은 분할된 신호선에 따라서 분할되어 있고, 각각의 검증 회로(103-0∼l03-(N-1))가 각 신호선에 대응한다. 각각의 검증 회로(103-0∼103-(N-1))는 기록 검증 신호(PV0∼PV(N-1)) 및 소거 검증 신호(EV0∼EV(N-1))를 받아, 각각 분할된 각각의 분할 어드레스내에서의 검증 결과인 검증 신호(VPASS0∼VPASS)(N-1)를 출력한다.

상기 검증 회로군(103)으로부터 출력되는 상기 검증 신호(VPASS0∼VPASS(N-1))는 칩 전체의 검증 결과를 발생시키는 검증 결과 발생 회로(104)와, 분할된 검출 결과를 격납하는 래치 회로군(105)에 보내진다. 상기 검증 결과 발생 회로(104)는 개개의 검증 결과를 종합적으로 판단하여 출력하는 회로로서, N 개로 분할된 검증 결과중 하나라도 불량인 것이 나타나면, 칩 전체가 불량인지의 여부를 나타내는 검증 결과 신호(VPASS)를 출력한다. 이 검증 결과 신호(VPASS)는 컨트롤러(100)와 래치 회로(107)에 입력된다.

동일한 상기 검증 신호(VPASS0∼VPASS(N-1))가 입력되는 상기 래치 회로군(105)은 N개의 래치 회로(105-0∼105-(N-1))로 이루어지고, 검출 결과가 불량인 경우에, 어느 분할 부분이 불량인지를 나타내는 데이터를 격납한다. 이 각각의 래치 회로(105-0∼105-(N-1))에 일시적으로 기억된 데이터는 신호(VPL0∼VPL (N-1))이 되어, 상기 출력 회로군(106)에 보내진다.

상기 출력 회로군(106)은 N개의 출력 회로(106-0∼106-(N-1))로 이루어지고, N개의 외부 입출력 단자에 각각 접속되어 있다. 각 출력 회로(106-0∼106-(N-1))에는 데이터 버스로부터 데이터 신호(data0∼data(N-1))가 공급되며, 데이터 출력시에는 각 데이터 신호(data0∼data(N-1))의 값이 N개의 외부 입출력 단자의 입출력 신호(IO0∼IO(N-1))로 출력된다. 또한, 본 실시예의 플래시 메모리는 이와 같은 통상의 데이터 출력에 덧붙여, 입출력 단자에 검증 결과를 출력할 수 있다. 또, 본 실시예에서는 외부 입출력 단자(IO0∼IO(N-1))의 수는 N개이며, 검증용의 어드레스 분할수도 N과 일치하지만, 외부 입출력 단자의 수는 검증용의 분할 수보다 크게 할 수도 있고 작게 할 수도 있다. N개의 외부 입출력 단자의 입출력 신호(IO0∼IO(N-l))는 컨트롤러(100)로부터의 리드 인에이블 신호(REB)가 하강한 때에 출력된다. 여기서, 최초의 출력 회로(106-0)만은 다른 출력 회로(106-1∼106-(N-1))와 달리 신호(RS1)에도 기초하여 동작한다.

상기 래치 회로(107)는 칩 전체가 양호한지의 여부를 나타내는 검증 결과 신호(VPASS)를 수신하고, 이것을 일시적으로 격납하여, 하나의 출력 회로(106-0)를 통해 외부로 출력하기 위한 회로이다. 이 불량 여부를 나타내는 신호는 신호(VPL)로서 출력 회로(106-0)에 보내지고, 그 출력 회로(106-0)로부터 외부 입출력 단자 에 보내진다.

다음에, 도 2 내지 도 9를 각각 참조하여 각 회로의 구체적인 회로 구성을 설명한다. 우선, 도 2는 하나의 분할 버퍼 회로군(102-m-n)을 블럭도로 나타낸 것이다. 이 분할 버퍼 회로군(102-m-n)은 첨자 m, n이 주어져 있고, M개중 m 번째의 버퍼 회로군(102)의 n번째의 분할 버퍼 회로군이다. 이 분할 버퍼 회로군(102-m-n)의 내부도 또한 (k+1)개로 분할된 단위 버퍼(PB-m-n-0∼PB-m-n-k)로 이루어지며, M×N×(k+1)-1이 최종 컬럼 어드레스를 형성한다. 하나의 분할 버퍼 회로군(102-m-n)은 하나의 분할 번호(n)가 할당되어 있기 때문에, (k+1)개 비트분의 단위 버퍼의 공통된 검증 신호의 출력이 이루어진다. 이것이 기록 검증 신호(PVn)와 소거 검증 신호(EVn)이다.

도 3은 도 2의 분할 버퍼 회로군(102-m-n)의 하나의 단위 버퍼를 나타내는 도면이며, 도면 중 단위 버퍼(PB-m-n-0)의 부분을 회로 구성으로서 나타낸 것이다. 또, 각 단위 버퍼(PB-m-n-0∼PB-m-n-k)는 접속되는 비트선이 다르지만 동일한 회로 구성을 갖는다. 도 3에 있어서, 노드(111)는 래치 회로(110)에 유지된 데이터를 출력하거나 기록 데이터를 래치 회로(110)에 입력하기 위해 데이터 버스에 접속하는 노드이다. 이 노드(111)는 한 쌍의 트랜스퍼 게이트(transfer gate)(112, 113)를 통해 래치 회로(110)에 접속된다. 한쪽의 트랜스퍼 게이트(112)의 게이트에는 어드레스에 따라서 페이지 버퍼를 선택하기 위한 선택 신호(YD1)가 공급되어, 그 버퍼의 선택시에 신호(YD1)는 고레벨이 된다. 다른 쪽의 트랜스퍼 게이트(113)의 게이트에는 기록을 하는 데이터를 래치 회로(110)에 입력할 때에 고레벨이 되는 신 호(LD)가 입력된다. 이 신호(LD)는 p채널 MOS 트랜지스터(115)의 게이트에도 입력되어, 트랜스퍼 게이트(113)가 도통 상태일 때 그 p채널 MOS 트랜지스터(115)는 비도통 상태가 되며, 전원 전압(Vcc)과 접지 전압 사이에 배열된 p채널 MOS 트랜지스터(114)와 n채널 MOS 트랜지스터(117)로 구성되는 인버터를 작동하지 않는 상태로 한다. n채널 MOS 트랜지스터(117)의 드레인과 한 쌍의 트랜스퍼 게이트(112, 113)의 접속 중점의 사이에는 또 하나의 n채널 MOS 트랜지스터(116)가 접속되어 있다. 이 n채널 MOS 트랜지스터(116)의 게이트에는 래치 회로(110)에서 래치된 데이터를 출력할 때에 고레벨이 되는 신호(RD)가 공급된다.

상기 래치 회로(110)는 한 쌍의 인버터(118, 119)를 노드(120, 121)에 있어서 입출력으로 서로 접속시킨 것이다. 노드(120)는 n채널 MOS 트랜지스터(122)의 게이트에 접속되는데, 이 n채널 MOS 트랜지스터(122)의 소스는 접지되고 드레인은 소거 검증 신호(EVn)의 신호선과 접속된다. 이 노드(120)는 트랜지스터(124)와 2개의 스위칭 트랜지스터(127, 128)를 통해 메모리 셀 어레이(101)의 비트선(BL)에 접속된다. 래치 회로(110)의 다른 쪽의 노드(121)는 n채널 MOS 트랜지스터(123)의 게이트에 접속되는데, 이 n채널 MOS 트랜지스터(123)의 소스는 접지되고, 드레인은 기록 검증 신호(PVn)의 신호선에 접속된다. 노드(121)는 또한 n채널 MOS 트랜지스터(125, 126)를 통해 접지선에도 접속된다.

상기 트랜지스터(124)의 게이트에는 기록시에 고레벨이 되는 기록 신호 (PGMON)가 공급되어, 기록시에 래치 회로(110)의 노드(120)의 전압을 비트선 (BL)에 전한다. 상기 트랜지스터(127)의 게이트에는 비트선 제어 신호 (BLCNTRL)가 공 급되고, 상기 트랜지스터(128)의 게이트에는 비트선 보호 신호 (BLPROT)가 공급된다. 이들 비트선 제어 신호(BLCNTRL)와 비트선 보호 신호 (BLPROT)는 판독시, 기록·소거의 검증시, 및 기록시에 고레벨이 되어, 비트선 (BL)과 그 버퍼 회로를 전기적으로 접속시킨다. 비트선 제어 신호(BLCNTRL), 비트선 보호 신호 (BLPROT)는 소거시에는 저레벨이 되어, 비트선(BL)과 그 버퍼 회로를 전기적으로 차단시킨다. 비트선(BL)의 페이지 버퍼측의 단부에는 p채널 MOS 트랜지스터(129)가 전원 전압(Vcc)과 비트선(BL)의 사이를 단속하도록 접속되고, 이 p채널 MOS 트랜지스터(129)의 게이트에 공급되는 바이어스 신호(PBIAS)는 판독시와 기록·소거의 검증시에 저레벨이 되어 비트선(BL)에 감지 전류를 흘린다.

비트선(BL)상의 트랜지스터(127)와 트랜지스터(129)의 사이의 노드는 감지 노드(130)이다. 이 감지 노드(130)의 전위를 충전 및 방전하기 위해서, 그 감지 노드(130)에는 방전용 트랜지스터(131)가 접속되고, 그 게이트 전극에 공급되는 방전 신호(DIS)가 고레벨일 때에 감지 노드(130)의 전압은 저레벨로 된다. 이 감지 노드(130)는 상기 트랜지스터(125)의 게이트 전극에 접속된다. 즉, 선택된 메모리 셀에 충분히 기록되어 이루어지고, 감지 노드(130)가 고레벨일 때, 트랜지스터(125)는 도통 상태가 된다. 이 트랜지스터(125)의 소스측에는 셋트 신호(SET)가 게이트에 입력되는 상기 트랜지스터(126)가 스위치로서 설치되어 있다. 이 셋트 신호(SET)는 판독시와 기록·소거의 검증시에 고레벨이 되며, 그 결과, n채널 MOS 트랜지스터(125, 126)는 함께 동작하여, 상기 감지 노드(130)의 레벨에 따라서 상기 래치 회로(110)의 노드(121)를 고레벨 그대로 유지하거나, 저레벨로 천이시키거나 한다.

이들 신호(LD, RD, YD1, PBIAS, PGMON, SET, BLCNTRL, BLPROT)는 각각 상기 컨트롤러(100)로부터 송출되는 신호이며, 각 신호와 회로의 동작과의 관계에 대해서는 도 10∼도 13을 이용하여 후술한다. 간단하게 설명하면, 기록의 검증시에는 노드(121)의 레벨이 고레벨에서 저레벨로 천이하는 것으로 기록이 충분히 이루어진 것을 알 수 있고, 반대로 기록이 충분하지 않은 불량시에는 노드(121)의 레벨이 고레벨을 유지하고 기록 검증 신호(PVn)가 저레벨이 되어 불량이 검출된다. 또한, 소거의 검증시에는 충분히 소거된 셀에 대해서는 버퍼 회로에 있어서는 노드(121)의 레벨은 고레벨을 유지하고, 반대로 노드(120)의 레벨은 저레벨을 유지한다. 따라서, 트랜지스터(122)는 도통하지 않고, 소거가 충분히 행해진 것이 검출된다.

도 4는 상기 검증 회로군(103)내의 하나의 검증 회로(103-n)의 회로 구성을 나타낸다. 이 검증 회로(103-n)는 기록 검증용의 NAND 게이트(138)와 인버터(140)의 조합과, 소거 검증용의 NAND 게이트(139)와 인버터(141)의 조합과, 출력용의 NOR 게이트(142) 및 인버터(143)의 조합을 갖는다. 또한, 이 검증 회로(103-n)는 기록 검증 제어 신호(PMGV)가 고레벨일 때에 기록 검증 신호(PVn)의 신호선을 전원 전압(Vcc)측에 시프트하여 기록 검증 신호(PVn)의 천이를 확실하게 하기 위한 인버터(134) 및 p채널 MOS 트랜지스터(136)를 가지며, 마찬가지로, 소거 검증 제어 신호(ERV)가 고레벨일 때에, 소거 검증 신호(EVn)의 신호선을 전원 전압(Vcc)측에 시프트하여 소거 검증 신호(EVn)의 천이를 확실하게 하기 위한 인버터(135)및 p채널 MOS 트랜지스터(137)를 갖는다.

기록 검증용의 NAND 게이트(138)와 인버터(140)의 조합으로 이루어진 회로측에서는 기록 검증 제어 신호(PGMV)가 고레벨일 ??에 액티브가 되어, 기록 검증 신호(PVn)의 레벨에 따른 출력을 한다. 구체적으로는 불량을 나타내는 저레벨의 기록 검증 신호(PVn)가 입력된 때에는 NAND 게이트(138)의 출력은 고레벨, 인버터(140)의 출력은 저레벨이 되며, 이것이 출력용의 NOR 게이트(142) 및 인버터(143)를 통해 출력된다. 마찬가지로, 소거 검증용의 NAND 게이트(139)와 인버터(141)의 조합으로 이루어진 회로측에서는 소거 검증 제어 신호(ERV)가 고레벨일 때에 액티브가 되어, 소거 검증 신호(EVn)의 레벨에 따른 출력을 한다. 구체적으로는 불량을 나타내는 저레벨의 소거 검증 신호(EVn)가 입력된 때에는 NAND 게이트(139)의 출력은 고레벨, 인버터(141)의 출력은 저레벨이 되며, 이것이 동일한 출력용의 NOR 게이트(142) 및 인버터(143)를 통해 출력된다. 따라서, 그 검증 회로(103-n)의 출력 신호인 검증 결과 신호(VPASSn)는 그 어드레스 분할된 범위내에 있어서, 기록 검증 결과와 소거 검증 결과 중 어느 한쪽이라도 불량인 경우에 저레벨의 출력이 되고, 양호한 기록이나 소거가 행하여지고 있는 경우에는 고레벨의 출력이 된다.

도 5는 전체의 검증 결과를 발생시키는 검증 결과 발생 회로(104)의 구체적인 회로 구성을 나타낸다. 이 검증 결과 발생 회로(104)는 기록 검증 제어 신호 (PGMV)와 소거 검증 제어 신호(ERV)의 2입력인 NOR 게이트(150)의 출력부에 인버터(151)의 입력부가 접속되며, 그 인버터(151)의 출력부는 NAND 게이트(153)의 하나의 입력이 된다. 이 NAND 게이트(153)는 분할된 각 검증 회로(103-0∼103-(N- 1))로부터의 검증 결과 신호(VPASS0∼VPASS(N-1))를 통합하여 나타내기 위한 게이트이다. 이 NAND 게이트(153)의 출력은 기록 검증 제어 신호(PGMV)와 소거 검증 제어 신호(ERV) 중의 한쪽이 고레벨이고 검증 결과 신호(VPASS0∼VPASS(N-1))의 모두가 고레벨일 때에 저레벨의 출력을 한다. 그것 이외의 경우는 고레벨의 출력이 된다. 인버터(154)가 NAND 게이트(153)의 출력을 반전하기 때문에, 상기 검증 결과 발생 회로(104)의 출력 신호인 전체 검증 결과 신호(VPASS)는 동시에 선택된 메모리 셀의 범위에서 하나라도 불량이 있으면 저레벨이 되고, 전혀 불량이 없을 때에 고레벨이 된다.

도 6은 분할된 검출 결과를 격납하는 래치 회로군(105)의 하나의 래치 회로(105-n)의 회로 구성을 나타낸다. 기록 검증 제어 신호(PGMV)와 소거 검증 제어 신호(ERV)의 2개의 신호가 입력되는 NOR 게이트(156)의 출력은 p채널 MOS 트랜지스터(158)와 n채널 MOS 트랜지스터(159)로 이루어진 트랜스퍼 게이트와, p채널 MOS 트랜지스터(161)와 n채널 MOS 트랜지스터(162)로 이루어진 트랜스퍼 게이트를 전환하는 데에 사용된다. 상기 n채널 MOS 트랜지스터(159)의 게이트 전극과 상기 p채널 MOS 트랜지스터(161)의 게이트 전극에는 NOR 게이트(156)의 출력이 인버터(157)를 통해 반전하여 공급된다.

상기 p채널 MOS 트랜지스터(158)와 상기 n채널 MOS 트랜지스터(159)로 이루어진 트랜스퍼 게이트는 상기 검증 회로(103-n)로부터의 검증 결과 신호(VPASSn)을 NAND 게이트(160)에 공급할 지의 여부를 제어하는 게이트이다. 상기 p채널 MOS 트랜지스터(161)와 상기 n채널 MOS 트랜지스터(162)로 이루어진 트랜스퍼 게이트는 인버터(164)를 갖는 루프를 유효하게 하면서 인버터(164)와 NAND 게이트(160)에서 래치를 구성할 지의 여부를 제어하는 게이트이다. 따라서, 상기 NOR 게이트(156)의 출력이 기록 검증 중이거나 소거 검증 중으로서 저레벨일 때, 상기 p채널 MOS 트랜지스터(158)와 상기 n채널 MOS 트랜지스터(159)로 이루어진 트랜스퍼 게이트가 도통 상태가 되어, 검증 결과 신호(VPASSn)가 NAND 게이트(160)에 입력된다. 기록 검증 또는 소거 검증이 종료하여 상기 NOR 게이트(156)의 출력이 고레벨이 되면, 상기 검증 결과 신호 (VPASSn)측의 트랜스퍼 게이트가 폐쇄되고, 래치 회로의 루프가 도통 상태가 되어, 이 래치 회로에 검증 결과 신호(VPASSn)의 값을 격납한다.

상기 NAND 게이트(160)의 출력 단자는 인버터(163)에 접속되고, 그 인버터(163)에서 반전되어 검증 위치 신호(VPLn)로서 출력된다. 상기 NAND 게이트(160)의 다른 쪽의 입력에는 리셋 신호(RESETB)의 신호선이 접속된다. 이 리셋 신호(RESETB)의 레벨이 고레벨일 때에 NAND 게이트(160)는 액티브가 되고, 반대로 리셋 신호(RESETB)의 레벨이 저레벨이 된 때에는 NAND 게이트(160)는 고레벨로 안정되어 검증 위치 신호(VPLn)를 저레벨로 리셋한다.

도 7은 출력 회로군(106)내의 최초의 출력 회로(106-0)의 회로 구성을 나타낸다. 신호(RS1)에 따라서 스위치로서 기능하는 p채널 MOS 트랜지스터(167)와 n채널 MOS 트랜지스터(168)가 인버터를 구성하는 p채널 MOS 트랜지스터(166)와 n채널 MOS 트랜지스터(169)의 드레인측에 배열된다. 또, 신호 (RS1)는 인버터(165)를 통해 반전하여 p채널 MOS 트랜지스터(167)의 게이트에 입력된다. 이 p채널 MOS 트랜지스터(166)와 n채널 MOS 트랜지스터(169)의 게이트에는 후술하는 래치 회로(107) 로부터의 신호(VPL)가 입력된다. 상기 p채널 MOS 트랜지스터(167)와 n채널 MOS 트랜지스터(168)의 사이의 접속점의 신호는 NAND 게이트(180)에 입력되는 동시에 NOR 게이트(181)에도 입력된다.

마찬가지로, 신호(RS2)에 따라서 스위치로서 기능하는 p채널 MOS 트랜지스터(177)와 n채널 MOS 트랜지스터(178)가 인버터를 구성하는 p채널 MOS 트랜지스터(176)와 n채널 MOS 트랜지스터(179)의 드레인측에 배열된다. 또, 신호(RS2)는 인버터(175)를 통해 반전하여 p채널 MOS 트랜지스터(177)의 게이트에 입력된다. 이들 트랜지스터(176, 179)의 게이트에는 상기 래치 회로(105-0)로부터의 신호(VPL0)가 입력된다. 상기 p채널 MOS 트랜지스터(177)와 n채널 MOS 트랜지스터(178)의 사이의 접속점의 신호는 상기 트랜지스터(167, 168)의 접속점의 신호와 동일한 단자를 통해, NAND 게이트(180)에 입력하는 동시에 NOR 게이트(181)에도 각각 입력된다.

이 출력 회로(106-0)의 본래의 기능인 데이터의 출력은 데이터 신호(data 0)에서 입력되는 데이터에 기초하여 행해지고, 이 데이터 신호(data0)의 신호선은 p채널 MOS 트랜지스터(172) 및 n채널 MOS 트랜지스터(173)로 이루어진 트랜스퍼 게이트를 통해 NAND 게이트(180)에 입력되는 동시에 NOR 게이트(181)에 입력된다. 상기 신호(R1, RS2)는 NOR 게이트(170)에도 입력되며, 상기 신호 (R1, RS2) 중 어느 한쪽이라도 고레벨인 경우에 NOR 게이트(170)의 출력은 저레벨이 된다. 그 저레벨이 게이트 전압이 되는 트랜지스터(173)와, 인버터(171)를 통해 고레벨이 게이트 전압이 되는 트랜지스터(172)는 비도통 상태가 되어, 데이터 신호(data0)는 NAND 게이트(180) 및 NOR 게이트(181)에 이르지 않는다. 즉, NAND 게이트(180) 및 NOR 게이트(181)에는 데이터 신호(data0)와, 반전한 신호(VPL)와, 반전한 신호(VPL0)의 3가지 신호 중 하나가 선택적으로 입력된다.

이들 3가지의 신호가 선택적으로 입력되는 NOR 게이트(181)의 다른 입력단자에는 리드 인에이블 신호(REB)가 공급되고, 상기 NAND 게이트(180)의 다른 입력 단자에는 인버터(174)에 의해서 반전한 리드 인에이블 신호(REB)가 공급된다. 이들 NOR 게이트(181), NAND 게이트(180), 인버터(174) 및 리드 인에이블 신호 (REB)의 조합으로, 한 쌍의 p채널 MOS 트랜지스터(182)와 n채널 MOS 트랜지스터(183)는 3 상태의 출력단으로서 기능하며, 이들 MOS 트랜지스터(182, 183)의 드레인이 출력 단자(184)로서 이용된다. 이 출력 단자(184)에 신호(IO0)가 나타나 칩 외부에 그 신호(IO0)가 출력된다.

도 8은 출력 회로군(106)의 최초 출력회로 이외의 출력 회로 중 하나인 출력 회로(106-n)의 회로 구성을 나타낸다. 신호(RS2)에 따라서 스위치로서 기능하는 p채널 MOS 트랜지스터(193)와 n채널 MOS 트랜지스터(194)가, 인버터를 구성하는 p채널 MOS 트랜지스터(192)와 n채널 MOS 트랜지스터(195)의 드레인측에 배열된다. 또, 신호(RS2)는 인버터(191)를 통해 반전하여 p채널 MOS 트랜지스터(193)의 게이트에 입력된다. 이 p채널 MOS 트랜지스터(192)와 n채널 MOS 트랜지스터(195)의 게이트에는 전술한 래치 회로(105-n)로부터의 신호(VPLn)가 입력된다. 상기 p채널 MOS 트랜지스터(193)와 n채널 MOS 트랜지스터(194)의 사이의 접속점의 신호는 NAND 게이트(200)에 입력되는 동시에 NOR 게이트(201)에도 입력된다.

신호(RS2)는 그대로 p채널 MOS 트랜지스터(197)와 n채널 MOS 트랜지스터(196)로 이루어진 트랜스퍼 게이트의 게이트 제어에도 사용된다. 또, 인버터(191)에서 반전된 신호(RS2)는 n채널 MOS 트랜지스터(196)의 게이트 제어에도 사용된다. 이 때문에 신호(RS2)의 레벨에 따라서, 트랜지스터(196, 197)로 이루어진 트랜스퍼 게이트와, 트랜지스터(193, 194)로 이루어진 스위치 중 어느 쪽이라도 한쪽이 도통 상태가 되면 동시에 다른 쪽은 비도통 상태로 된다. 이 출력 회로(106-n)의 데이터 출력은 데이터 신호(datan)에서 입력하는 데이터에 기초하여 행해지고, 이 데이터 신호(datan)의 신호선은 p채널 MOS 트랜지스터(197) 및 n채널 MOS 트랜지스터(196)로 이루어진 트랜스퍼 게이트를 통해 NAND 게이트(200)에 입력되는 동시에 NOR 게이트(201)에도 입력된다. 따라서, 신호(RS2)의 레벨이 고레벨일 때에는 전술한 래치 회로(105-n)로부터의 신호(VPLn)가 NAND 게이트(200) 및 NOR 게이트(201)에 도달하고, 반대로, 신호(RS2)의 레벨이 저레벨일 때에는 데이터 버스로부터 데이터 신호(datan)이 NAND 게이트(200) 및 NOR 게이트(201)에 도달한다.

이들 2개의 신호가 선택적으로 입력되는 NOR 게이트(201)의 다른 입력 단자에는 리드 인에이블 신호(REB)가 공급되고, 상기 NAND 게이트(200)의 다른 입력 단자에는 인버터(198)에 의해서 반전된 리드 인에이블 신호(REB)가 공급된다. 이들 NOR 게이트(201), NAND 게이트(200), 인버터(198) 및 리드 인에이블 신호(REB)의 조합으로, 한 쌍의 p채널 MOS 트랜지스터(202)와 n채널 MOS 트랜지스터(203)는 3 상태의 출력단으로서 기능하며, 이들 MOS 트랜지스터(202, 203)의 드레인이 출력 단자(204)로서 이용된다. 이 출력 단자(204)에 신호(IOn)가 나타나 칩 외부에 출력된다.

도 9는 래치 회로(107)의 회로 구성을 나타낸다. 이 래치 회로(107)는 전체의 검증 결과를 발생시키는 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)를 일시적으로 격납하여, 이것을 최초의 출력 회로(106-0)에 신호(VPL)로서 출력하기 위한 회로이다. 기록 검증 제어 신호(PGMV)와 소거 검증 제어 신호(ERV)의 2개의 신호가 입력되는 NOR 게이트(206)의 출력은, p채널 MOS 트랜지스터(208)와 n채널 MOS 트랜지스터(209)로 이루어진 트랜스퍼 게이트와, p채널 MOS 트랜지스터(211)와 n채널 MOS 트랜지스터(212)로 이루어진 트랜스퍼 게이트를 전환하는 데에 사용된다. 상기 n채널 MOS 트랜지스터(209)의 게이트전극과 상기 p채널 MOS 트랜지스터(211)의 게이트 전극에는 NOR 게이트(206)의 출력이 인버터(207)를 통해 반전하여 공급된다.

상기 p채널 MOS 트랜지스터(208)와 상기 n채널 MOS 트랜지스터(209)로 이루어진 트랜스퍼 게이트는 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)를 NAND 게이트(210)에 공급할 지의 여부를 제어하는 게이트이다. 상기 p채널 MOS 트랜지스터(211)와 상기 n채널 MOS 트랜지스터(212)로 이루어진 트랜스퍼 게이트는 인버터(214)를 갖는 루프를 유효하게 하면서 인버터(214)와 NAND 게이트(210)로 래치를 구성할 지의 여부를 제어하는 게이트이다. 따라서, 상기 NOR 게이트(206)의 출력이 기록 검증 중이거나 소거 검증 중으로서 저레벨일 때, 상기 p채널 MOS 트랜지스터(208)와 상기 n채널 MOS 트랜지스터(209)로 이루어진 트랜스 퍼 게이트가 도통 상태가 되어, 전체 검증 결과 신호(VPASS)가 NAND 게이트(210)에 입력된다. 기록 검증 또는 소거 검증이 종료하여, 상기 NOR 게이트(206)의 출력이 고레벨이 되면, 상기 전체 검증 결과 신호 (VPASS)측의 트랜스퍼 게이트가 폐쇄되는 동시에 래치 회로의 루프는 상기 p채널 MOS 트랜지스터(211)와 상기 n채널 MOS 트랜지스터(212)로 이루어진 트랜스퍼 게이트가 도통 상태가 됨으로써 귀환 루프가 되어, 이 래치 회로에 전체 검증 결과신호(VPASS)의 값을 격납한다.

NAND 게이트(210)의 출력 단자는 인버터(213)에 접속되고, 그 인버터(213)에서 반전하여 검증 신호(VPL)로서 출력된다. 상기 NAND 게이트(210)의 다른 쪽의 입력에는 리셋 신호(RESETB)의 신호선이 접속된다. 이 리셋 신호 (RESETB)의 레벨이 고레벨일 떼에 NAND 게이트(210)는 액티브가 되며, 반대로 리셋 신호(RESETB)의 레벨이 저레벨이 된 때에는 NAND 게이트(210)는 고레벨로 안정되어, 검증 신호(VPL)를 저레벨로 리셋한다.

대체로 상술한 바와 같은 회로 구성을 갖는 본 실시예의 플래시 메모리는 메모리 셀(101C)로의 기록, 소거, 판독 등의 동작을 한다. 본 실시예의 특징인 검증 동작의 고속화에 관해서, 처음에, 도 10을 참조하여 기록이 정상적으로 종료하는 경우에 대해서 설명하고, 다음에, 도 11을 참조하여 기록이 이상적으로 종료하는 경우에 대해서 설명하고, 계속해서, 도 12를 참조하여 소거가 정상적으로 종료하는 경우에 대해서 설명하며, 마지막으로, 도 13을 참조하여 소거가 이상적으로 종료하는 경우에 대해서 설명한다.

본 실시예의 NAND형 플래시 메모리의 경우, 모든 동작은 외부에서 입력되는 커맨드에 의해서 제어된다. 도 10에 나타낸 바와 같이, 기록시에는 처음에 시점(T1)에서 신호(CLE)가 고레벨로 천이하고, 어드레스 입력 커맨드(도 10에서 Com.으로 나타냄)가 플래시 메모리에 입출력 단자 I/O로부터 입력되며, 계속해서, 신호(ALE)가 고레벨인 기간 동안에 데이터 입력을 시작하는 스타트 어드레스(도 10에서 Add.로 나타냄)가 입력된다.

도 10에서는 설명을 위해, 3가지의 단위 버퍼에 관한 타임 차트를 예시하고 있다. 이들 단위 버퍼는 단위 버퍼(PB-2-2-k)와, 단위 버퍼(PB-6-5-0)와, 그 밖의 단위 버퍼(PBn)이다. 상기 단위 버퍼(PB-2-2-k)는 제2 입출력 단자에 데이터를 출력하는 메모리 셀에 대응하고, 어드레스 분할로서는 3번째의 분할군(0이 분할군의 1에 대응하기 때문임)에 속한다. 첨자 k는 그 분할된 어드레스내에서의 최종 어드레스를 의미한다. 상기 단위 버퍼(PB-6-5-0)는 제6 입출력 단자에 데이터를 출력하는 메모리 셀에 대응하고, 어드레스 분할로서는 6번째의 분할군에 속한다. 또한, 다른 단위 버퍼(PBn)는 그 밖의 다른 버퍼 회로군(102) 내부의 하나의 분할 버퍼 회로군 중 또 하나의 단위 버퍼를 나타낸다.

실제로 데이터가 버퍼에 들어가기 전에, 각 단위 버퍼내에 있어서는 시점(T 2)에서 상기 바이어스 신호(PBIAS)가 고레벨에서 저레벨로 변화하고, 상기 셋트 신호(SET)가 저레벨에서 고레벨로 변화된다. 그렇게 하면, 도 3의 p채널 MOS 트랜지스터(129)가 도통 상태가 되고, n채널 MOS 트랜지스터(127, 128)는 비도통 상태가 되기 때문에 감지 노드(131)의 레벨(도 10에서 그 전위를 SNS로 나타냄)이 고레벨이 되어, 그 결과, 래치 회로(110)의 노드(121)에 접속하는 n채널 MOS 트랜지스터(125)도 도통 상태가 된다. 동시에, 셋트 신호(SET)도 저레벨에서 고레벨로 변화되어 n채널 MOS 트랜지스터(126)가 도통 상태로 된다. 이 때문에 래치 회로(110)의 노드(121)의 전압(도 10에서는 그 전위를 B에서 나타냄)은 n채널 M OS 트랜지스터(125, 126)를 통해 저레벨로 변화되고, 반대로 상기 래치 회로(110)의 반대측의 노드(120)의 전압(도 10에서 그 전위를 A로 나타냄)은 고레벨로 변화한다.

다음에, 시점(T3)에서 신호(PBIAS), 신호(SET)가 각 트랜지스터(125, 126)를 비도통으로 시키는 측으로 레벨 시프트하여, 신호(LD)가 고레벨로 천이한다. 이 신호(LD)의 변화에 의해서, 각 분할 버퍼 회로군(102)의 각 단위 버퍼 내부의 n채널 MOS 트랜지스터(113)가 도통 상태가 되고, 래치 회로(110)는 신호(YD1)가 고레벨일 때에 n채널 MOS 트랜지스터(112)를 통해 데이터 버스측에 접속된다. 기록이 이루어진 비트에 대해서는 대응하는 버퍼에 기록되는 데이터「0」이 외부에서 입력된다. 즉, 그 대응하는 래치 회로(110)의 노드(120)는 셋트시에 고레벨이었던 것이 저레벨로 반전하고, 그 반대로, 노드(121)는 셋트시에 저레벨이던 것이 고레벨로 반전한다. 한편, 기록을 하지 않는 비트에 대해서는 데이터「1」이 외부에서 입력되며, 그 대응하는 래치 회로(110)의 각 노드(120, 121)는 셋트시 그대로에 고레벨 및 저레벨을 유지한다. 도 10에서, 단위 버퍼(PB-2-2-k)와 단위 버퍼(PB-6-5-0)는 데이터 기록이 이루어진 메모리 셀에 대응하고, 그 밖의 단위 버퍼(PBn)는 데이터 기록이 이루어지지 않는 메모리 셀에 대응한다. 단위 버퍼 (PB-2-2-k)와 단위 버퍼(PB-6-5-0)에서는 각 노드(120, 121)의 레벨 신호 (YD1)의 후에 각각 반 전하고 있지만, 그 밖의 단위 버퍼(PBn)에서는 신호(YD1)의 후에도 노드의 레벨은 반전하지 않는다. 또, 프로그램하고 싶은 메모리 셀(101 C)은 소거된 상태로 있어 전류를 흘리는 상태에 있다.

계속해서, 시점(T4)에서 다시 신호(CLE)가 고레벨이 되고, 기록 동작을 시키기 위한 커맨드가 입출력 단자에 공급되어, 본 실시예의 플래시 메모리는 기록과 기록 검증 동작을 개시한다.

우선, 제1회째의 기록 검증 동작이 행하여진다. 이것은 기록 제어 신호 (PGMV)가 저레벨에서 고레벨로 변화함으로써 기록 검증이 행하여진다. 기록 검증이 개시되면, 비트선 제어 신호(BLCNTRL)가 고레벨로 변화하고, 계속해서, 비트선 보호 신호(BLPROT)도 고레벨로 변화하고, 바이어스 신호(PBIAS)가 저레벨로 변화하여 비트선(BL)과 감지 노드(130)가 전기적으로 접속된다. 이 전기적으로 접속된 감지 노드(130)에는 p채널 MOS 트랜지스터(129)로부터 전류가 흐르는 상태에 있고, 비트선(BL)을 통해 메모리 셀(101C) 측으로 전류를 흘리는지의 여부에 의해 감지 노드(130)의 전압이 변화된다. 제1회째의 기록 검증 동작에서는 모든 메모리 셀에는 데이터「1」이 기록되고 있기 때문에, 메모리 셀(101C)은 전류를 흘리는 상태에 있다. 따라서, 각 단위 버퍼에 있어서의 감지 노드(130)의 레벨은 저레벨이다.

이 기간에 도 10중의 시점(T5)에서 셋트 신호(SET)가 저레벨로부터 고레벨로 변화되면, n채널 MOS 트랜지스터(126)는 일시적으로 도통 상태가 된다. 그러나, 상기 감지 노드(130)는 저레벨이므로, 래치 회로(110)의 노드(121)가 접지전압에 전기적으로 접속하는 일은 없으며, 래치 회로(110)내에서의 데이터 유지 상태는 변 화하지 않는다. 즉, 단위 버퍼(PB-2-2-k)와 단위 버퍼(PB-6-5-0)의 노드(120)는 저레벨 그대로이며, 단위 버퍼(PB-2-2-k)와 단위 버퍼(PB-6-5-0)의 노드(121)는 고레벨 그대로이다. 한편, 기록이 이루어지지 않는 메모리 셀에 대응한 단위 버퍼(PBn)에서는 노드(120)가 고레벨이며 노드(121)가 저레벨이다.

기록 검증 동작에서는 그 검증을 위해 래치 회로(110)의 노드(121)의 레벨이 판독된다. 즉, 기록이 이루어지지 않는 단위 버퍼(PBn)에 대해서는 노드(121)의 레벨이 저레벨 그대로이므로, 이 노드(121)에 그 게이트가 접속되는 n채널 MOS 트랜지스터(123)는 비도통 상태로 유지된다. 한편, 기록이 행하여진 메모리 셀에 대응하는 단위 버퍼(PB-2-2-k)와 단위 버퍼(PB-6-5-0)에 있어서는, 노드(121)는 고레벨 그대로 유지되므로, 이 노드(121)에 접속하는 n채널 MOS 트랜지스터(123)는 도통 상태가 된다. 따라서, 기록 검증 신호(PV2)와 기록 검증 신호(PV5)가 저레벨이 되어, 이들이 상기 검증 회로군(103)의 검증 회로(103-2)와 검증 회로(103-5)에 각각 공급된다. 다른 단위 버퍼(PBn)에는 기록이 없고, 기록 검증 신호(PVn)의 동일한 신호선에 출력되는 어드레스 분할 수(n)에 대해서 다른 단위 버퍼에도 기록이 없는 경우에는 도 10에 나타낸 바와 같이, 기록 검증 신호 (PVn)는 고레벨이 된다. 각 검증 회로(103-0∼103-(N-1))에 입력되는 각 기록 검증 신호(PVn)는 각각 M개의 버퍼 회로군(102-0∼102-(M-1))을 총괄하고 있으므로, 바꾸어 말하면, 각 분할 버퍼 회로군(102)의 출력이 동일한 어드레스 분할된 번호마다 M개분만 공통화되어 있으므로, 전부 N개의 기록 검증 신호를 갖고 선택된 메모리 셀에 관하여 칩 전반의 검증이 가능해진다.

각 검증 회로(103-0∼103-(N-1))는 상기 각 버퍼 회로군(102)으로부터의 기록 검증 신호(PV0∼PV(N-1))를 수취하고, 이 경우, 기록 제어 신호(PGMV)가 고레벨이고 소거 제어 신호(ERV)가 저레벨이기 때문에, 기록 검증 신호(PV0∼PV (N-1))에 기초하여 각각의 검증 결과 신호(VPASS0∼VPASS(N-i))를 출력한다. 특히, 기록 검증 신호(PV2)와 기록 검증 신호(PV5)가 불량을 나타내는 저레벨이므로, 검증 결과 신호(VPASS2)와 신호(VPASS5)는 저레벨이 되고, 다른 검증 결과 신호(VPASS)는 양호한 고레벨을 나타낸다.

이들 검증 결과는 본 실시예의 플래시 메모리에 있어서는 2 계통의 출력으로서 칩 외부에 출력된다. 하나는 전체 검증 결과 신호(VPASS)로서의 출력이며, 또 하나는 그 불량 개소를 특정하기 위해서 분할하여 출력되는 검증 위치 신호(VPL0∼VPL(N-1))이다. 우선, 전체 검증 결과 신호(VPASS)에서는 상기 검증 회로군(1 03)으로부터의 검증 결과 신호(VPASS0∼VPASS)(N-1)의 모두가 고레벨일 때에, 전체 검증 결과 신호(VPASS)가 고레벨이 된다. 그 이외의 경우는 저레벨 출력으로서, 동시에 선택된 메모리 셀의 범위에서 하나라도 불량이 있다는 것을 나타낸다. 이 제1회째의 검증 동작에서는 검증 결과 신호(VPASS2)와 신호(VPASS5)가 불량인 것을 나타내고 있기 때문에, 전체 검증 결과 신호(VPASS)도 저레벨이 된다.

이 전체 검증 결과 신호(VPASS)의 출력은 칩 전체를 제어하는 컨트롤러(100)에 공급된다. 컨트롤러(100)는 전체 검증 결과 신호(VPASS)의 출력이 불량을 나타내는 저레벨인 것을 수신하여, 기록 제어 신호(PGMV)를 고레벨로부터 저레벨로 변화시키고, 기록 신호(PGM)를 반대로 저레벨로부터 고레벨로 변화시켜 기록 동작을 개시시키게 된다.

한편, 불량 개소를 특정하기 위해서 분할하여 출력되는 검증 위치 신호 (VPL0∼VPL(N-1))에 있어서 분할 번호의 제2번째와 제5번째에 관한 신호(VPL2) 및 신호(VPL5)가 래치 회로(105-2) 및 래치 회로(105-5)로부터 출력된다. 이 제1회째의 검증 동작시에는 특별히 외부에 불량인 것을 출력하지는 않고, 컨트롤러(100)가 기록을 하도록 그 메모리 전체를 제어한다.

제1회째의 기록 동작에서는 기록 신호(PGM)가 고레벨이 되고, 고레벨로 된 기록 신호(PGMON)가 단위 버퍼의 트랜지스터(124)의 게이트에 공급되며, 래치 회로(110)의 노드(120)의 전압이 도통 상태의 트랜지스터(127, 128)를 통해 비트선(BL)에 전해진다. 검증시에 불량이었던 단위 버퍼(PB-2-2-k)와 단위 버퍼(PB-6-5-0)의 노드(120)는 전압이 저레벨이며, 이것을 이용하여 소정의 메모리 셀(101C)에 기록이 행하여진다. 정상적인 기록이 행하여진 경우에는 메모리 셀(101C)의 트랜지스터가 전류를 흘리지 않는 한계치 전압을 갖게 된다. 그러나, 기록이 아직 불량인 경우에는 소거 상태와 동일하고 데이터「1」을 가져 메모리 셀(101C)이 전류를 흘리게 된다.

이 기록 동작후, 본 실시예의 플래시 메모리는 제2번째의 기록 검증 동작을 한다. 여기서, 도 10에 도시된 예에서는 제1회째의 기록 동작중에 단위 버퍼 (PB-6-5-0)에 관한 메모리 셀(101C)에 관해서 충분한 기록이 이루어진 것으로 한다. 이 때문에 단위 버퍼(PB-2-2-k)와 다른 단위 버퍼(PBn)는 제1회째의 기록 검증 동작 중에서와 동일한 동작을 하지만, 충분한 기록이 이루어진 단위 버퍼 (PB-6-5-0) 에 대해서는 제1회째의 기록 검증 동작 중에서와는 다른 동작을 한다. 즉, 단위 버퍼(PB-6-5-0)에 속하는 메모리 셀은 충분히 기록된 결과, 데이터「0」를 갖게 되고, 이 때문에 메모리 셀은 전류를 흘리지 않게 된다. 따라서, 시점(T6)부터 전원 전압(Vcc)측의 트랜지스터(129)를 통해 감지 노드(130)가 점점 충전되어 가서 그 전압이 높아진다. 그 결과, 제2회째의 기록 검증 동작 중에, 셋트 신호(SET)의 레벨이 높아져, n채널 MOS 트랜지스터(126)가 도통 상태인 기간중에 래치 회로(110)의 노드(121)의 전압은 고레벨에서 저레벨로 변화된다. 노드(121)의 전압이 낮아지면 n채널 MOS 트랜지스터(123)가 도통 상태로 되지 않고, 기록 검증 신호(PV5)는 고레벨을 유지하는데, 바꿔 말하면, 불량인 것을 나타내는 저레벨로 내려가지 않게 된다.

제1회째의 검증시와는 달리 제2회째의 기록 검증 시간에는 기록 검증 신호(PV5)가 저레벨에서 고레벨로 바뀐다. 따라서, 이 제2회째의 검증시에는 기록 검증 신호(PV2)만이 저레벨이 되며, 다른 기록 검증 신호(PV0, PV1, PV3∼PV(N-1))는 고레벨이 된다. 이들이 검증 회로군(103)에 입력되어, 검증 결과 신호(VPASS0∼VPASS(N-1))가 출력된다. 기록 검증 신호(PV5)가 고레벨로 전환되므로서, 검증 회로군(103)으로부터의 검증 결과 신호(VPASS5)는 고레벨로 전환된다. 그러나, 검증 결과 신호(VPASS2)는 저레벨 그대로 이기 때문에, 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 아직 불량을 나타내는 저레벨 그대로가 된다.

다시, 컨트롤러(100)는 전체 검증 결과 신호(VPASS)가 저레벨인 것을 수신하 여, 기록과 검증을 계속하도록 칩을 동작시킨다. 제2회째의 기록 동작에서도 제1회째의 기록 동작에서와 같이 기록 신호(PGM)가 고레벨이 되고, 고레벨로 된 기록 신호(PGMON)가 단위 버퍼의 트랜지스터(124)의 게이트에 공급되어, 래치 회로(110)의 노드(120)의 전압이 도통 상태의 트랜지스터(127, 128)를 통해 비트선(BL)에 전해진다. 이번에는, 도 10에 나타낸 바와 같이, 제1회째의 검증시에 불량이었던 단위 버퍼(PB-2-2-k)가 충분히 기록된다. 즉, 상기 단위 버퍼 (PB-2-2-k)의 노드(120)는 전압이 저레벨이며, 이것을 이용하여 소정의 메모리 셀(101C)이 재차 기록된다.

충분한 기록이 행하여진 경우에는 메모리 셀(101C)의 트랜지스터가 전류를 흘리지 않게 된다. 도 10의 예에서는 제2회째의 기록 기간 내에 제1회째의 검증시에 불량이었던 단위 버퍼(PB-2-2-k)가 충분히 기록된 것이 되며, 그 결과, 단위 버퍼 (PB-2-2-k)에 속하는 메모리 셀은 전류를 흘리지 않게 된다. 따라서, 시점(T6)부터 전원 전압(Vcc)측의 트랜지스터(129)를 통해 감지 노드(130)가 점점 충전되어 그 전압이 높아진다. 그 결과, 제2회째의 기록 검증 동작 중에, 셋트 신호(SET)의 레벨이 높아져, n채널 MOS 트랜지스터(126)가 도통 상태인 기간 중에 래치 회로(110)의 노드(121)의 전압은 고레벨에서 저레벨로 변화된다. 노드(121)의 전압이 낮아지면 n채널 MOS 트랜지스터(123)가 도통 상태로 되지 않고, 기록 검증 신호(PV2)는 고레벨을 유지하는데, 바꿔 말하면 불량인 것을 나타내는 저레벨로 내려가지 않게 된다.

기록 검증 신호(PV2)가 고레벨로 전환되므로서, 검증 회로군(103)으로부터의 검증 결과 신호(VPASS2)는 고레벨로 바뀐다. 그 결과, 검증 결과 신호(VPASS0∼VPASS(N-1))는 전부 고레벨이 되어, 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 전체에 걸쳐 양호한 것을 나타내는 고레벨로 바뀐다. 마찬가지로, 래치 회로(105)로부터의 출력인 검증 위치 신호(VPL0∼VPL)(N-1)도 전부 고레벨이 되어, 래치 회로(107)의 출력인 신호(VPL)도 고레벨이 된다. 상기 검증 결과 발생 회로(104)에서 생성된 전검증 결과 신호(VPASS)는 컨트롤러(100)에 보내지고, 컨트롤러(100)는 그 메모리 셀(101C)의 전반에 걸쳐 충분한 기록이 이루어진 취지의 정보를 얻는다. 그래서, 컨트롤러(100)는 기록 동작과 기록 검증 동작을 종료시킨다.

기록 동작의 종료후, 신호(CLE)가 고레벨로 되고, 통상의 판독 상태의 커맨드가 입력된다. 그렇게 하면, 신호(RS1)가 저레벨에서 고레벨로 변화된다. 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL)가 출력을 위한 입력으로서 유효해지고, 그 밖의 출력 회로(106-1∼106- (N-1))에서는 데이터 버스로부터의 신호(datal-data (N-1))가 출력을 위한 입력으로서 유효해진다. 이들 신호는 시점(T7)의 기록 인에이블 신호(REB)의 하강 지점에서 출력된다. 도 10의 예에 있어서는 기록 인에이블 신호(REB)의 하강 지점에서 입출력 신호(IO0)는 저레벨로 천이하며, 이것은 기록이 정상적으로 종료된 것을 칩 외부에 출력하는 것이 된다.

이와 같이 입출력 신호(IO0)가 저레벨로서 정상적인 기록이 이루어진 것을 나타내므로, 이 시점에서 기록 동작을 종료하는 것도 가능하나, 여기서 종료하지 않고, 어드레스 분할군에 대응한 각 분할 어드레스마다의 양호·불량(良否)의 상태를 탐색하는 것도 가능하다. 본 실시예의 플래시 메모리에서는 제2 판독 상태 커맨드를 신호(CLE)가 다시 고레벨로 된 기간 내에 입력한다. 이 입력에 의해서, 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호 (VPL0)가 출력 신호로서 유효하게 되어, 다른 출력 회로(106-1∼106-(N-1))에서는 래치 회로군(105)으로부터의 신호(VPL1∼VPL(N-1))가 유효해진다. 이들 신호(VPL0∼VPL(N-1))는 기록이 정상적으로 종료하였기 때문에 전부 저레벨의 신호이며, 리드 인에이블 신호(REB)의 하강으로 칩 외부에 대응하는 입출력 단자를 통해 출력된다. 또, 하나의 입출력 단자에 있어서의 검증 위치 신호(VPLn)가 저레벨이라는 것은 하나의 분할된 대응하는 어드레스 범위에서 기록이 정상적으로 행해진 것을 나타낸다.

또, 도 10의 예에서는 신호(RS1)에 따른 판독 상태 동작을 위해서 신호 (VPL)를 일단 출력시키고 나서, 다음에 신호(RS2)에 의해서 각 분할된 어드레스 범위마다의 판독 상태 동작을 하도록 하고 있지만, 신호(RS1)에 따른 판독 상태를 행하지 않고, 신호(RS2)에 기초하는 판독 상태 동작을 하도록 하여도 좋다.

다음에, 도 11을 참조하면서, 기록 동작이 이상한 상태에서 종료하는 경우에 대해서 설명한다. 여기서, 기록 동작이 이상한 상태에서 종료하는 경우는, 메모리 셀 어레이(101)내의 적어도 하나의 메모리 셀(101C)이 기록 모드에 있음에도 불구하고, 충분한 기록이 이루어지지 않은 채로 기록 동작이 종료하는 것을 의미한다. 통상, 컨트롤러(100)는 기록 상태임에도 불구하고 아직 충분히 기록이 이루어지지 않은 메모리 셀이 존재하는 경우에, 기록 동작과 기록 검증 동작을 반복하여 행하지만, 복수회 반복한 후에도 아직 충분한 기록이 이루어지지 않는 메모리 셀이 있는 경우에 '이상 종료(異常 終了)'라는 형태로 기록 동작을 종료한다. 또, 도 11에서는 설명의 편의를 위해 n회의 기록 검증으로 종료하고 있지만, 이것은 n회의 기록 검증으로 종료하지 않고, 더욱 많은 횟수의 기록 검증이 행하여지는 것을 의미한다.

도 11의 차트에 따른 기록 및 기록 검증 동작에서는 전술의 도 10의 기록 및 기록 검증 동작과 비교하면, 제n 회째의 기록에 의해서도 단위 버퍼(PB-2-2-k)에 속하는 메모리 셀(101C)에서 충분한 기록을 할 수 없었던 것으로 가정하고 있고, 그 부분만이 상이한 동작으로서, 다른 동작에 대해서는 간단하기 때문에 중복되는 설명을 생략한다. 즉, 처음에 도 10의 동작과 같은 상세한 동작은 동일하기 때문에 생략하지만, 커맨드의 입력이나 어드레스 입력을 행하여, 제1회째의 검증과 기록, 및 제2번째의 기록 검증을 행하였다.

제2회째의 기록 검증후에는 단위 버퍼(PB-2-2-k)에 속하는 메모리 셀(101C)에 충분한 기록이 안되어 있기 때문에, 기록 검증 신호(PV2)만이 저레벨이 되고, 다른 기록 검증 신호(PV0, PV1, PV3∼PV(N-1))는 고레벨이 된다. 이들이 검증 회로군(103)에 입력되어, 검증 결과 신호(VPASS0∼VPASS(N-1))가 출력된다. 검증 결과 신호(VPASS2)는 불량 셀인 것을 나타내는 저레벨 그대로이고, 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 아직 불량을 나타내는 저레벨 그대로 유지된다. 따라서, 컨트롤러(100)는 전체 검증 결과 신호 (VPASS)가 저 레벨인 것을 수신하여, 또한 수 회의 기록과 검증을 계속하도록 칩을 동작시킨다.

제n회를 이 플래시 메모리로 설정된 최대의 기록과 그 검증의 반복 횟수라고 하면, 이상 종료는 제n회째에 있어서도 불량의 메모리 셀이 잔존하는 경우를 의미한다. 이 기록과 검증의 최대 반복 횟수에 달한 시점에서, 기록 검증 신호 (VP2)는 아직 저레벨이며, 다른 기록 검증 신호(PV0, PV1, PV3∼PV(N-1))는 고레벨이고, 검증 회로군(103)에서 생성되는 검증 결과 신호(VPASS2)는 저레벨이며, 마찬가지로 검증 회로군(103)에서 생성되는 다른 검증 결과 신호(VPASS0, VPASS1, VPASS3∼VPASS(N-1))는 고레벨이다. 또한, 검증 결과 발생 회로(104)에서 생성되는 전체 검증 결과 신호(VPASS)는 검증 결과 신호(VPASS2)가 저레벨이므로 저레벨이다. 래치 회로(107)로부터의 검증 위치 신호(VPL)와 래치 회로(105)에서 생성되는 검증 위치 신호(VPL2)는 저레벨이고, 다른 검증 위치 신호(VPL0, VPL1, VPL3∼VPL(N-1))는 고레벨이다.

상기 검증 결과 발생 회로(104)에서 생성된 전체 검증 결과 신호(VPASS)는 컨트롤러(100)에 보내지고, 컨트롤러(100)는 그 메모리 셀(101C)의 적어도 하나의 메모리 셀(101C)에서 충분한 기록이 이루어지지 않았다는 취지의 정보를 얻는다. 그래서, 컨트롤러(100)는 반복 횟수가 상한의 n회에 달하고 있기 때문에 기록 동작과 기록 검증 동작을 종료시킨다.

기록 동작의 종료후, 신호(CLE)가 고레벨이 되어, 통상의 판독 상태의 커맨드가 입력된다. 그렇게 하면, 신호(RS1)가 저레벨에서 고레벨로 변화된다. 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL)가 출력을 위 한 입력으로서 유효해지고, 그 밖의 출력 회로(106-1∼106- (N-1))에서는 데이터 버스로부터의 신호(data1-data (N-1))가 출력을 위한 입력으로서 유효해진다. 이들의 신호는 시점(T7)의 리드 인에이블 신호(REB)의 하강 지점에서 출력된다. 도 11의 예에 있어서는 리드 인에이블 신호(REB)의 하강 지점에서 입출력 신호(IO0)가 고레벨로 천이하고, 이것은 기록이 이상 상태로써 종료한 것을 칩 외부에 출력하는 것이 된다.

이와 같이 입출력 신호(IO0)가 고레벨로, 이상한 기록이 이루어진 것을 나타내고 있기 때문에, 어드레스 분할군에 대응하는 각 분할 어드레스마다의 양호·불량의 상태를 탐색하는 동작이 행해져, 기록에 실패한 메모리 셀의 어드스를 특정한다. 본 실시예의 플래시 메모리에서는 제2 판독 상태의 커맨드를 신호(CLE)가 다시 고레벨이 된 기간내에 입력한다. 이 입력에 의해서, 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPLO)가 출력 신호로서 유효하게 되고, 다른 출력 회로(106-1∼106-(N-1))에서는 래치 회로군(105)으로부터의 신호(VPL1∼VPL (N-1))가 유효해진다. 이들 검증 위치 신호(VPL0∼VPL (N-1))중에서 검증 위치 신호(VPL2)는 저레벨이며, 다른 검증 위치 신호(VPL0, VPL1, VPL3∼VPL (N-1))는 고레벨이다. 그리고, 리드 인에이블 신호(REB)의 하강 지점에서 칩 외부에 대응하는 입출력 단자를 통해 출력된다.

칩 외부에서는 신호(IO2)만이 고레벨로서 검출되며, 이것은 칩 외부에 분할 번호(2)의 분할 어드레스 범위내에 기록 불량의 메모리 셀이 존재하는 것을 나타낸다. 본 실시예의 플래시 메모리에 있어서는 어드레스가 N개로 분할되므로, 분할 번호(2)에만 불량 셀이 존재하는 것이 특정되어 있는 시점에서, 더 상세한 어드레스를 특정하기 위해서 주사하는 범위가 N분의 1이 되며, 따라서, 동일한 속도로 특정 작업을 진행시키더라도 그 특정을 위한 시간은 N분의 1이 될 가능성이 높다. 즉, 본 실시예의 플래시 메모리에서는 불량 셀의 어드레스를 특정하기 위한 작업이 N배 고속으로 행해질 수 있다.

또, 도 11의 예에서는 신호(RS1)에 따른 판독 상태 동작을 위해 신호(VPL)를 일단 출력시키고 나서, 다음에 신호(RS2)에 의해서 각 분할된 어드레스 범위마다 판독 상태 동작을 하도록 하고 있지만, 신호(RS1)에 따른 판독 상태 동작을 행하지 않고, 신호(RS2)에 기초하여 판독 상태 동작을 행하도록 하여도 좋다.

다음에, 도 12를 참조하면서, 소거 동작과 소거 검증 동작에 관해서 설명한다. 본 실시예의 NAND형 플래시 메모리의 경우, 소거시에는 처음에 시점(T11)에서 신호(CLE)가 고레벨로 천이하여, 어드레스 입력 커맨드(도 12중, Com.으로 나타냄)가 플래시 메모리에 입출력 단자 I/O로부터 입력되고, 계속해서, 신호 (ALE)가 고레벨의 기간에 소거되는 블록의 어드레스(도 12에서 Add.로 나타냄)를 입력한다.

도 12에서는 도 10 및 도 11과 같이, 설명을 위해 3가지의 단위 버퍼에 관한 타임 챠트를 예시한다. 이들 단위 버퍼는 단위 버퍼(PB-2-2-k)와 단위 버퍼 (PB-6-5-0) 및 그 밖의 단위 버퍼(PBn)이다. 상기 단위 버퍼(PB-2-2-k)는 어드레스 분할로서는 3번째의 분할군(0이 분할군의 1번째에 대응하기 때문임)에 속하며, 상기 단위 버퍼(PB-6-5-0)는 어드레스 분할로서는 6번째의 분할군에 속한다. 또한, 다른 단위 버퍼는 그 밖의 버퍼 회로군(102) 내부의 하나의 분할 버퍼 회로군 중 하 나의 단위 버퍼를 나타낸다. 또, 소거 동작 및 소거 검증 동작의 기간 중에 신호(LD), 신호(RD), 및 버퍼 회로군(102)내의 신호(YD1)는 저레벨로 유지된다. 또한, 이들 단위 버퍼에 대응하는 메모리 셀은 전부 데이터「0」을 갖고 있고, 셀은 전류를 흘리지 않는 상태(기록된 상태)로 되어 있다. 또 도 12에 있어서도 신호(A)는 대응하는 단위 버퍼의 런치 회로(110)의 노드(120)의 전위이며, 신호 (B)는 대응하는 단위 버퍼의 래치 회로(110)의 노드(121)의 전위이며, 신호(SNS)는 대응하는 단위 버퍼의 노드(130)의 전위이다.

다시 신호(CLE)가 고레벨이 되어 소거 커맨드가 입력되면, 우선, 소거 제어신호(ERV)가 저레벨에서 고레벨로 변화된다. 이와 같이 소거 제어 신호(ERV)가 고레벨이 되면, 소거 검증 동작이 개시된다. 소거 검증 동작이 시작되면, 시점 (T12)에서 신호(PGMON)는 고레벨이 되고 신호(DIS)도 고레벨이 되고, 버퍼 회로군(102)의 래치 회로(110)의 노드(120)가 저레벨로 셋트되며, 반대측의 노드(121)는 고레벨로 셋트된다. 이 셋트 동작후, 신호(PGMON)와 신호(DIS)는 저레벨로 복귀된다. 계속해서, 비트선 제어 신호(BLCNTRL)와 비트선 보호 신호(BLPROT)가 고레벨로 변화되며, 신호(PBIAS)가 저레벨로 변화되고, 비트선(BL)을 통해 감지 노드(130)와 메모리 셀(101C)이 접속되고, 셀 데이터(이 소거시에는 동일한 비트선에 접속되는 소거 예정인 블록내의 메모리 셀 모두)의 감지가 개시된다. 여기서 모든 메모리 셀은 전류를 흘리지 않음으로써, 감지 노드(130)의 레벨(도 12에서 전위(SNS)로 나타냄)은 고레벨로 충전된다.

계속해서, 시점(T13)에서 신호(SET)가 고레벨이 되면, 모든 단위 버퍼내의 래치 회로(110)의 노드(120)는 고레벨이 되고, 노드(121)는 저레벨로 리셋된다. 상기 노드(120)가 n채널 MOS 트랜지스터(122)의 게이트에 접속함으로써, 그 n채널 MOS 트랜지스터(122)는 도통 상태가 되고, 일단 모든 소거 검증 신호(EV0∼EV (N-1))는 소거가 불량인 것을 의미하는 저레벨로 된다. 그리고, 비트선 제어 신호 (BLCNTRL)와 비트선 보호 신호(BLPROT)가 저레벨로 제어되어, 비트선(BL)은 전기적으로 버퍼 회로군(102)과 메모리 셀(101C)의 사이에서 전기적으로 비도통이 된다.

여기서, 상술한 바와 같이, 설명의 간략화를 위해 3가지의 단위 버퍼에 관한 동작을 설명한다. 여기서, 3가지의 단위 버퍼는 기록 동작과 기록 검증 동작(도 10 및 도 11 참조)에 이용한 단위 버퍼(PB-2-2-k)와, 단위 버퍼(PB-6-5-0)와, 그 밖의 단위 버퍼(PBn)이다. 제1회째의 소거 검증시에는 이들 버퍼로부터의 소거 검증 신호(EV2), 소거 검증 신호(EV5), 소거 검증 신호(EVn)가 모두 저레벨이 되고, 이 신호들이 상기 검증 회로군(103)의 검증 회로(103-2, 103-5, 103-n)에 각각 공급된다. 각 검증 회로(103-0∼103- (N-1))에 입력되는 각 소거 검증 신호는 M개의 각 버퍼 회로군(102-0∼102- (M-1))을 총괄하고 있으며, 바꾸어 말하면, 각 분할 버퍼 회로군(102)의 출력이 동일한 어드레스 분할된 번호마다 M개분만 공통화되어 있기 때문에, 전부 N개의 소거 검증 신호(0에서 N-1번째까지)를 가지고 선택된 메모리 셀에 관하여 칩 전반의 검증이 가능해진다.

각 검증 회로(103-0∼103-(N-1))는 상기 각 버퍼 회로군(102)으로부터의 소거 검증 신호(EV0∼EV (N-1))를 수취하고, 이 경우, 기록 제어 신호(PGMV)가 저레벨이고 소거 제어 신호(ERV)가 고레벨이기 때문에, 소거 검증 신호(EV0∼EV(N-1)) 에 기초를 둔 각각의 검증 결과 신호(VPASS0∼VPASS (N-1))를 출력한다. 특히, 여기에서는 검증 결과 신호(VPASS2), 검증 결과 신호(VPASS5), 다른 검증 결과 신호(VPASSn)는 모두 저레벨이 된다.

본 실시예의 플래시 메모리에 있어서, 이들 검증 결과는 기록 검증시와 동시에, 2계통의 출력으로서 칩 외부에 출력된다. 하나는 전체 검증 결과 신호 (VPASS)로서의 출력이며, 또 하나는 그 불량 개소를 특정하기 위해서 분할하여 출력되는 검증 위치 신호(VPL0∼VPL (N-1))이다. 우선, 전체 검증 결과 신호 (VPASS)에서는 상기 검증 회로군(103)으로부터의 검증 결과 신호(VPASS0∼VPASS (N-1))의 전부가 고레벨일 때에, 전체 검증 결과 신호(VPASS)가 고레벨이 된다. 그 이외의 경우는 저레벨의 출력으로서, 동시에 선택된 메모리 셀의 범위에서 하나라도 불량이 있는 것을 나타낸다. 이 제1회째의 소거 검증 동작에서는 전부의 검증 결과 신호(VPASS2, VPASS5, VPASSn)가 불량인 것을 나타내고 있음으로, 당연하게 전체 검증 결과 신호(VPASS)도 저레벨이 된다.

소거 검증의 결과로서, 전체 검증 결과 신호(VPASS)가 저레벨을 위해, 컨트롤러(100)는 제1회째의 소거 동작을 한다. 이 소거시에는 소거 검증 제어 신호( ERV)가 저레벨이 되고 소거 제어 신호(ER)가 고레벨이 되어, 소거하고 싶은 블록내의 복수의 메모리 셀을 일괄해서 소거한다. 더욱 상세한 설명을 위해, 단위 버퍼 (PB-2-2-k)에 관한 메모리 셀(101C)에서는 양호한 소거가 행해지지 않고, 그 밖의 단위 버퍼(PB-6-5-0, PBn)에 관한 메모리 셀(101C)에 대해서는 양호한 소거가 행해진 것으로 가정한다. 즉, 단위 버퍼(PB-2-2-k)에 관한 메모리 셀(101C)에는 전류 가 흐르지 않고, 그 밖의 단위 버퍼(PB-6-5-0, PBn)에 관한 메모리 셀(101C)에는 전류가 흐르게 한다.

제1회째의 소거 동작후, 본 실시예의 플래시 메모리는 제2회째의 소거 검증 동작을 행한다. 우선, 소거 검증 제어 신호(ERV)가 저레벨에서 고레벨로 변화되어 소거 검증 동작에 들어간다. 단위 버퍼(PB-2-2-k)에 관한 메모리 셀(10lC)에서는 아직 불량 그대로이기 때문에, 상술의 제1회째의 소거 검증 동작과 동일한 동작을 반복한다. 그런데, 그 밖의 단위 버퍼(PB-6-5-0, PBn)에 관한 메모리 셀(101C)에서는 양호한 소거가 되어 있음으로써, 메모리 셀(101C)은 전류를 흘려 다른 동작을 한다. 소거 검증 동작이 시작되면, 신호(PCMON)는 고레벨이 되며, 신호(DIS)도 고레벨이 되고, 버퍼 회로군(102)의 래치 회로(110)의 노드(120)가 일단 저레벨로 셋트되고, 반대측의 노드(121)는 고레벨로 셋트된다. 이 셋트 동작후, 신호(PGMON)와 신호(DIS)는 저레벨로 복귀된다. 계속해서, 비트선 제어 신호(BLCNTRL)와 비트선 보호 신호(BLPROT)와, 신호(PBIAS)에 의해서, 비트선(BL)을 통해 감지 노드(130)와 메모리 셀(101C)이 접속되어 셀 데이터의 감지를 개시한다. 여기서 단위 버퍼(PB-2-2-k)에 관한 메모리 셀은 전류를 흘리지 않음으로써, 감지 노드(130)의 레벨은 고레벨로 충전되지만, 그 밖의 단위 버퍼(PB-6-5-0, PBn)에 관한 메모리 셀(101C)에서는 전류가 흘러 감지 노드(130)의 전압은 저레벨이 된다.

따라서, 계속해서 신호(SET)가 고레벨이 되어, 단위 버퍼(PB-2-2-k)내의 래치 회로(110)의 노드(120)는 고레벨이 되고, 노드(121)는 저레벨로 리셋되지만, 그 밖의 양호하게 소거된 메모리 셀(101C)의 단위 버퍼(PB-6-5-0, PBn)의 노드(120, 121)에서는 n채널 MOS 트랜지스터(125)가 폐쇄된 채로 제어되기 때문에 리셋되지는 않는다. 따라서, 양호하게 소거된 메모리 셀에 관한 단위 버퍼(PB-6-5-0, PBn)의 상기 노드(120)는 저레벨로 유지되고, 이 전압이 n채널 MOS 트랜지스터(122)의 게이트에 공급되기 때문에, 소거 검증 신호(EV5, EVn)는 소거가 양호한 것을 의미하는 고레벨로 바뀐다.

제1회째의 검증 시간과는 달리 제2회번째의 소거 검증 시간에서는 소거 검증 신호(EV5, EVn)가 저레벨에서 고레벨로 바뀐다. 따라서, 이 제2회째의 검증시에서는 소거 검증 신호(EV2)만이 저레벨이 되고, 다른 소거 검증 신호(EV0, EV1, EV3∼EV (N-1))는 고레벨이 된다. 각 검증 회로(103-0∼103- (N-1))는 상기 각 버퍼 회로군(102)으로부터의 소거 검증 신호(EV0∼EV(N-1))를 수취하여, 검증 결과 신호(VPASS0∼VPASS (N-1))를 출력한다. 소거 검증신호(EV5), 소거 검증 신호(EVn) 등이 고레벨로 전환되므로써, 검증 회로군(103)으로부터의 검증 결과 신호(VPASS5) 등은 고레벨로 바뀐다. 그러나, 검증 결과 신호(VPASS2)는 저레벨 그대로이기 때문에, 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 아직 소거 불량을 나타내는 저레벨로 유지된다. 다시, 컨트롤러(100)는 저레벨의 전체 검증 결과 신호(VPASS)를 수신하고, 또한 소거와 검증을 계속하도록 칩을 동작시킨다.

도 12에서는 제2회째의 소거 동작으로, 단위 버퍼(PB-2-2-k)에 관한 메모리 셀이 양호하게 소거된 것으로 가정된다. 그 결과, 그 다음 소거 검증 동작에서는 단위 버퍼(PB-2-2-k)내의 래치 회로(110)의 노드(120, 121)의 전압을 감지 노드(130)의 전압이 게이트에 접속되는 n채널 MOS 트랜지스터(125)가 폐쇄된 채로 제어되기 때문에 리셋되지 않는다. 따라서, 양호하게 소거된 메모리 셀에 관한 단위 버퍼(PB-2-2-k)의 상기 노드(120)는 저레벨로 유지되며, 이 전압이 n채널 MOS 트랜지스터(122)의 게이트에 공급되기 때문에, 소거 검증 신호(EV2)는 소거가 양호하게 된 것을 의미하는 고레벨로 바뀐다.

소거 검증 신호(EV2)가 고레벨로 전환되어, 검증 회로군(103)으로부터의 검증 결과 신호(VPASS2)는 고레벨로 바뀐다. 그 결과, 검증 결과 신호(VPASS0∼VPASS(N-1))는 전부 고레벨이 되고, 상기 검증 결과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 전체에 걸쳐 양호한 것을 나타내는 고레벨로 바뀐다. 마찬가지로, 래치 회로(105)로부터의 출력인 검증 위치 신호(VPL0∼VPL(N-1))도 전부 고레벨이 되어 래치 회로(107)의 출력인 신호(VPL)도 고레벨이 된다. 상기 검증 결과 발생 회로(104)에서 생성된 전체 검증 결과 신호(VPASS)는 컨트롤러(100)에 보내여지고, 컨트롤러(100)는 그 메모리 셀(101C)의 전반에 걸쳐 충분한 소거가 이루어진 취지의 정보를 얻는다. 그래서, 컨트롤러(100)는 소거 동작과 소거 검증 동작을 종료시킨다.

소거 동작의 종료후, 신호(CLE)가 고레벨로 되면, 기록 동작 종료 시간과 같이, 통상의 판독 상태의 커맨드가 입력된다. 그렇게 하면, 신호(RS1)가 저레벨로부터 고레벨로 변화된다. 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL)가 출력을 위한 입력으로서 유효해지고, 그 밖의 출력 회로(106-1∼106- (N-1))에서는 데이터 버스로부터의 신호 (datal-data (N-1))가 출력을 위한 입력으로서 유효해진다. 도 12의 예에 있어서는, 리드 인에이블 신호(REB)의 하강 구간에서 입출력 신호(IO0)는 저레벨로 천이하며, 이것은 소거가 정상적으로 종료한 것을 칩 외부에 출력하는 것이 된다.

이와 같이 입출력 신호(IO0)가 저레벨로 정상적인 소거가 이루어진 것을 나타내고 있음으로, 이 시점에서 소거 동작을 종료하는 것도 가능하나, 여기서 종료하지 않고, 기록 동작의 경우와 같이, 어드레스 분할군에 대응한 각 분할 어드레스마다의 양호·불량의 상태를 탐색하는 것도 가능하다. 본 실시예의 플래시 메모리에서는 제2 판독 상태의 커맨드를 신호(CLE)가 다시 고레벨이 된 기간내에 입력한다. 이 입력에 의해서, 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL0)가 출력 신호로서 유효하게 되며, 다른 출력 회로(106-1∼106- (N-1))에서는 래치 회로군(105)으로부터 신호(VPL1∼VPL (N-1))이 유효해진다. 이들 신호(VPL0∼VPL (N-1))는 소거가 정상적으로 종료하였기 때문에 전부 저레벨의 신호이며 리드 인에이블 신호(REB)의 하강 구간에서 칩 외부에 대응하는 입출력 단자를 통해 출력된다.

또, 도 12의 예에서는 신호(RS1)에 따른 판독 상태 동작을 위해 신호 (VPL)를 일단 출력시키고 나서 다음에 신호(RS2)에 의해서 각 분할된 어드레스 범위마다의 판독 상태 동작을 하도록 하고 있지만, 신호(RS1)에 따른 판독 상태 동작을 행하지 않고, 신호(RS2)에 기초하는 판독 상태 동작을 행하도록 하여도 좋다.

다음에 도 13을 참조하면서, 소거 동작이 이상한 상태로, 종료하는 경우에 관해서 설명한다. 여기서, 소거 동작이 이상한 상태로서 종료하는 경우는 메모리 셀 어레이(101)내의 적어도 하나의 메모리 셀(101C)이 소거 모드에 있음에도 불구하고, 충분한 소거가 이루어지지 않는 채로 소거 동작이 종료하는 것을 의미한다. 통상, 컨트롤러(100)는 소거 상태임에도 불구하고 아직 충분히 소거가 이루어지지 않는 메모리 셀이 존재하는 경우에 소거 동작과 소거 검증 동작을 반복하여 행하지만, 복수회 반복한 후에도 아직 충분한 소거가 이루어지지 않는 메모리 셀이 있는 경우에 이상 종료라는 형태로 소거 동작을 종료한다. 또, 도 13에서는 설명의 편의를 위해 n회의 소거 검증으로 종료하고 있지만, 이것은 n회의 소거 검증으로 종료하지 않고서, 더욱 많은 횟수의 소거 검증이 행하여지는 것을 의미한다.

도 13의 차트에 따른 소거 및 소거 검증 동작에서는 전술의 도 12의 소거 및 소거 검증 동작과 비교하면 제n회째의 소거에 의해서도 단위 버퍼(PB-2-2-k)에 속하는 메모리 셀(101C)에서 충분한 소거를 할 수 없었던 것으로 가정하고 있고, 그 부분만이 상이한 동작으로서 다른 동작에 대해서는 간단하므로 중복된 설명은 생략한다. 즉, 처음에 도 12의 동작과 같은 상세한 동작은 동일하기 때문에 생략하지만, 커맨드의 입력이나 어드레스 입력을 행하여, 제1회째의 검증과 소거, 및 제2회째의 소거 검증을 행하였다.

제2회째의 소거 검증후에는 단위 버퍼(PB-2-2-k)에 속하는 메모리 셀(101 C)에서 충분한 소거가 되어있지 않기 때문에, 소거 검증 신호(EV2)만이 저레벨이 되고, 다른 소거 검증 신호(EV0, EV1, EV3∼EV(N-1))는 고레벨이 된다. 이들이 검증 회로군(103)에 입력되어 검증 결과 신호(VPASS0∼VPASS (N-1))가 출력된다. 검증 결과 신호(VPASS2)는 불량 셀 인 것을 나타내는 저레벨 그대로이며, 상기 검증 결 과 발생 회로(104)로부터의 전체 검증 결과 신호(VPASS)는 아직 불량을 나타내는 저레벨 그대로 유지된다. 따라서, 컨트롤러(100)는 저레벨의 전체 검증 결과 신호(VPASS)를 수신하여, 수 회의 기록과 검증을 계속하도록 칩을 동작시킨다.

제n 회를 이 플래시 메모리로 설정된 최대의 소거와 그 검증의 반복 회수라고 하면, 이상 종료는 제n 회째에 있어서도 불량의 메모리 셀이 잔존하는 경우를 의미한다. 이 반복 횟수는 기록 동작과 기록 검증 동작의 최대 반복 회수와 동일하여도 좋고 다른 숫자여도 좋다. 이 소거와 검증의 최대 반복 횟수에 달한 시점에서 소거 검증 신호(EP2)는 저레벨이고 다른 소거 검증 신호(EV0, EV1, EV3EV (N-1))는 고레벨이고, 검증 회로군(103)에서 생성되는 검증 결과 신호(VPASS2)는 저레벨이며, 마찬가지로 검증 회로군(103)으로 생성되는 다른 검증 결과 신호(VPASSQ, VPASS1, VPASS3∼VPASS (N-1))는 고레벨이다. 또한, 검증 결과 발생 회로(104)에서 생성되는 전체 검증 결과 신호(VPASS)는 검증 결과 신호(VPASS2)가 저레벨이므로 저레벨이다. 래치 회로(107)로부터의 검증 위치 신호(VPL)와 래치 회로(105)에서 생성되는 검증 위치 신호(VPL2)는 저레벨이고, 다른 검증 위치 신호(VPL0, VPL1, VPL3∼VPL (N-1))는 고레벨이다.

상기 검증 결과 발생 회로(104)에서 생성된 전체 검증 결과 신호(VPASS)는 컨트롤러(10Q)로 보내지고, 컨트롤러(100)는 그 메모리 셀(101C)의 적어도 하나의 메모리 셀(101C)에서 충분한 소거가 이루어지지 않은 취지의 정보를 얻는다. 그래서, 컨트롤러(100)는 반복 회수가 상한의 n회에 달하고 있기 때문에 소거 동작과 소거 검증 동작을 종료시킨다.

소거 동작의 종료후, 신호(CLE)가 고레벨이 되어 통상의 판독 상태의 커맨드가 입력된다. 그렇게 하면, 신호(RS1)가 저레벨에서 고레벨로 변화된다. 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL)가 출력을 위한 입력으로서 유효해지고, 그 밖의 출력 회로(106-1∼106- (N-1))에서는 데이터 버스로부터의 신호(data1-data (N-1))가 출력을 위한 입력으로서 유효해진다. 이들의 신호는 리드 인에이블 신호(REB)의 하강으로 출력된다. 도 13의 예에 있어서는 리드 인에이블 신호(REB)의 하강 지점에서 입출력 신호(IO0)는 고레벨로 천이하며, 이것은 소거 동작이 이상 상태로서 종료한 것을 칩 외부에 출력하는 것이 된다.

이와 같이 입출력 신호(IO0)가 고레벨로 이상한 소거 종료가 이루어진 것을 나타내기 때문에, 어드레스 분할군에 대응하는 각 분할 어드레스마다의 양호·불량의 상태를 탐색하는 동작이 행하여져, 소거에 실패한 메모리 셀의 어드레스를 특정한다. 본 실시예의 플래시 메모리에서는 제2 판독 상태의 커맨드를 신호(CLE)가 다시 고레벨이 된 기간 동안 입력한다. 이 입력에 의해서, 출력 회로군(106)내의 최초의 출력 회로(106-0)에서는 검증 위치 신호(VPL0)가 출력 신호로서 유효하게 되고, 다른 출력 회로(106-1∼106-(N-1))에서는 래치 회로군(105)으로부터의 신호(VPL1∼VPL (N-1))가 유효해진다. 이들 검증 위치 신호(VPL0∼VPL (N-1)) 중에서 검증 위치 신호(VPL2)는 저레벨이며, 다른 검증 위치 신호(VPL0, VPL1, VPL3∼VPL (N-1))는 고레벨이다. 그리고, 리드 인에이블 신호(REB)의 하강 지점에서 칩 외부에 대응하는 입출력 단자를 통해 출력된다.

칩 외부에서는 신호(IO2)만이 고레벨로서 검출되며 이것은 칩의 외부에 분할 번호(2)의 분할 어드레스 범위내에 기록 불량의 메모리 셀이 존재하는 것을 나타낸다. 본 실시예의 플래시 메모리에 있어서는 어드레스가 N개로 분할되기 때문에, 분할 번호(2)에만 불량 셀이 존재하는 것이 특정되어 있는 시점에서 더욱 상세한 어드레스를 특정하기 위해서 주사하는 범위가 N분의 1이 되며, 따라서, 동일한 속도로 특정 작업을 진행시키더라도 그 특정을 위한 시간은 N분의 1이 될 가능성이 높다. 즉, 본 실시예의 플래시 메모리에서는 불량 셀의 어드레스를 특정하기 위한 작업이 N배 고속으로 행해질 수 있다. 또, 도 13의 예에서는 신호(RS1)에 따른 판독 상태 동작을 위해 신호(VPL)를 일단 출력시키고 나서, 다음에 신호(RS2)에 의해서 각 분할된 어드레스 범위마다 판독 상태 동작을 행하도록 하고 있지만, 신호(RS1)에 따른 판독 상태를 행하지 않고, 신호(RS2)에 기초하여 판독 상태 동작을 행하도록 하여도 좋다.

다음에, 도 14 및 도 15를 참조하여, 종료시에 불량이었던 메모리 셀을 특정하기 위한 플로우차트에 관해서 설명한다. 도 14는 기록 동작에 대한 플로우차트이며, 도 15는 소거 동작에 대한 플로우차트이다. 이들은 도 10 내지 도 13내의 상태 판독 동작에 관해서 설명하는 것이다.

도 14를 참조하여, 기록 종료시 불량 셀을 특정하는 동작에 대해서 설명한다. 우선, 순서(S10)에서 그 플래시 메모리의 기록 동작이 행하여져 기록 동작 종료시에 상태 판독 모드로 이행한다. 순서(S11)에서 상태 판독인지 아닌지를 판단하여, YES의 경우에는 순서(S12, S13)에서 단자 신호(IO6)가 고레벨이 될 때까지 대기하는 루프에 들어가 단자 신호(IO6)가 고레벨이 되면, 순서(S14)에서 최초의 입출력 단자의 단자 신호(IO0)가 고레벨이 아닌지가 판단된다. 순서(S11)에서 상태 판독이 아닌 경우(NO인 경우), 분기된 루프에서는 순서(S15, S16)에서 시간 대기가 되어, 순서(S17)의 검증 상태 판독의 순서로 이행한다. 순서(S14)에서 최초의 입출력 단자의 단자 신호(IO0)가 고레벨로 판단된 경우, 바꾸어 말하면, 기록 종료시에 불량 셀이 있다고 판단된 때에는, 마찬가지로 순서(S17)의 상태 판독 판독의 순서로 이행한다. 만약에 순서(S14)에서 최초의 입출력 단자의 단자 신호 (IO0)가 저레벨이라고 판단된 경우는 불량 셀이 없는 것이기 때문에, 그대로 순서(S29)로 진행하여 종료한다.

상기 순서(S17)의 검증 상태 판독에서는 우선 n이 제로에 셋트된다. 이 n은 어드레스 분할의 분할 수에 대응한다. 다음에 순서(S18)에서 n이 하나 증가되고, 순서(S19)에서는 증가후의 (n-1)에 대응하는 입출력 단자의 단자 신호(IO (n-1))가 고레벨인지 아닌지가 판단된다. 이 판단에 있어서, 부정(NO)인 경우는 순서(S18)로 진행하여 다음 입출력 단자에 대해서도 판단을 한다. 반대로, 긍정(YES)인 경우는 판독 데이터 레지스터의 순서(S20)로 진행한다. 이 판독 데이터 레지스터의 순서(S20)에서는 레지스터를 이용하여 어드레스를 설정((n -1) * L/m)(여기서, m은 최대 분할 수, L은 전체 컬럼 어드레스 수)하여, 순서(S21)에서 수(r)를 제로로 셋트한다. 순서(S22)로 리드 인에이블 신호(REB)가 저레벨이 됨으로써 판독 상태가 되고, 순서(S23)의 조건식에서는 전체 데이터가 저레벨인지 아닌지, 즉 그 레지스터에 특정된 범위내에서 불량 셀이 존재하는지 아닌지가 판단된다. 만약에, 여기서 부정인 되는 경우는 그 비트가 불량 셀이기 때문에, 순서(S24)에서 그 어드레스 를 격납하여 순서(S25)로 진행한다. 순서(S23)에서 긍정인 경우, 불량 데이터는 특정되지 않고 순서(S25)로 진행한다. 순서(S25)에서는 수(r)가 n* L/m과 같은 지 아닌지가 판단되어, 같지 않는 경우에는 순서(S27, S28)에서 판독 상태가 해제되어 수(r)가 하나 증가되고, 반대로 같은 경우에는 순서(S26)에서 n이 m과 같은지 아닌지, 즉 최종의 분할 수까지 증가했는지 아닌지가 판단되며, 증가한 때는 S29에서 다른 시스템의 처리로 진행하고, 그렇지 않은 경우에는 순서(S18)로 되돌아가 n을 하나 증가시켜 순서(S19) 이하의 동일한 처리를 진행시킨다.

이러한 방법에 의해서, 판독 데이터 레지스터를 이용하여, 신속히 불량 셀의 어드레스를 특정할 수 있다. 이 플로우에 따라서 불량 셀이 특정된 후에는 그 특정된 어드레스 정보를 이용하여 그것에 계속되는 처리를 행할 수 있다. 또, 이 도 14의 플로우차트에서는 IO0의 정보로 불량 셀의 유무를 확인하고, 그 후에 불량 셀의 어드레스를 특정하고 있지만, 변형예로서 I00의 정보로 불량 셀의 유무를 확인하는 동시에 불량 셀의 어드레스를 특정하도록 구성하여도 좋다. 또한, 상태 판독을 행하지 않고, 직접 검증 상태 판독을 행하도록 구성하는 것도 가능하다.

다음에, 도 15를 참조하면서 소거 동작시 불량 셀의 특정 동작에 관해서 설명한다. 우선, 순서(S30)에서 그 플래시 메모리의 소거 동작이 행하여져, 소거 동작 종료시에 상태 판독 모드로 이행한다. 순서(S31)에서 상태 판독인지 아닌지가 판단되어, 긍정인 경우에, 순서(S32, S33)에서 단자 신호(IO6)가 고레벨이 될 때까지 대기하는 루프에 입력되어, 단자 신호(IO6)가 고레벨이 되었을 때, 순서(S34)에서 최초의 입출력 단자의 단자 신호(IO0)가 고레벨인지 아닌지 판단된다. 순서(S31)로 상태 판독이 아닌(NO) 경우에 분기된 루프에서는 순서 (S35, S36)에서 시간 대기가 되어, 순서(S37)의 상태 판독 확인 순서로 이행한다. 순서(S34)에서 최초의 입출력 단자의 단자 신호(I00)가 고레벨로 판단된 경우, 바꾸어 말하면, 소거 종료시에 불량 셀이 있다고 판단된 때에는 마찬가지로 순서(S37)의 검증 상태 판독의 순서로 이행한다. 만약에 순서(S34)에서 최초의 입출력 단자의 단자 신호(IO0)가 저레벨로 판단된 경우는 불량 셀이 없는 것으로 되기 때문에, 그대로 순서(S49)로 진행하여 종료한다.

상기 순서(S37)의 검증 상태 판독에서는 우선 n이 제로(0)로 셋트된다. 이 n은 어드레스 분할의 분할 수에 대응한다. 다음에 순서(S38)에서 n이 하나 증가되고, 순서(S39)에서는 증가후의 (n-1)에 대응하는 입출력 단자의 단자 신호 (IO (n-1))가 고레벨인지 아닌지가 판단된다. 이 판단에 있어서, 부정인 경우는 순서(S38)로 진행하여 다음 입출력 단자에 대해서도 판단을 한다. 반대로, 긍정인 경우는 판독 데이터 레지스터의 순서(S40)로 진행한다. 이 판독 데이터 레지스터의 순서(S40)에서는 레지스터를 이용하여 어드레스를 설정((n -1) * L/m)(여기서, m은 최대 분할수, L은 전체 컬럼 어드레스 수)하여, 순서(S41)에서 수(r)를 제로로 셋트한다. 순서(S42)에서 리드 인에이블 신호(REB)가 저레벨이 됨으로써 판독 상태가 되며, 순서(S43)의 조건식에서는 전체 데이터가 저레벨인지 아닌지, 즉 그 레지스터로 특정된 범위내에서 불량 셀이 존재하는지 아닌지가 판단된다. 만일 여기서 부정인 경우는 그 비트가 불량 셀이기 때문에, 순서(S44)에서 그 어드레스를 격납하여 순서(S45)로 진행한다. 순서(S43)에서 긍정인 경우, 불량 데이터는 특정되 지 않고 순서(S45)로 진행한다. 순서(S45)에서는 수(r)가 n* L/m과 같은 지 아닌지가 판단되어, 같지 않은 경우에는 순서(S47, S48)에서 리드 상태가 해제되어 수(r)가 하나씩 증가되고, 반대로, 같은 경우에는 순서(S46)에서 n이 m과 같은지 아닌지, 즉 최종의 분할 수까지 증가한지 아닌지가 판단되고, 증가한 때는 S49에서 다른 시스템의 처리로 진행하며, 그렇지 않은 경우에는 순서(S38)로 되돌아가 n을 하나 증가시켜 순서(S39) 이하와 같은 처리를 진행시킨다.

이러한 방법에 의해서, 판독 데이터 레지스터를 이용하여, 신속히 불량 셀의 어드레스를 특정할 수 있다. 이 플로우에 따라서 불량 셀이 특정된 후에는 그 특정된 어드레스 정보를 이용하여 계속되는 처리를 할 수 있다. 또, 이 도 15의 플로우차트에서는 IO0의 정보로 불량 셀의 유무를 확인하고, 그 후에 불량 셀의 어드레스를 특정하고 있지만, 변형예로서 IO0의 정보로 불량 셀의 유무를 확인하는 동시에, 불량 셀의 어드레스를 특정하는 구성으로 하여도 좋다. 또한, 상태 판독을 행하지 않고, 직접 검증 상태 판독을 행하도록 구성하는 것도 가능하다.

또, 상술의 실시예에 있어서, 어드레스 분할수를 N으로 하여, IO 포트의 수를 N으로서 설명했지만, 어드레스 분할수와 IO 포트의 수는 같아도 좋고 한쪽이 큰 관계라도 좋다.

마지막으로, 본 발명의 주요한 구성에 관해서 예를 든다.

본 발명은 워드선의 선택에 따라서 복수의 메모리 셀에 한 번에 기록되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼군과, 그 분할된 N개의 단위마다 그 메모리 셀이 적절하게 기록되었는지 아닌지를 검증하여 그 검증 결과 를 외부로 출력하는 회로를 갖는 것을 특징으로 한다.

이 비휘발성 반도체 기억 장치의 일례에 있어서, 기록되는 데이터의 분할은 메모리 셀에 할당되는 어드레스를 분할하는 것으로 행해지는 것을 특징으로 할 수 있다. 이 기록되는 데이터의 분할수 N은 일례로서, 입출력 단자의 단자수와 동일한 수로 할 수 있다.

본 발명의 비휘발성 반도체 기억 장치의 일례에서는, 상기 검증 결과의 외부로의 출력은 그 장치로의 특정한 커맨드를 입력하여 개시시킬 수 있고, 또한, 하나의 입출력 단자를 전체 검증 결과의 출력용과, 분할한 검증 결과의 출력용으로 전환하여 사용할 수도 있다.

또한, 본 발명의 비휘발성 반도체 기억 장치의 일례에 있어서는 검증 결과를 래치 회로에 일시적으로 격납할 수도 있다. 불량 셀을 특정하기 위해서, 레지스터를 이용하여 분할된 어드레스의 범위에서 어드레스를 증가시켜 진행하여도 좋다.

또한 본 발명은 워드선의 선택에 따라서 복수의 메모리 셀로부터 한 번에 소거되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼군과, 그 분할된 N개의 단위마다 그 메모리 셀이 적절하게 소거되었는지 아닌지를 검증하여 그 검증 결과를 외부에 출력하는 회로를 갖는 것을 특징으로 한다.

이 비휘발성 반도체 기억 장치의 일례에 있어서, 소거되는 데이터의 분할은 메모리 셀에 할당되는 어드레스를 분할하는 것으로 행해지는 것을 특징으로 할 수 있다. 이 기록되는 데이터의 분할수 N은 일례로서, 입출력 단자의 단자수와 동일한 수로 할 수 있다.

상술된 바와 같이, 메모리 셀에 대해서의 기록 불량이나 소거 불량이 있는 경우에, 본 실시예의 플래시 메모리에서는 그 불량이 된 셀의 어드레스를 특정하기위해서, 전체 어드레스나 전체 컬럼 어드레스를 하나 하나 조사하는 대신에, 분할된 어드레스군내의 조사만으로 어드레스의 특정이 가능하다. 따라서, 본 실시예의 플래시 메모리에서는 어드레스 특정을 위한 대폭적인 시간 단축을 도모할 수 있어, 그 디바이스를 탑재하여 이용하는 시스템의 성능을 향상시킬 수 있다. 예컨대, 플래시 메모리가 64메가비트 타입이면, 기록 또는 소거 불량이 최종 컬럼 어드레스에 존재하고 있었던 경우에는, 종래의 방법에서는 컬럼 어드레스를 0∼511로 하고, 1 특정 사이클이 50 나노초라고 하면, 전체 50×512= 25.6 마이크로초의 시간이 소요된다. 그러나, 본 실시예에서는 전체 어드레스가 8개의 어드레스군으로 분할되기 때문에, 8분의 1이 되어, 4.2 마이크로초의 시간이 소요된다.

이상 설명한 바와 같이, 본 발명에 따르면 기록이나 소거시에 발생된 불량 어드레스의 특정을 고속화하는 것이 가능하다.

Claims (2)

1. 워드선의 선택에 따라서 복수의 메모리 셀에 한 번에 기록되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼군(102)과, 그 분할된 N개의 단위마다 상기 메모리 셀이 적절하게 기록되었는지의 여부를 검증하여, 그 검증 결과를 외부에 출력하는 회로(103 내지 107)를 포함하며,

   상기 버퍼군(102)은, 상기 복수의 메모리 셀에 배선된 비트선과 접속된 상기 버퍼군(102-0 ~ 102-(M-1)) 각각에 제공된 N개의 분할 버퍼 회로군(102-0-0 ~ 102-(M-1)-(N-1))를 구비하며,

   상기 회로(103 내지 107)는,

   기록 검증 신호(PV0 ~ PV(N-1))를 통하여 상기 버퍼군(102-0 ~ 102-(M-1)) 각각의 N개의 분할 버퍼 회로군의 각각의 하나에 각각이 접속되며, 상기 버퍼군으로부터의 상기 기록 검증 신호에 응답하여, 상기 분할된 N개의 단위마다 상기 메모리 셀이 적절하게 기록되었는지를 각각 나타내는 상기 분할 버퍼 회로군의 검증 신호(VPASS0 ~VPASS(N-1))를 생성하는 N개의 검증 회로군(103-0 ~ 103-(N-1)); 및

   상기 검증 신호를 격납하여 외부 장치에 출력하는 래치 회로군(105-0 ~ 105-(N-1))을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
2. 워드선의 선택에 따라서 복수의 메모리 셀에 한 번에 소거되는 데이터를 N개(N은 소정의 자연수)로 분할하여 격납하는 버퍼군(102)과, 그 분할된 N개의 단위마다 상기 메모리 셀이 적절하게 소거되었는지의 여부를 검증하여, 그 검증 결과를 외부에 출력하는 회로(103 내지 107)를 포함하며,

   상기 버퍼군(102)은, 상기 복수의 메모리 셀에 배선된 비트선과 접속된 상기 버퍼군(102-0 ~ 102-(M-1)) 각각에 제공된 N개의 분할 버퍼 회로군(102-0-0 ~ 102-(M-1)-(N-1))를 구비하며,

   상기 회로(103 내지 107)는,

   소거 검증 신호(EV0 ~ EV(N-1))를 통하여 상기 버퍼군(102-0 ~ 102-(M-1)) 각각의 N개의 분할 버퍼 회로군의 각각의 하나에 각각이 접속되며, 상기 버퍼군으로부터의 상기 소거 검증 신호에 응답하여, 상기 분할된 N개의 단위마다 상기 메모리 셀이 적절하게 소거되었는지를 각각 나타내는 상기 분할 버퍼 회로군의 검증 신호(VPASS0 ~VPASS(N-1))를 생성하는 N개의 검증 회로군(103-0 ~ 103-(N-1)); 및

   상기 검증 신호를 격납하여 외부 장치에 출력하는 래치 회로군(105-0 ~ 105-(N-1))을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.

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