KR100430205B1

KR100430205B1 - 반도체 기억 장치

Info

Publication number: KR100430205B1
Application number: KR10-2001-0012448A
Authority: KR
Inventors: 노다준이찌로; 이께하시다미오; 이마미야겐이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-03-10
Filing date: 2001-03-10
Publication date: 2004-05-03
Also published as: US20010022744A1; JP2001256791A; KR20010100814A; JP3822411B2; TW498341B

Abstract

재기입한 데이터의 "오류"의 원인을 특정하기 쉽거나 페이지 래치의 시험이나, 판독 회로의 시험을 단시간에 완료시키는 것이 가능한 반도체 기억 장치를 제공하는 것.

데이터 재기입이 가능한 메모리셀이 접속된 복수의 비트선(BL1∼BLN)과, 복수의 비트선(BL1∼BLN) 각각에 접속된 래치 회로(19-1∼19-N)를 포함하는 페이지 래치(11)와, 판독 회로(27)와, 래치 회로(19-1∼19-N)에 로드된 데이터를 메모리셀로 전송하지 않고 판독 회로(27)로 직접 전송 가능한 데이터 전송 회로군(13-1∼13-N, 15-1∼15-N, 17-1∼17-N, 25)을 구비한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 데이터 재기입이 가능한 반도체 기억 장치에 관한 것으로, 특히 페이지 래치를 갖는 데이터 재기입이 가능한 반도체 기억 장치에 관한 것이다.

1 바이트로부터 수십 바이트 정도의 단위(페이지 단위)로 데이터의 재기록이 가능한 불휘발성 반도체 기억 장치(EEPROM)에는 1 페이지분의 데이터를 보유하기 위한 래치(페이지 래치)를 1개의 비트선에 1개씩 설치한 것이 있다. 본 명세서에서는 이러한 불휘발성 반도체 기억 장치를 페이지 래치가 부가된 반도체 기억 장치라고 한다.

종래의 페이지 래치가 부가된 반도체 불휘발성 반도체 기억 장치의 동작을 설명한다.

도 18의 (a)∼도 18의 (c)는 각각 종래의 페이지 래치가 부가된 반도체 기억 장치의 데이터 로드(DATA LOAD)시, 데이터 기입(PROGRAM)시 및 데이터 판독 (READ) 시의 데이터의 흐름을 나타내는 도면이다.

우선, 도 18의 (a)에 도시된 바와 같이 1 페이지분의 기입 데이터를 페이지 래치에 로드한다. 이 후, 페이지 래치에 1 페이지분의 기입 데이터가 갖추어진 시점에서 예를 들면 1 페이지분의 셀로부터 데이터를 소거한다.

이어서, 도 18의 (b)에 도시된 바와 같이 1 페이지분의 기입 데이터를 데이터가 소거된 1 페이지분의 셀에 한번에 기입한다.

또한, 데이터를 판독할 때에는 도 18의 (c)에 도시된 바와 같이 선택된 셀을 판독 회로에 접속하고, 선택된 셀로부터 데이터를 판독한다.

그러나, 종래의 페이지 래치가 부가된 반도체 불휘발성 반도체 기억 장치에서는 데이터 로드를 행하면, 그 동작이 데이터 소거, 데이터 기입까지 자동적으로 진행된다.

또한, 데이터 판독에서는 셀에 기입된 데이터를 판독하는 모드밖에 없다.

이러한 종래의 페이지 래치가 부가된 반도체 불휘발성 반도체 기억 장치에서는 데이터를 메모리셀에 기입하고, 메모리셀에 기입된 데이터를 판독한 결과, 이 판독한 데이터에 "오류"가 있는 경우, 셀에 기입된 데이터에 "오류"가 있는 것인지, 판독 회로에서 "오류"가 발생했는지를 특정하는 것이 매우 곤란하다.

또한, 페이지 래치나 판독 회로의 시험을 행하는 경우, 종래의 페이지 래치가 부가된 반도체 불휘발성 반도체 기억 장치에서는 데이터를 자동적으로 셀에 기입하기 때문에 시험 시간이 매우 길어진다.

본 발명은 상기된 사정에 감안하여 이루어진 것으로, 그 목적은 재기입한 데이터에 "오류"가 있는 경우, 그 "오류"의 원인을 특정하기 쉽거나, 페이지 래치의 시험이나, 판독 회로의 시험을 단시간에 완료시키는 것이 가능한 반도체 기억 장치를 제공하는 것에 있다.

도 1의 (a), 도 1의 (b)는 각각 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 데이터 로드 시 및 페이지 래치 판독 시의 데이터의 흐름을 나타내는 도면.

도 2는 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 구비하는 페이지 래치의 1회로 예를 나타내는 회로도.

도 3은 도 2에 도시된 페이지 래치의 데이터 로드 동작을 나타내는 파형도.

도 4는 도 2에 도시된 페이지 래치의 기입 동작을 나타내는 파형도.

도 5는 도 2에 도시된 페이지 래치의 판독 동작을 나타내는 파형도.

도 6은 도 2에 도시된 페이지 래치의 페이지 래치 판독 동작을 나타내는 파형도.

도 7의 (a)는 데이터 로드 동작 시의 페이지 래치의 상태를 나타내는 도면, 도 7의 (b)는 기입 동작시의 페이지 래치의 상태를 나타내는 도면, 도 7의 (c)는 판독 동작시의 페이지 래치의 상태를 나타내는 도면, 도 7의 (d)는 페이지 래치 판독 동작시의 페이지 래치의 상태를 나타내는 도면.

도 8의 (a), 도 8의 (b)는 각각 전송 신호 N2를 제어하는 제어 회로의 회로도.

도 9는 도 2에 도시된 페이지 래치의 다른 페이지 래치 판독 동작을 나타내는 파형도.

도 10의 (a)는 NOR형 불휘발성 메모리를 나타내는 도면, 도 10의 (b)는 3 트랜지스터형 불휘발성 메모리를 나타내는 도면.

도 11은 제어 회로의 일례를 나타내는 블록도.

도 12는 도 11에 도시된 제어 회로의 통상 동작 시의 동작을 나타내는 파형도.

도 13은 도 11에 도시된 제어 회로의 통상 동작 시의 동작을 나타내는 파형도.

도 14는 도 11에 도시된 제어 회로의 시험 동작의 동작을 나타내는 파형도.

도 15는 제어 회로의 제어 시퀀스를 나타내는 흐름도.

도 16의 (a), 도 16의 (b)는 각각 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 데이터 로드 시 및 페이지 래치 판독 시의 데이터의 흐름을 나타내는 도면.

도 17의 (a)∼도 17의 (c)는 각각 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 데이터 로드 시, 데이터 기입 시 및 데이터 판독 시의 데이터의 흐름을 나타내는 도면.

도 18의 (a)∼도 18의 (c)는 각각 종래의 반도체 기억 장치의 데이터 로드 시, 데이터 기입 시 및 데이터 판독 시의 데이터의 흐름을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 데이터 버스

2 : 셀 매트릭스

3 : 디코더

11 : 페이지 래치

13 : 제1 전송 게이트

15 : 제2 전송 게이트

17 : 제3 전송 게이트

19 : 래치 회로

21 : 데이터선

23 : 접속 노드

25 : 제4 전송 게이트

27 : 판독 회로

31 : 제어 회로

33 : 데이터 로드 제어 논리

35 : 데이터 로드 종료 후 제어 논리

37 : 소거 제어 논리

38 : OR 논리 게이트

39 : 기입 제어 논리

41 : 검증 제어 논리

43 : 검증 결과 판정 논리

44 : OR 논리 게이트

45 : 리커버리 제어 논리

51 : 검사 비트 발생 회로

53 : 오류 정정 회로

100 : N2 제어 회로

101 : PMOS

102 : 출력 단자

103 : PMOS

104 : 디프레션형 NMOS

105 : 저항

상기 목적을 달성하기 위해 본 발명에 따른 반도체 기억 장치는 데이터 재기입이 가능한 메모리셀이 접속된 복수의 비트선과, 상기 복수의 비트선 각각에 접속된 래치 회로와, 판독 회로를 구비한다. 그리고, 상기 래치 회로에 로드된 데이터를 상기 메모리셀로 전송하지 않고, 상기 판독 회로에 직접 전송 가능한 데이터 전송 회로군을 더욱 구비하는 것을 특징으로 한다.

상기 구성을 갖는 반도체 기억 장치이면, 래치 회로에 로드된 데이터를 판독 회로에 직접 전송 가능한 데이터 전송 회로군을 갖는다.

이 때문에 예를 들면 판독한 데이터에 "오류"가 있는 경우, 래치 회로에 로드된 데이터를 메모리셀에 기입하지 않고, 판독 회로로 직접 전송하고, 데이터를 판독한다. 이 결과, 판독한 데이터에 "오류"가 여전히 있는 경우에는 이 "오류"는 판독 회로에서 발생한다고 특정할 수 있다.

반대로, 판독한 데이터에 "오류"가 없던 경우에는, 이 "오류"는 셀에 기입된 데이터에 "오류"가 있거나, 혹은 이 "오류"는 셀에서 발생했다고 특정할 수 있다.

이와 같이, 본 발명에서는 종래 매우 곤란한 데이터의 "오류"의 원인을 간단히 특정할 수 있다.

또한, 래치 회로의 시험이나, 판독 회로의 시험을 행하는 경우, 래치 회로에 로드된 데이터를 메모리셀에 기입하지 않고, 판독 회로로 직접 전송하고, 데이터를 판독하도록 한다. 이와 같이 하면, 데이터를 자동적으로 셀에 기입하는 종래에 비해 보다 단시간에 래치 회로의 시험이나, 판독 회로의 시험을 완료시킬 수 있다.

<발명의 실시 형태>

이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 이 설명시, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.

[제1 실시 형태]

도 1의 (a),도 1의 (b)는 각각 본 발명의 제1 실시 형태에 따른 페이지 래치가 부가된 반도체 불휘발성 반도체 기억 장치의 데이터 로드 시(DATA LOAD), 및 페이지 래치로부터의 데이터 판독 시(PAGE LATCH READ)의 데이터의 흐름을 나타내는 도면이다.

[제1 실시 형태]

도 1의 (a)에 도시된 바와 같이 데이터 로드 시, 1 페이지분의 기입 데이터가 데이터 버스(1)를 통해 페이지 래치(11)에 로드된다. 이 후, 종래의 장치에서는 1 페이지분의 기입 데이터가 페이지 래치에 갖추어진 시점에서, 그 동작이 셀로부터의 데이터 소거, 및 로드된 데이터의 기입까지 자동적으로 진행된다.

이에 대해, 제1 실시 형태에 따른 장치에서는 1 페이지분의 기입 데이터가 페이지 래치(11)에 갖추어진 시점에서 그 동작이 일단 정지된다.

동작이 일단 정지된 후, 도 1의 (b)에 도시된 바와 같이 페이지 래치(11)를 셀 매트릭스(2)로부터 전기적으로 분리하고, 또 페이지 래치(11)를 판독 회로(27)에 전기적으로 접속한다. 이에 따라, 페이지 래치(11)에 로드된 데이터를 셀로 전송하지 않고 판독 회로(27)로 직접 전송하여 데이터를 판독한다.

이러한 페이지 래치(11)로부터의 데이터 판독 동작은 예를 들면 시험 동작 시에 행해져 양품/불량품을 선별하는 검사나, 장치의 불량 해석 등에 이용할 수 있다.

제1 실시 형태에 따른 불휘발성 반도체 기억 장치는 통상 동작 시 도 18의 (a)∼도 18의 (c)에 나타낸 동작을 행한다. 즉, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치는 종래와 같이 사용할 수 있다.

이어서, 페이지 래치(11)의 1회로 예에 대해 설명한다.

도 2는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치가 구비하는 페이지 래치의 1회로 예를 나타내는 회로도이다.

도 2에 도시된 바와 같이, 페이지 래치(11)는 제1 전송 게이트(13-1∼13-N), 제2 전송 게이트(15-1∼15-N), 제3 전송 게이트(17-1∼17-N), 및 래치 회로(19-1∼19-N)를 각각 갖는다. 이들 전송 게이트는, 예를 들면 MOS 트랜지스터에 의해 구성된다.

제1 전송 게이트(13-1∼13-N) 각각의 전류 통로의 일단은 비트선 BL1∼BLN에 접속되어 있다. 제1 전송 게이트(13-1∼13-N)의 제어 단자에는 각각 전송 신호 N3이 공통으로 공급된다.

제2 전송 게이트(15-1∼15-N) 각각의 전류 통로의 일단은 제1 전송 게이트(13-1∼13-N) 각각의 전류 통로의 타단에 접속되고, 그 타단은 데이터선(21)에 접속되어 있다. 데이터선(21)은 도 1의 (a), 도 1의 (b)에 도시된 데이터 버스(1)를 구성하는 배선이다. 데이터선(21)은 제4 전송 게이트(25)를 통해 판독 회로(27)에 접속되어 있다. 제4 전송 게이트(25)의 제어 단자에는 전송 신호 N4가 공급된다.

제2 전송 게이트(15-1∼15-N)의 제어 단자에는 각각 선택 전송 신호 N1[1]∼N1[N]이 공급된다. 선택 전송 신호 N1[1]∼N1[N]은 컬럼 선택 신호에 상당하는 것으로, 예를 들면 도 1의 (a), 도 1의 (b)에 도시된 디코더(3)(컬럼 디코더)로부터 출력된다.

제3 전송 게이트(17-1∼17-N) 각각의 전류 통로의 일단은, 노드(23-1)∼노드(23-N)에 접속되어 있다. 노드(23-1)∼노드(23-N)는 각각 제1 전송 게이트(13-l∼1 3-N)와, 제2 전송 게이트(15-1∼15-N)와의 접속 노드이다. 또한, 그 타단은 래치 회로(19-1∼19-N) 각각에 접속되어 있다. 제3 전송 게이트(17-1∼17-N)의 제어 단자에는 각각 전송 신호 N2가 공통으로 공급된다.

상기 회로에서 제1 전송 게이트(13-1∼13-N), 제2 전송 게이트(15-1∼15-N), 제3 전송 게이트(17-1∼17-N), 및 제4 전송 게이트(25)는 각각 데이터를 전송하는데이터 전송 회로를 구성한다. 데이터 전송 회로는 데이터선(21)에 입력된 데이터를 래치 회로(19-1∼19-N)나, 비트선 BL1∼BLN을 통해 셀로 전송하거나 데이터선(21)을 통해 판독 회로(27)로 전송한다.

또, 도 2에 도시된 페이지 래치(11)에서는 1개의 데이터선(21)에 N개의 래치 회로(19-1∼19-N)가 전기적으로 접속되어 있다. 이 때문에, 데이터 로드 시에는 데이터가 N회, 페이지 래치(11)에 로드된다. 모두 N개의 데이터가 래치 회로(19-1∼19-N) 각각에 래치된 시점에서 1 페이지분의 기입 데이터가 페이지 래치(11)에 갖추어지게 된다. 이 후, 도 1의 (b)에 도시된 페이지 래치 판독 혹은 데이터 소거, 이것에 계속된 데이터 기입이 행해진다.

또, 실제의 장치에서는 도 2에 도시된 페이지 래치(11)는 M 개 설치되어도 좋다. 이 경우에는, 예를 들면 M 개의 데이터선(21)을 통해 M 개의 병렬 데이터가 N회, M 개의 페이지 래치(11)에 로드된다. 합계 M×N개의 데이터가, M×N개의 래치 회로 각각에 래치된 시점에서 1 페이지분의 기입 데이터가 페이지 래치에 갖추어지게 된다. 이 후, 도 1의 (b)에 도시된 페이지 래치 판독 혹은 데이터 소거, 이것에 계속된 데이터 기입이 행해진다.

이어서, 도 2에 도시된 페이지 래치(11)의 1 동작 예에 대해 설명한다.

(데이터 로드(DATA LOAD) )

도 3은 도 2에 도시된 페이지 래치(11)의 데이터 로드 동작을 나타내는 파형도이다. 또한, 도 7의 (a)는 데이터 로드 동작 시의 페이지 래치(11)의 상태를 나타내는 도면이다.

도 3에 도시된 바와 같이 시각 t1에서 칩 인에이블 신호 /CE, 기록 인에이블 신호 /WE를 각각 "HIGH" 레벨로부터 "LOW" 레벨로 한다. 신호 /CE, /WE가 각각 "LOW" 레벨로 하면, 신호 N3, N4가 각각"HIGH" 레벨로부터 "LOW" 레벨이 된다.

이 결과, 제1 전송 게이트(13-1∼13-N), 및 제4 전송 게이트(25)가 각각"오프"하고, 페이지 래치(11)는 셀 매트릭스(2) 및 판독 회로(27)로부터 각각 전기적으로 분리된다. 또한, 신호 /CE, /WE를 각각 "LOW" 레벨로 하면, 어드레스 신호 ADD가 칩 내로 수신된다. 이 결과, 어드레스 신호 ADD에 의해, N개의 선택 전송 신호 N1[1]∼N1[N] 중 예를 들면 1개가 선발되고, 선발된 선택 전송 신호(도면에서는 선택 전송 신호 N1[1])가, "LOW" 레벨로부터 "HIGH" 레벨이 된다. 이에 따라, 제2 전송 게이트(15-1)가 "온"하고, 데이터 DATA는 데이터선(21)으로부터 접속 노드(23-1)로 전송된다.

이어서, 시각 t2에서 전송 신호 N2가 "HIGH" 레벨이 되고, 제3 전송 게이트(17-1∼17-N)가 각각 "온"한다. 이에 따라, 도 7의 (a)에 도시된 바와 같이 데이터 DATA는 데이터선(21)으로부터 접속 노드(23-1)를 통해 래치 회로(19-1)로 전송되어, 여기에 래치된다.

이하, 동일한 동작을 시각 t3∼t8까지 N 사이클 반복한다. 이에 따라, 래치 회로(19-1∼19-N) 모두에 데이터 DATA가 전송되고, N개의 데이터가 래치 회로(19-1∼19-N) 각각에 래치된다. 그리고, 시각 t9에서 신호 DATA LOAD END가 일시적으로 "HIGH" 레벨이 되고, 데이터 로드 동작이 종료한다.

(기입(PROGRAM) )

기입 동작은 소거 동작 후에 행해진다.

도 4는, 도 2에 도시된 페이지 래치(11)의 기입 동작을 나타내는 파형도이다. 또한, 도 7의 (b)는 기입 동작시의 페이지 래치(11)의 상태를 나타내는 도면이다.

도 4에 도시된 바와 같이, 우선 시각 t1에서 소거 동작 종료를 나타내는 신호 ERASEND가 "HIGH" 레벨로부터 "LOW" 레벨이 된다. 신호 ERASE END가 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 선택 전송 신호 N1[1]∼N1[N]이 모두 "LOW" 레벨이 된다. 또한, 전송 신호 N3은 "HIGH" 레벨인 상태이다.

이 결과, 페이지 래치(11)는 셀 매트릭스(2)에 전기적으로 접속되고, 데이터선(21)으로부터 전기적으로 분리된다. 또한, 전송 신호 N2는 "LOW" 레벨로부터 천천히 "HIGH" 레벨로 천이된다. 차지 공유에 의한 데이터의 파괴를 방지하기 위해서이다. 이에 따라, 도 7의 (b)에 도시된 바와 같이 래치 회로(19-1∼19-N)에 래치되어 있던 데이터 DATA는 각각 비트선 BL1∼BLN에 천천히 전송되며, 비트선 BL1∼BLN 각각에 접속되어 있는 메모리셀(도시하지 않음)에 기입된다.

이어서, 시각 t2에서 전송 신호 N2가 "HIGH" 레벨로부터 "LOW" 레벨이 된다. 그리고, 신호 PROGRAM END가 일시적으로 "HIGH" 레벨이 되고, 기입 동작이 종료한다.

도 8의 (a), 도 8의 (b)에 전송 신호 N2를 제어하는 제어 회로(이하 N2 제어 회로)의 회로예를 나타낸다.

도 8의 (a), 도 8의 (b)에 도시된 바와 같이 N2 제어 회로(100)에는 전송 신호 N2 SLOW, 및 전송 신호 N2 QUICK이 각각 입력된다. 데이터 로드 동작 시, 전송 신호 N2 QUICK이 "LOW" 레벨이 되고, 출력 단자(102)는 전원 VCC로부터 PMOS(101)를 통해 급속히 충전된다. 한편, 기입 동작시, 혹은 후술된 페이지 래치 판독 동작시, 전송 신호 N2 SLOW가 "LOW" 레벨이 되고, 출력 단자(102)는 전원 VCC로부터 PMOS(103)와, 디프레션형 NMOS(104), 혹은 저항(105)을 통해 천천히 충전된다. 이에 따라, "LOW" 레벨로부터 천천히 "HIGH" 레벨로 천이하는 전송 신호 N2를 얻을 수 있다.

또, 차지 공유에 의한 데이터의 파괴를 방지하기 위해서는 전송 신호 N2를 "LOW" 레벨로부터 천천히 "HIGH" 레벨로 천이시키는 것 외에, 래치 회로(19-1∼19-N)와 제3 전송 게이트(17-1∼17-N) 사이에 인버터를 삽입하도록 해도 좋다.

그러나, 집적도의 향상의 관점으로부터는 인버터를 삽입하는 것보다도 전송 신호 N2를 "LOW" 레벨로부터 천천히 "HIGH" 레벨로 천이시키는 것이 바람직하다.

(판독 (READ))

도 5는 도 2에 도시된 페이지 래치(11)의 판독 동작을 나타내는 파형도이다. 또한, 도 7의 (c)는 판독 동작시의 페이지 래치(11)의 상태를 나타내는 도면이다.

도 5에 도시된 바와 같이 우선 시각 t1에서 칩 인에이블 신호 /CE, 출력 허가 신호 /OE를 각각, "HIGH" 레벨로부터 "LOW" 레벨로 한다. 신호 /CE, /OE가 각각"LOW" 레벨이 되면, 신호 N4가 "LOW" 레벨로부터 "HIGH" 레벨이 된다. 또한, 신호 N3은 "HIGH" 레벨인 상태, 신호 N2는 "LOW" 레벨인 상태이다.

이 결과, 페이지 래치(11)는 셀 매트릭스(2)에 전기적으로 접속되고, 데이터선(21)은 판독 회로(27)에 전기적으로 접속된다. 이에 따라, 셀에 기억되어 있던 데이터 DATA가 비트선 BL1∼BLN을 통해 접속 노드(23-1∼23-N)로 전송된다. 이 후, 신호 /CE, /OE를 각각 "LOW" 레벨로 하면, 어드레스 신호 ADD가 칩 내로 수신된다. 이 결과, 어드레스 신호 ADD에 의해 N개의 선택 전송 신호 N1[1]∼N1[N] 중, 예를 들면 1개가 선발되고, 선발된 선택 전송 신호가 "LOW" 레벨로부터 "HIGH" 레벨이 된다.

이에 따라, 도 7의 (c)에 도시된 바와 같이 비트선 BL1∼BLN 중 선발된 비트선(도면에서는 비트선 BL1)이, 접속 노드(23-1)를 통해 데이터선(21)에 접속되고, 셀에 기억되어 있던 데이터 DATA가 판독 회로(27)로 전송된다. 판독 회로(27)로 전송된 데이터는 판독 회로(27)로부터 판독 데이터로서 출력된다.

이어서, 시각 t2에서 칩 인에이블 신호 /CE, 출력 허가 신호 /OE를 각각"LOW" 레벨로부터 "HIGH" 레벨로 한다. 이에 따라, 전송 신호 N4가 "HIGH" 레벨로부터 "LOW" 레벨이 되어 판독 동작이 종료한다.

(페이지 래치 판독(PAGE LATCH READ))

도 6은 도 2에 도시된 페이지 래치(11)의 페이지 래치 판독 동작을 나타내는 파형도이다. 또한, 도 7의 (d)는 페이지 래치 판독 동작시의 페이지 래치(11)의 상태를 나타내는 도면이다.

도 6에 도시된 바와 같이, 우선 시각 t1에서 판독 시와 마찬가지로 칩 인에이블 신호 /CE, 출력 허가 신호 /OE를 각각 "HIGH" 레벨로부터 "LOW" 레벨로 한다. 페이지 래치 판독에서는 신호 /CE, /OE가 각각 "LOW" 레벨이 되면, 신호 N4가 "LOW" 레벨로부터 "HIGH" 레벨이 되고, 신호 N3은"HIGH" 레벨로부터 "LOW" 레벨이 된다.

이 결과, 제1 전송 게이트(13-1∼13-N)가 "오프"하고, 페이지 래치(11)는 셀 매트릭스(2)로부터 전기적으로 분리되고, 또한 제4 전송 게이트(25)가 "온"하고, 데이터선(21)은 판독 회로(27)에 전기적으로 접속된다. 또한 신호 N2가 천천히 "LOW" 레벨로부터 "HIGH" 레벨로 천이한다. 이에 따라, 래치 회로(19-1∼19-N)에 래치되어 있던 데이터가 접속 노드(23-1∼23-N)에 천천히 전송된다. 이 후, 판독 시와 같이 예를 들면 신호 /CE, /OE를 각각"LOW" 레벨로서 어드레스 신호 ADD를 칩 내로 수신된다. 이에 따라, 어드레스 신호 ADD에 의해 N개의 선택 전송 신호 N1[1]∼N1[N] 중, 예를 들면 1개가 선발되고, 선발된 선택 전송 신호가 "LOW" 레벨로부터 "HIGH" 레벨이 된다. 이 결과, 도 7의 (d)에 도시된 바와 같이 래치 회로(19-1∼19-N) 중, 선발된 래치 회로(도면에서는 래치 회로(19-1))가, 접속 노드(23-1)를 통해 데이터선(21)에 접속되고, 래치 회로(19-1)에 래치되어 있던 데이터 DATA가 판독 회로(27)로 전송된다. 판독 회로(27)로 전송된 데이터는 판독 회로(27)로부터 판독 데이터로서 출력된다.

이어서, 시각 t2에서 칩 인에이블 신호 /CE, 출력 허가 신호 /OE를 각각 "LOW" 레벨로부터 "HIGH" 레벨로 한다. 이에 따라, 전송 신호 N3이 "LOW" 레벨로부터 "HIGH" 레벨, 전송 신호 N2, N4가 각각 "HIGH" 레벨로부터 "LOW" 레벨이 되어, 페이지 래치 판독 동작이 종료한다.

이어서, 페이지 래치 판독의 변형예에 대해 설명한다.

도 6, 및 도 7의 (d)를 참조하여 설명한 페이지 래치 판독은 제1 전송 게이트(13-1∼13-N)를 "오프"시키고, 페이지 래치(11)를 셀 매트릭스(2)로부터 전기적으로 분리한 상태에서 행하였다.

그러나, 페이지 래치 판독은 페이지 래치(11)를 셀 매트릭스(2)에 전기적으로 접속한 상태에서 행하는 것도 가능하다. 이러한 페이지 래치 판독의 예를, 페이지 래치 판독의 변형예로서 이하 설명한다.

도 9는 도 2에 도시된 페이지 래치(11)의 다른 페이지 래치 판독 동작을 나타내는 파형도이다. 또한, 도 10의 (a)는 다른 페이지 래치 판독 동작시의 페이지 래치(11)의 상태를 나타내는 도면이다.

도 9, 및 도 10의 (a)에 도시된 바와 같이 본 변형예가 도 6, 및 도 7의 (d)를 참조하여 설명한 페이지 래치 판독과 다른 점은, 신호 N3을 "HIGH" 레벨인 상태로서 제1 전송 게이트(13-1∼13-N)를 "온" 상태로 해 두는 것 대신에 셀 MC를 비선택으로 하는 것이다.

이와 같이 셀 MC를 비선택이라고 하면, 비록 제1 전송 게이트(13-1∼13-N)가 "온" 상태라도 셀 MC에 기억되어 있던 데이터가 비트선 BL1∼BLN로 전송되는 일은 없다. 따라서, 래치 회로(19-1∼19-N)에 래치되어 있던 데이터를 접속 노드(23-1∼23-N)로 전송할 수 있다.

이와 같이 본 변형예에서도 래치 회로(19-1∼19-N)에 래치되어 있던 데이터 DATA를 판독 회로(27)로 전송할 수 있다.

또, 셀 MC를 비선택으로 하기 위해서는 불휘발성 메모리의 형태에 따라 몇개의 방법이 있다. 크게는, 선택 트랜지스터를 갖던지, 갖지 않던지 2가지로 분리된다.

도 10의 (a)에는 일반적인 NOR형 불휘발성 메모리가 도시되어 있다. NOR형 불휘발성 메모리는 선택 트랜지스터를 갖지 않는다. 이러한 경우, 셀 MC를 비선택으로 하기 위해서는 워드선 WL을 셀 매트릭스(2) 중 전부에서 비선택 전위(통상은 0V임.)로 하면 좋다.

또한, 도 10의 (b)에는 3 트랜지스터형 불휘발성 메모리가 도시되어 있다. 3 트랜지스터형 불휘발성 메모리는 비트선측 선택 트랜지스터 STD와, 소스선측 선택 트랜지스터 STS를 갖는다. 이러한 경우, 셀 MC를 비선택으로 하기 위해서는 적어도 비트선측 선택 게이트선 SGD, 및 소스선측 선택 게이트선 SGS의 한쪽을 셀 매트릭스(2) 중 모두에서 비선택 전위(통상은 0V임.)라고 하면 좋다.

이와 같이 셀 MC를 비선택으로 함으로써, 비록 제1 전송 게이트(13-1∼13-N)가 "온" 상태라도, 셀 MC에 기억되어 있던 데이터는 비트선 BL1∼BLN으로 전송되는 일은 없다.

이어서, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치를 제어하기 위한 제어 회로의 일례를 그 동작과 함께 설명한다.

도 11은 제어 회로의 일례를 나타내는 블록도이다. 단, 도 11에는 제어 회로 중 특히 데이터 로드 동작으로부터 기입 동작까지를 제어하는 블록을 나타낸다.

(통상 동작 시)

도 12, 도 13은 각각 도 11에 도시된 제어 회로의 통상 동작 시의 동작을 나타내는 파형도이다. 또, 도 12, 도 13은 각각 본래 1개의 도면을, 2개의 도면으로나눈 것이다. 따라서, 시각 t1, t2, …은 상호 일치한다.

도 11에 도시된 바와 같이 제어 회로(31)는 데이터 로드 제어 논리(33), 데이터 로드 후 종료 논리(35), 소거 제어 논리(37), 기입 제어 논리(39), 검증 제어 논리(41), 검증 결과 판정 논리(43), 및 리커버리 제어 논리(45)를 포함한다.

데이터 로드 제어 논리(33)는 칩 인에이블 신호 /CE, 기록 인에이블 신호 /WE를 수신한다. 신호 /CE, /WE가 모두 "LOW" 레벨이 되었을 때, 신호 READY//BUSY가, "HIGH" 레벨로부터 "LOW" 레벨이 된다(도 12 내의 시각 t1 ). 신호 READY//BUSY는 장치가 정지 상태인지 동작 상태인지를 나타내는 신호로, "HIGH" 레벨일 때 정지 상태(READY)를 나타내고, "LOW" 레벨일 때 동작 상태(BUSY)를 나타낸다.

데이터 로드 제어 논리(33)는 신호 /CE, /WE가 모두 "LOW" 레벨이 되었을 때, 신호 DATA LOAD 1∼DATA LOAD N을 출력한다. 이들 신호 DATA LOAD 1∼DATA LOAD N은 각각 N회의 데이터 로드의 타이밍을 각각 제어하는 신호로서, 신호 DATA LOAD 1∼DATA LOAD N의 순으로, 예를 들면 순차 "LOW" 레벨로부터 "HIGH" 레벨이 된다(도 12 내의 시각 t1∼t2의 기간(DATA LOAD)). 신호 DATA LOAD 1∼DATA LOAD N이 모두 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 데이터 로드 제어 논리(33)는 신호 DATA LOAD END를 출력한다. 신호 DATA LOAD END는 데이터 로드 동작의 종료를 나타내는 신호로서 데이터 로드 후 종료 논리(35)에 입력된다.

데이터 로드 후 종료 논리(35)는 신호 DATA LOAD END가 "HIGH" 레벨이 되고, 또한 신호 TEST가 "LOW" 레벨일 때, "HIGH" 레벨의 신호 ERASE START를 출력한다. 또, 통상 동작 시 신호 TEST는 "LOW" 레벨이다. 신호 ERASE START는 소거 제어 논리(37)에 입력된다. 신호 TEST는 통상 동작 시, "LOW" 레벨이다.

소거 제어 논리(37)는 신호 ERASE START가 "HIGH" 레벨이 되었을 때, 신호 ERASE1∼ERASEN'을 출력한다. 이들 신호 ERASE1∼ERASEN'는 각각 N'회의 데이터 소거의 타이밍을 각각 제어하는 신호로서, 신호 ERASE1∼ERASEN'의 순으로 예를 들면 순차 "LOW" 레벨로부터 "HIGH" 레벨이 된다(도 12 내의 시각 t3∼t4의 기간(ERASE)). 신호 ERASE1∼ERASEN'이 모두 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 소거 제어 논리(37)는 신호 ERASE END를 출력한다. 신호 ERASE END는 소거 동작 종료를 나타내는 신호로서 OR 논리 게이트(38)에 입력된다.

OR 논리 게이트(38)는 신호 ERASE END, 및 신호 REPROGRAM START 중 어느 하나가 "HIGH" 레벨이 되었을 때, "HIGH" 레벨의 신호 PROGRAM START를 출력한다. 신호 PROGRAM START는 기입 동작 개시를 나타내는 신호로서 기입 제어 논리(39)에 입력된다.

기입 제어 논리(39)는 신호 PROGRAM START가 "HIGH" 레벨이 되었을 때, 신호 PROGRAM1∼PROGRAMN''를 출력한다. 이들 신호 PROGRAM1∼PROGRAMN''은 각각 N''회의 데이터 기입의 타이밍을 각각 제어하는 신호로서, 신호 PROGRAM1∼PROGRAMN''의 순으로, 예를 들면 순차 "LOW" 레벨로부터 "HIGH" 레벨이 된다(도 12 내의 시각 t5∼t6의 기간(PROGRAM)). 이윽고, 신호 PROGRAM1∼PROGRAMN''이 전부 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 기입 제어 논리(39)는 신호 PROGRAM END를 출력한다. 신호 PROGRAM END는 검증 제어 논리(41)에 입력된다.

검증 제어 논리(41)는 신호 PROGRAM END가 "HIGH" 레벨이 되었을 때, 신호VERIFY1∼VERIFYN'''을 출력한다. 이들 신호 VERIFY1∼VERIFYN'''는 각각 N'''회의 검증 타이밍을 각각 제어하는 신호로서, 신호 VERIFY1∼VERIFYN'''의 순으로, 예를 들면 순차 "LOW" 레벨로부터 "HIGH" 레벨이 된다(도 13 내의 시각 t7∼t8의 기간(VERIFY)). 이윽고, 신호 VERIFY1∼VERIFYN'''가 모두 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 검증 제어 논리(41)는 신호 VERIFY END(I)를 출력한다. 신호 VERIFY END(I)는 검증 결과 판정 논리(43)에 입력된다.

검증 결과 판정 논리(43)는 신호 VERIFY END(I), 및 신호 VERIFY PASS가 모두 "HIGH" 레벨이 되었을 때, "HIGH" 레벨의 신호 VERIFY END(II)를 출력한다. 또한, 신호 VERIFY PASS가 "LOW" 레벨일 때, "HIGH" 레벨의 신호 REPROGRAM START를 출력한다. 신호 REPROGRAH START는 재기입 동작 개시를 나타내는 신호로서, 상기 OR 논리 게이트(38)에 입력된다. 신호 REPROGRAM START가 "HIGH" 레벨이 되었을 때에는 도면 중 재기입 동작(REPROGRAM)에 도시된 바와 같이 재기입이 이루어진다. 또한, 신호 VERIFY END(II)는 통상 동작 시에 검증 동작 종료를 나타내는 신호로서, OR 논리 게이트(44)에 입력된다.

OR 논리 게이트(44)는 신호 VERFY END(II) 및 신호 RECOVERY START(II) 중 어느 하나가 "HIGH" 레벨이 되었을 때, "HIGH" 레벨의 신호 RECOVERY START(I)를 출력한다. 신호 RECOVERY START(I)는 리커버리 동작 개시를 나타내는 신호이고, 리커버리 제어 논리(45)에 입력된다.

리커버리 제어 논리(45)는 신호 RECOVERY START(I)가 "HIGH" 레벨이 되었을 때, 신호 RECOVERY1∼RECOVERYN''''을 출력한다. 이들 신호RECOVERY1∼RECOVERYN''''은 각각 N''''회의 리커버리의 타이밍을 각각 제어하는 신호로서, 신호 RECOVERY1∼RECOVERYN''''의 순으로 예를 들면 순차 "LOW" 레벨로부터 "HIGH" 레벨이 된다(도 13 내의 시각 t9∼t10의 기간(RECOVERY)). 이윽고, 신호 RECOVERY1∼RECOVERYN''''이 모두 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 리커버리 제어 논리(45)는 신호 RECOVERY END를 출력한다. 신호 RECOVERY END는 리커버리 동작 종료를 나타내는 신호이다. 신호 RECOVERY END가 "HIGH" 레벨로부터 "LOW" 레벨이 되면, 신호 READY//BUSY는 "LOW" 레벨로부터 "HIGH" 레벨이 된다. 이에 따라, 장치는 정지 상태가 된다(도 13 내의 시각 t11).

이와 같이 제어 회로(31)는 통상 동작 시 데이터 로드 동작, 데이터 소거 동작, 데이터 기입 동작, 및 검증 동작까지 동작을 자동적으로 진행시킨다. 그리고, 검증 동작이 종료한 후, 리커버리 동작으로 옮겨, 동작을 정지시킨다. 또, 검증 동작은 생략하는 것도 가능하다. 이 경우에는 데이터 기입 동작까지 동작을 자동적으로 진행시킨 후, 리커버리 동작으로 옮겨 동작을 정지시킨다.

(시험 동작 시)

도 14는 도 11에 도시된 제어 회로의 시험 동작 시의 동작을 나타내는 파형도이다.

도 14 내의 시각 t1∼t2에 도시된 데이터 로드 기간은 통상 동작 시와 동일한 동작으로서, 데이터 로드 동작이 종료하면 신호 DATA LOAD END가 "HIGH" 레벨이 된다.

데이터 로드 후 종료 논리(35)는 신호 DATA LOAD END가 "HIGH" 레벨이 되고,또한 신호 TEST가 "HIGH" 레벨일 때, "HIGH" 레벨의 신호 RECOVERY START(II)를 출력한다. 또, 시험 동작 시, 신호 TEST는 "HIGH" 레벨이다. 신호 RECOVERY START(II)는 OR 논리 게이트(44)에 입력된다. 또한, 신호 ERASE START는 "LOW" 레벨인 상태이다.

OR 논리 게이트(44)는 신호 VERFY END(II), 및 신호 RECOVERY START(II) 중 어느 하나가 "HIGH" 레벨이 되었을 때, "HIGH" 레벨의 신호 RECOVERY START(I)를 출력한다. 신호 RECOVERY START(I)는 리커버리 제어 논리(45)에 입력되고, 이하 도 14 내의 시각 t3∼t4에 도시된 리커버리 기간은 통상 동작 시와 동일한 리커버리 동작을 행한다. 리커버리 동작이 종료하면, 신호 RCOVERY END가 "HIGH" 레벨이 된 후, "LOW" 레벨이 된다. 그리고, 신호 READY//BUSY는 "LOW" 레벨로부터 "HIGH" 레벨이 되고, 장치는 정지 상태가 된다(도 14 내의 시각 t5).

이와 같이 제어 회로(31)는 시험 동작 시 데이터 로드 동작이 종료한 후, 리커버리 동작으로 이행하여 동작을 정지시킨다.

또, 제어 회로(31)는 도 11에 도시된 구성에 국한되지 않고, 예를 들면 도 15에 도시된 바와 같은 시퀀스를 포함하는 구성이면 어떠한 구성이라도 좋다.

[제2 실시 형태]

도 16의 (a), 도 16의 (b)는 각각 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 데이터 로드 시 및 페이지 래치 판독 시의 데이터의 흐름을 나타내는 도면이다.

제2 실시 형태가 제1 실시 형태와 특히 다른 점은 오류 정정 시스템을 포함한다는 것이다.

오류 정정 시스템에서는 우선 원래 데이터로부터 검사 비트를 발생시킨다. 검사 비트는 검사 비트 발생 회로(51)에 의해 발생된다. 검사 비트는 원래 데이터와 동시에 셀에 기입한다. 또한, 판독 시에는 데이터와 검사 비트를 동시에 판독하고, 오류의 유무를 판단하여 오류라고 판단된 데이터는 정정하여 출력된다. 이 오류 유무의 판단, 및 오류 정정은 오류 정정 회로(53)에서 행해진다.

이러한 오류 정정 시스템의 시험, 검증을 행하는 경우, 많은 의사 오류 패턴을 입력하고, 정상적으로 정정되는 것을 확인할 필요가 있다.

종래, 데이터 로드 후 셀에 데이터가 기입되기 때문에 오류 정정 시스템의 시험, 검증에 매우 긴 시간을 필요로 한다.

그러나, 제2 실시 형태에서는 도 16의 (a), 도 16의 (b)에 도시된 바와 같이 제1 실시 형태와 마찬가지로 예를 들면 시험 동작 시에 데이터 로드 후, 일단 동작이 정지되고, 그 후 페이지 래치 동작으로 이행한다.

이 때문에, 많은 의사 오류 패턴을 입력할 필요가 있는 오류 정정 시스템의 시험, 검증시, 셀에의 데이터 기입을 생략할 수 있다. 따라서, 제2 실시 형태에 따르면, 검사 비트 발생 회로(51), 오류 정정 회로(53)의 평가/시험에 필요한 시간을 단축시킬 수 있다.

또, 도 17의 (a)∼도 17의 (c)에 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 통상 동작 시의 데이터의 흐름을 나타낸다.

도 17의 (a)∼도 17의 (c)에 도시된 바와 같이 제2 실시 형태에서도 통상 동작 시, 종래와 동일한 동작을 행한다.

이상 설명한 바와 같이, 본 발명에 따르면 재기입한 데이터에 "오류"가 있는 경우, 그 "오류"의 원인을 특정하기 쉽고, 또한 페이지 래치의 시험이나, 판독 회로의 시험을, 단시간에 완료시키는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

데이터 재기입이 가능한 메모리셀이 접속된 복수의 비트선과,

상기 복수의 비트선 각각에 접속된 래치 회로와,

판독 회로와,

상기 래치 회로에 로드된 데이터를 상기 메모리셀로 전송하지 않고, 상기 판독 회로에 직접 전송 가능한 데이터 전송 회로군

을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 데이터 전송 회로군은,

상기 래치 회로에 로드된 데이터를 상기 메모리셀로 전송하는 제1 동작과,

상기 메모리셀로부터 판독된 데이터를 상기 판독 회로로 전송하는 제2 동작과,

상기 래치 회로에 로드된 데이터를 상기 판독 회로로 직접 전송하는 제3 동작

을 행하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 제1, 제2 동작은 각각 통상 동작 시에 행해지고, 상기 제3 동작은 시험 동작 시에 행해지는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 데이터 전송 회로군은

일단이 상기 비트선에 전기적으로 결합된 제1 전송 게이트와,

일단이 상기 제1 전송 게이트의 타단에 전기적으로 결합된 제2 전송 게이트와

일단이 상기 제1 전송 게이트와 상기 제2 전송 게이트와의 접속 노드에 전기적으로 결합되고, 타단이 상기 래치 회로에 전기적으로 결합된 제3 전송 게이트와,

일단이 상기 제2 전송 게이트의 타단에 전기적으로 결합되고, 타단이 상기 판독 회로에 전기적으로 결합된 제4 전송 게이트

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 래치 회로에 로드된 데이터를 상기 메모리셀로 전송할 때, 상기 제1 전송 게이트가 온, 상기 제2 전송 게이트가 오프, 상기 제3 전송 게이트가 온, 및 상기 제4 전송 게이트가 오프하고,

상기 메모리셀로부터 판독된 데이터를 상기 판독 회로로 전송할 때, 상기 제1 전송 게이트가 온, 상기 제2 전송 게이트가 온, 상기 제3 전송 게이트가 오프,및 상기 제4 전송 게이트가 온하고,

상기 래치 회로에 로드된 데이터를 상기 판독 회로에 직접 전송할 때, 상기 제1 전송 게이트가 오프, 상기 제2 전송 게이트가 온, 상기 제3 전송 게이트가 온, 및 상기 제4 전송 게이트가 온하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 래치 회로에 로드된 데이터를 상기 메모리셀로 전송할 때, 상기 제1 전송 게이트가 온, 상기 제2 전송 게이트가 오프, 상기 제3 전송 게이트가 온, 및 상기 제4 전송 게이트가 오프하고,

상기 메모리셀로부터 판독된 데이터를 상기 판독 회로로 전송할 때, 상기 제1 전송 게이트가 온, 상기 제2 전송 게이트가 온, 상기 제3 전송 게이트가 오프, 및 상기 제4 전송 게이트가 온하고,

상기 래치 회로에 로드된 데이터를 상기 판독 회로로 전송할 때, 상기 제1, 제2, 제3, 제4 전송 게이트가 전부 온하고, 또한 상기 메모리셀이 비선택 상태가 되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 제3 전송 게이트를 온시킬 때, 그 제어 단자의 전위를 천천히 상승시키는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항중 어느 한 항에 있어서,

데이터 로드 동작 후, 적어도 데이터 기입 동작까지 동작을 진행시키는 제1 제어와,

데이터 로드 동작 후, 동작을 정지시키는 제2 제어를 행하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서,

상기 제1 제어는 통상 동작 시에 행해지고, 상기 제2 제어는 시험 동작 시에 행해지는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 판독 회로의 후단에 오류 정정 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.