JP3822411B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ書き換えが可能な半導体記憶装置に関し、特にページラッチを持つデータ書き換えが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
１バイトから数十バイト程度の単位（ページ単位）で、データの書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）には、１ページ分のデータを保持するためのラッチ（ページラッチ）を、１本のビット線に１個ずつ設けたものがある。本明細書では、このような不揮発性半導体記憶装置を、ページラッチ付き半導体記憶装置と呼ぶ。
【０００３】
従来のページラッチ付き不揮発性半導体記憶装置の動作を説明する。
【０００４】
図１８（Ａ）〜図１８（Ｃ）はそれぞれ、従来のページラッチ付き半導体記憶装置のデータロード（DATA LOAD）時、データ書き込み（PROGRAM）時、およびデータ読み出し（READ）時のデータの流れを示す図である。
【０００５】
まず、図１８（Ａ）に示すように、１ページ分の書き込みデータを、ページラッチにロードする。この後、ページラッチに、１ページ分の書き込みデータが揃った時点で、例えば１ページ分のセルからデータを消去する。
【０００６】
次に、図１８（Ｂ）に示すように、１ページ分の書き込みデータを、データが消去された１ページ分のセルに一度に書き込む。
【０００７】
また、データを読み出すときには、図１８（Ｃ）に示すように、選択されたセルを読み出し回路に接続し、選択されたセルからデータを読み出す。
【０００８】
【発明が解決しようとする課題】
しかし、従来のページラッチ付き不揮発性半導体記憶装置では、データロードを行うと、その動作が、データ消去、データ書き込みまで自動的に進行する。
【０００９】
また、データ読み出しでは、セルに書き込まれたデータを読み出すモードしかない。
【００１０】
このような従来のページラッチ付き不揮発性半導体記憶装置では、データをメモリセルに書き込み、メモリセルに書き込まれたデータを読み出した結果、この読み出したデータに“誤り”があった場合、セルに書き込まれたデータに“誤り”があったのか、読み出し回路にて“誤り”が発生したのかを特定するのが、非常に困難である。
【００１１】
また、ページラッチや、読み出し回路の試験を行う場合、従来のページラッチ付き不揮発性半導体記憶装置では、データを自動的にセルに書き込んでしまうので、試験時間が非常に長くなってしまう。
【００１２】
この発明は、上記の事情に鑑み為されたもので、その目的は、書き換えたデータに“誤り”があった場合、その“誤り”の原因を特定し易く、かつページラッチの試験や、読み出し回路の試験を、短時間で完了させることが可能な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、データ書き換えが可能なメモリセルが接続された複数のビット線と、前記複数のビット線それぞれに接続されたラッチ回路と、読み出し回路と、通常動作時に、前記ラッチ回路へのデータロード動作の後、データ消去動作と、データ書き込み動作と、ベリファイ動作と、リカバリ動作とを順次進行させ、試験動作時に、前記データロード動作の後、前記リカバリ動作を進行させる制御回路と、前記通常動作時に、前記ラッチ回路にロードされたデータを前記メモリセルに転送し、前記メモリセルから読み出されたデータを前記読み出し回路に転送し、前記試験動作時に、前記ラッチ回路にロードされたデータを前記読み出し回路に転送するデータ転送回路群とを具備する。
【００１４】
上記構成を有する半導体記憶装置であると、ラッチ回路にロードされたデータを、読み出し回路に直接転送可能なデータ転送回路群を持つ。
【００１５】
このため、例えば読み出したデータに“誤り”があった場合、ラッチ回路にロードされたデータを、メモリセルに書き込まずに、読み出し回路に直接転送し、データを読み出す。この結果、読み出したデータに“誤り”が、依然としてあった場合には、この“誤り”は、読み出し回路にて発生した、と特定できる。
【００１６】
反対に、読み出したデータに“誤り”がなかった場合には、この“誤り”は、セルに書き込まれたデータに“誤り”があった、あるいはこの“誤り”は、セルにて発生した、と特定できる。
【００１７】
このように、この発明では、従来非常に困難であった、データの“誤り”の原因を、簡単に特定することができる。
【００１８】
また、ラッチ回路の試験や、読み出し回路の試験を行う場合、ラッチ回路にロードされたデータを、メモリセルに書き込むことなく、読み出し回路に直接転送し、データを読み出すようにする。このようにすれば、データを自動的にセルに書き込んでしまう従来に比べて、より短時間で、ラッチ回路の試験や、読み出し回路の試験を完了させることができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
［第１の実施形態］
図１（Ａ）、図１（Ｂ）はそれぞれ、この発明の第１の実施形態に係るページラッチ付き不揮発性半導体記憶装置のデータロード時（DATA LOAD）、およびページラッチからのデータ読み出し時（PAGE LATCH READ）のデータの流れを示す図である。
【００２１】
図１（Ａ）に示すように、データロード時、１ページ分の書き込みデータが、データバス１を介して、ページラッチ１１にロードされる。この後、従来の装置では、１ページ分の書き込みデータがページラッチに揃った時点で、その動作が、セルからのデータ消去、およびロードされたデータの書き込みまで、自動的に進む。
【００２２】
これに対し、第１の実施形態に係る装置では、１ページ分の書き込みデータがページラッチ１１に揃った時点で、その動作が、一旦停止される。
【００２３】
動作が一旦停止された後、図１（Ｂ）に示すように、ページラッチ１１を、セルマトリクス２から電気的に分離し、さらにページラッチ１１を、読み出し回路２７に電気的に接続する。これにより、ページラッチ１１にロードされたデータを、セルに転送せずに、読み出し回路２７に直接転送し、データを読み出す。
【００２４】
このようなページラッチ１１からのデータ読み出し動作は、例えば試験動作時に行われ、良品／不良品を選別する検査や、装置の不良解析等に利用することができる。
【００２５】
第１の実施形態に係る不揮発性半導体記憶装置は、通常動作時、図１８（Ａ）〜図１８（Ｃ）に示した動作を行う。つまり、第１の実施形態に係る不揮発性半導体記憶装置は、従来と同様に使用することができる。
【００２６】
次に、ページラッチ１１の一回路例について説明する。
【００２７】
図２は、第１の実施形態に係る不揮発性半導体記憶装置が具備するページラッチの一回路例を示す回路図である。
【００２８】
図２に示すように、ページラッチ１１は、第１の転送ゲート１３-1〜１３-N、第２の転送ゲート１５-1〜１５-N、第３の転送ゲート１７-1〜１７-N、およびラッチ回路１９-1〜１９-Nをそれぞれ有する。これらの転送ゲートは、例えばＭＯＳトランジスタにより構成される。
【００２９】
第１の転送ゲート１３-1〜１３-Nそれぞれの電流通路の一端は、ビット線ＢＬ１〜ＢＬＮに接続されている。第１の転送ゲート１３-1〜１３-Nの制御端子にはそれぞれ、転送信号Ｎ３が共通に供給される。
【００３０】
第２の転送ゲート１５-1〜１５-Nそれぞれの電流通路の一端は、第１の転送ゲート１３-1〜１３-Nそれぞれの電流通路の他端に接続され、その他端はデータ線２１に接続されている。データ線２１は、図１（Ａ）、図１（Ｂ）に示したデータバス１を構成する配線である。データ線２１は、第４の転送ゲート２５を介して、読み出し回路２７に接続されている。第４の転送ゲート２５の制御端子には、転送信号Ｎ４が供給される。
【００３１】
第２の転送ゲート１５-1〜１５-Nの制御端子にはそれぞれ、選択転送信号Ｎ１[1]〜Ｎ１[N]が供給される。選択転送信号Ｎ１[1]〜Ｎ１[N]は、カラム選択信号に相当するもので、例えば図１（Ａ）、図１（Ｂ）に示したデコーダ３（カラムデコーダ）から出力される。
【００３２】
第３の転送ゲート１７-1〜１７-Nそれぞれの電流通路の一端は、ノード２３-1〜ノード２３-Nに接続されている。ノード２３-1〜ノード２３-Nはそれぞれ、第１の転送ゲート１３-1〜１３-Nと、第２の転送ゲート１５-1〜１５-Nとの接続ノードである。また、その他端は、ラッチ回路１９-1〜１９-Nそれぞれに接続されている。第３の転送ゲート１７-1〜１７-Nの制御端子にはそれぞれ、転送信号Ｎ２が共通に供給される。
【００３３】
上記回路において、第１の転送ゲート１３-1〜１３-N、第２の転送ゲート１５-1〜１５-N、第３の転送ゲート１７-1〜１７-N、および第４の転送ゲート２５はそれぞれ、データを転送するデータ転送回路を構成する。データ転送回路は、データ線２１に入力されたデータをラッチ回路１９-1〜１９-Nや、ビット線ＢＬ１〜ＢＬＮを介してセルに転送する、あるいはデータ線２１を介して読み出し回路２７に転送する。
【００３４】
なお、図２に示したページラッチ１１では、１本のデータ線２１に、Ｎ個のラッチ回路１９-1〜１９-Nが電気的に接続されている。このため、データロード時には、データがＮ回、ページラッチ１１にロードされる。合計Ｎ個のデータが、ラッチ回路１９-1〜１９-Nそれぞれにラッチされた時点で、１ページ分の書き込みデータがページラッチ１１に揃ったことになる。この後、図１（Ｂ）に示したページラッチ読み出し、あるいはデータ消去、これに続いたデータ書き込みが行われる。
【００３５】
なお、実際の装置においては、図２に示したページラッチ１１は、Ｍ個設けられても良い。この場合には、例えばＭ本のデータ線２１を介して、Ｍ個のパラレルデータがＮ回、Ｍ個のページラッチ１１にロードされる。合計Ｍ×Ｎ個のデータが、Ｍ×Ｎ個のラッチ回路それぞれにラッチされた時点で、１ページ分の書き込みデータがページラッチに揃ったことになる。この後、図１（Ｂ）に示したページラッチ読み出し、あるいはデータ消去、これに続いたデータ書き込みが行われる。
【００３６】
次に、図２に示すページラッチ１１の一動作例について説明する。
【００３７】
（データロード（DATA LOAD））
図３は、図２に示すページラッチ１１のデータロード動作を示す波形図である。また、図７（Ａ）は、データロード動作時におけるページラッチ１１の状態を示す図である。
【００３８】
図３に示すように、時刻ｔ１において、チップイネーブル信号/ＣＥ、ライトイネーブル信号/ＷＥをそれぞれ“HIGH”レベルから“LOW”レベルとする。信号/ＣＥ、/ＷＥがそれぞれ“LOW”レベルとなると、信号Ｎ３、Ｎ４がそれぞれ“HIGH”レベルから“LOW”レベルとなる。
【００３９】
この結果、第１の転送ゲート１３-1〜１３-N、および第４の転送ゲート２５がそれぞれ“オフ”し、ページラッチ１１は、セルマトリクス２および読み出し回路２７からそれぞれ電気的に分離される。また、信号/ＣＥ、/ＷＥをそれぞれ“LOW”レベルとすると、アドレス信号ＡＤＤがチップ内に取り込まれる。この結果、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号（図では選択転送信号Ｎ１[1]）が、“LOW”レベルから“HIGH”レベルとなる。これにより、第２の転送ゲート１５-1が“オン”し、データＤＡＴＡは、データ線２１から接続ノード２３-1に転送される。
【００４０】
次に、時刻ｔ２において、転送信号Ｎ２が“HIGH”レベルとなり、第３の転送ゲート１７-1〜１７-Nがそれぞれ“オン”する。これにより、図７（Ａ）に示すように、データＤＡＴＡは、データ線２１から、接続ノード２３-1を介して、ラッチ回路１９-1に転送され、ここにラッチされる。
【００４１】
以下、同様な動作を、時刻ｔ３〜ｔ８まで、Ｎサイクル繰り返す。これにより、ラッチ回路１９-1〜１９-Nの全てにデータＤＡＴＡが転送され、Ｎ個のデータが、ラッチ回路１９-1〜１９-Nそれぞれにラッチされる。そして、時刻ｔ９において、信号DATA LOAD ENDが一時的に“HIGH”レベルとなり、データロード動作が終了する。
【００４２】
（書き込み（PROGRAM））
書き込み動作は、消去動作後に行われる。
【００４３】
図４は、図２に示すページラッチ１１の書き込み動作を示す波形図である。また、図７（Ａ）は、書き込み動作時におけるページラッチ１１の状態を示す図である。
【００４４】
図４に示すように、まず、時刻ｔ１において、消去動作終了を示す信号ERASE ENDが“HIGH”レベルから“LOW”レベルとなる。信号ERASE ENDが“HIGH”レベルから“LOW”レベルとなると、選択転送信号Ｎ１[1]〜Ｎ１[N]が全て“LOW”レベルとなる。また、転送信号Ｎ３は、“HIGH”レベルのままである。
【００４５】
この結果、ページラッチ１１は、セルマトリクス２に電気的に接続され、データ線２１から電気的に分離される。また、転送信号Ｎ２は、“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移する。チャージシェアによるデータの破壊を防止するためである。これにより、図７（Ｂ）に示すように、ラッチ回路１９-1〜１９-NにラッチされていたデータＤＡＴＡはそれぞれ、ビット線ＢＬ１〜ＢＬＮにゆっくり転送され、ビット線ＢＬ１〜ＢＬＮそれぞれに接続されているメモリセル（図示せず）に書き込まれる。
【００４６】
次に、時刻ｔ２において、転送信号Ｎ２が“HIGH”レベルから“LOW”レベルとなる。そして、信号PROGRAM ENDが一時的に“HIGH”レベルとなり、書き込み動作が終了する。
【００４７】
図８（Ａ）、図８（Ｂ）に、転送信号Ｎ２を制御する制御回路（以下Ｎ２制御回路）の回路例を示す。
【００４８】
図８（Ａ）、図８（Ｂ）に示すように、Ｎ２制御回路１００には、転送信号Ｎ２SLOW、および転送信号Ｎ２QUICKがそれぞれ入力される。データロード動作時、転送信号Ｎ２QUICKが“LOW”レベルとなり、出力端子１０２は、電源ＶＣＣからＰＭＯＳ１０１を介して急速に充電される。一方、書き込み動作時、あるいは後述するページラッチ読み出し動作時、転送信号Ｎ２SLOWが“LOW”レベルとなり、出力端子１０２は、電源ＶＣＣからＰＭＯＳ１０３と、デプレッション型ＮＭＯＳ１０４、あるいは抵抗１０５を介してゆっくりと充電される。これにより、“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移する転送信号Ｎ２が得られる。
【００４９】
なお、チャージシェアによるデータの破壊を防止するためには、転送信号Ｎ２を“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移させる他、ラッチ回路１９-1〜１９-Nと第３の転送ゲート１７-1〜１７-Nとの間に、インバータを挿入するようにしても良い。
【００５０】
しかし、集積度の向上の観点からは、インバータを挿入するよりも、転送信号Ｎ２を“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移させるほうが好ましい。
【００５１】
（読み出し（READ））
図５は、図２に示すページラッチ１１の読み出し動作を示す波形図である。また、図７（Ｃ）は、読み出し動作時におけるページラッチ１１の状態を示す図である。
【００５２】
図５に示すように、まず、時刻ｔ１において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“HIGH”レベルから“LOW”レベルとする。信号/ＣＥ、/ＯＥがそれぞれ“LOW”レベルとなると、信号Ｎ４が“LOW”レベルから“HIGH”レベルとなる。また、信号Ｎ３は、“HIGH”レベルのまま、信号Ｎ２は、“LOW”レベルのままである。
【００５３】
この結果、ページラッチ１１はセルマトリクス２に電気的に接続され、データ線２１は読み出し回路２７に電気的に接続される。これにより、セルに記憶されていたデータＤＡＴＡが、ビット線ＢＬ１〜ＢＬＮを介して、接続ノード２３-1〜２３-Nに転送される。この後、信号/ＣＥ、/ＯＥをそれぞれ“LOW”レベルとすると、アドレス信号ＡＤＤがチップ内に取り込まれる。この結果、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号が“LOW”レベルから“HIGH”レベルとなる。これにより、図７（Ｃ）に示すように、ビット線ＢＬ１〜ＢＬＮのうち、選ばれたビット線（図ではビット線ＢＬ１）が、接続ノード２３-1を介して、データ線２１に接続され、セルに記憶されていたデータＤＡＴＡが読み出し回路２７に転送される。読み出し回路２７に転送されたデータは、読み出し回路２７から読み出しデータとして出力される。
【００５４】
次に、時刻ｔ２において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“LOW”レベルから“HIGH”レベルとする。これにより、転送信号Ｎ４が“HIGH”レベルから“LOW”レベルとなり、読み出し動作が終了する。
【００５５】
（ページラッチ読み出し（PAGE LATCH READ））
図６は、図２に示すページラッチ１１のページラッチ読み出し動作を示す波形図である。また、図７（Ｄ）は、ページラッチ読み出し動作時におけるページラッチ１１の状態を示す図である。
【００５６】
図６に示すように、まず、時刻ｔ１において、読み出し時と同様に、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“HIGH”レベルから“LOW”レベルとする。ページラッチ読み出しでは、信号/ＣＥ、/ＯＥがそれぞれ“LOW”レベルとなると、信号Ｎ４が“LOW”レベルから“HIGH”レベルとなり、信号Ｎ３は“HIGH”レベルから“LOW”レベルとなる。
【００５７】
この結果、第１の転送ゲート１３-1〜１３-Nが“オフ”し、ページラッチ１１はセルマトリクス２から電気的に分離され、また、第４の転送ゲート２５が“オン”し、データ線２１は読み出し回路２７に電気的に接続される。さらに信号Ｎ２が、ゆっくりと“LOW”レベルから“HIGH”レベルに遷移する。これにより、ラッチ回路１９-1〜１９-Nにラッチされていたデータが、接続ノード２３-1〜２３-Nにゆっくり転送される。この後、読み出し時と同様に、例えば信号/ＣＥ、/ＯＥをそれぞれ“LOW”レベルとしてアドレス信号ＡＤＤをチップ内に取り込む。これにより、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号が“LOW”レベルから“HIGH”レベルとなる。この結果、図７（Ｄ）に示すように、ラッチ回路１９-1〜１９-Nのうち、選ばれたラッチ回路（図ではラッチ回路１９-1）が、接続ノード２３-1を介して、データ線２１に接続され、ラッチ回路１９-1にラッチされていたデータＤＡＴＡが読み出し回路２７に転送される。読み出し回路２７に転送されたデータは、読み出し回路２７から読み出しデータとして出力される。
【００５８】
次に、時刻ｔ２において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“LOW”レベルから“HIGH”レベルとする。これにより、転送信号Ｎ３が“LOW”レベルから“HIGH”レベル、転送信号Ｎ２、Ｎ４がそれぞれ“HIGH”レベルから“LOW”レベルとなり、ページラッチ読み出し動作が終了する。
【００５９】
次に、ページラッチ読み出しの変形例について説明する。
【００６０】
図６、および図７（Ｄ）を参照して説明したページラッチ読み出しは、第１の転送ゲート１３-1〜１３-Nを“オフ”させ、ページラッチ１１をセルマトリクス２から電気的に分離した状態で行った。
【００６１】
しかし、ページラッチ読み出しは、ページラッチ１１をセルマトリクス２に電気的に接続した状態で行うことも可能である。このようなページラッチ読み出しの例を、ページラッチ読み出しの変形例として、以下説明する。
【００６２】
図９は、図２に示すページラッチ１１の他のページラッチ読み出し動作を示す波形図である。また、図１０（Ａ）は、他のページラッチ読み出し動作時におけるページラッチ１１の状態を示す図である。
【００６３】
図９、および図１０（Ａ）に示すように、本変形例が、図６、および図７（Ｄ）を参照して説明したページラッチ読み出しと異なるところは、信号Ｎ３を“HIGH”レベルのままとして、第１の転送ゲート１３-1〜１３-Nを“オン”状態としておく代わりに、セルＭＣを非選択とすることである。
【００６４】
このようにセルＭＣを非選択とすれば、たとえ第１の転送ゲート１３-1〜１３-Nが“オン”状態であっても、セルＭＣに記憶されていたデータが、ビット線ＢＬ１〜ＢＬＮに転送されることはない。よって、ラッチ回路１９-1〜１９-Nにラッチされていたデータを、接続ノード２３-1〜２３-Nに転送することができる。
【００６５】
このように本変形例においても、ラッチ回路１９-1〜１９-NにラッチされていたデータＤＡＴＡを読み出し回路２７に転送することができる。
【００６６】
なお、セルＭＣを非選択とするためには、不揮発性メモリの型に応じて、いくつかの方法がある。大きくは、選択トランジスタを持つか、持たないかの２通りに分かれる。
【００６７】
図１０（Ａ）には、一般的なＮＯＲ型不揮発性メモリが示されている。ＮＯＲ型不揮発性メモリは、選択トランジスタを持たない。このような場合、セルＭＣを非選択とするためには、ワード線ＷＬを、セルマトリクス２内の全てで非選択電位（通常は０Ｖである。）とすれば良い。
【００６８】
また、図１０（Ｂ）には、３トランジスタ型不揮発性メモリが示されている。３トランジスタ型不揮発性メモリは、ビット線側選択トランジスタＳＴＤと、ソース線側選択トランジスタＳＴＳとを持つ。このような場合、セルＭＣを非選択とするためには、少なくともビット線側選択ゲート線ＳＧＤ、およびソース線側選択ゲート線ＳＧＳの一方を、セルマトリクス２内の全てで非選択電位（通常は０Ｖである。）とすれば良い。
【００６９】
このようにセルＭＣを非選択とすることで、たとえ第１の転送ゲート１３-1〜１３-Nが“オン”状態であっても、セルＭＣに記憶されていたデータは、ビット線ＢＬ１〜ＢＬＮに転送されることはない。
【００７０】
次に、第１の実施形態に係る不揮発性半導体記憶装置を制御するための制御回路の一例を、その動作とともに説明する。
【００７１】
図１１は、制御回路の一例を示すブロック図である。ただし、図１１には、制御回路のうち、特にデータロード動作から書き込み動作までを制御するブロックを示す。
【００７２】
（通常動作時）
図１２、図１３はそれぞれ、図１１に示す制御回路の、通常動作時の動作を示す波形図である。なお、図１２、図１３はそれぞれ、本来１つの図を、２つの図に分けたものである。よって、時刻ｔ１、ｔ２、…は、互いに一致する。
【００７３】
図１１に示すように、制御回路３１は、データロード制御ロジック３３、データロード後終了ロジック３５、消去制御ロジック３７、書き込み制御ロジック３９、ベリファイ制御ロジック４１、ベリファイ結果判定ロジック４３、およびリカバリ制御ロジック４５を含む。
【００７４】
データロード制御ロジック３３は、チップイネーブル信号/ＣＥ、ライトイネーブル信号/ＷＥを受ける。信号/ＣＥ、/ＷＥがともに“LOW”レベルになったとき、信号READY／/BUSYが、“HIGH”レベルから“LOW”レベルとなる（図１２中の時刻ｔ１）。信号READY／/BUSYは、装置が停止状態か動作状態かを示す信号で、“HIGH”レベルのとき、停止状態（READY）を示し、“LOW”レベルのとき、動作状態（BUSY）を示す。
【００７５】
データロード制御ロジック３３は、信号/ＣＥ、/ＷＥがともに“LOW”レベルになったとき、信号DATA LOAD1〜DATA LOADNを出力する。これら信号DATA LOAD1〜DATA LOADNはそれぞれ、Ｎ回のデータロードのタイミングをそれぞれ制御する信号であり、信号DATA LOAD1〜DATA LOADNの順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ１〜ｔ２の期間（DATA LOAD））。信号DATA LOAD1〜DATA LOADNが全て、“HIGH”レベルから“LOW”レベルになると、データロード制御ロジック３３は、信号DATA LOAD ENDを出力する。信号DATA LOAD ENDは、データロード動作の終了を示す信号であり、データロード後終了ロジック３５に入力される。
【００７６】
データロード後終了ロジック３５は、信号DATA LOAD ENDが“HIGH”レベルになり、かつ信号TESTが“LOW”レベルのとき、“HIGH”レベルの信号ERASE STARTを出力する。なお、通常動作時、信号TESTは“LOW”レベルである。信号ERASE STARTは、消去制御ロジック３７に入力される。信号TESTは、通常動作時、“LOW”レベルである。
【００７７】
消去制御ロジック３７は、信号ERASE STARTが“HIGH”レベルになったとき、信号ERASE1〜ERASEN'を出力する。これら信号ERASE1〜ERASEN'はそれぞれ、Ｎ'回のデータ消去のタイミングをそれぞれ制御する信号であり、信号ERASE1〜ERASEN'の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ３〜ｔ４の期間（ERASE））。信号ERASE1〜ERASEN'が全て、“HIGH”レベルから“LOW”レベルになると、消去制御ロジック３７は、信号ERASE ENDを出力する。信号ERASE ENDは、消去動作終了を示す信号であり、ＯＲロジックゲート３８に入力される。
【００７８】
ＯＲロジックゲート３８は、信号ERASE END、および信号REPROGRAM STARTのいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号PROGRAM STARTを出力する。信号PROGRAM STARTは、書き込み動作開始を示す信号であり、書き込み制御ロジック３９に入力される。
【００７９】
書き込み制御ロジック３９は、信号PROGRAM STARTが“HIGH”レベルになったとき、信号PROGRAM1〜PROGRAMN''を出力する。これら信号PROGRAM1〜PROGRAMN''はそれぞれ、Ｎ''回のデータ書き込みのタイミングをそれぞれ制御する信号であり、信号PROGRAM1〜PROGRAMN''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ５〜ｔ６の期間（PROGRAM））。やがて、信号PROGRAM1〜PROGRAMN''が全て、“HIGH”レベルから“LOW”レベルになると、書き込み制御ロジック３９は、信号PROGRAM ENDを出力する。信号PROGRAM ENDは、ベリファイ制御ロジック４１に入力される。
【００８０】
ベリファイ制御ロジック４１は、信号PROGRAM ENDが“HIGH”レベルになったとき、信号VERIFY1〜VERIFYN'''を出力する。これら信号VERIFY1〜VERIFYN'''はそれぞれ、Ｎ'''回のベリファイのタイミングをそれぞれ制御する信号であり、信号VERIFY1〜VERIFYN'''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１３中の時刻ｔ７〜ｔ８の期間（VERIFY））。やがて、信号VERIFY1〜VERIFYN'''が全て、“HIGH”レベルから“LOW”レベルになると、ベリファイ制御ロジック４１は、信号VERIFY END(I)を出力する。信号VERIFY END(I)は、ベリファイ結果判定ロジック４３に入力される。
【００８１】
ベリファイ結果判定ロジック４３は、信号VERIFY END(I)、および信号VERIFY PASSがともに“HIGH”レベルになったとき、“HIGH”レベルの信号VERIFY END(II)を出力する。また、信号VERIFY PASSが“LOW”レベルのとき、“HIGH”レベルの信号REPROGRAM STARTを出力する。信号REPROGRAM STARTは、再書き込み動作開始を示す信号であり、上記ＯＲロジックゲート３８に入力される。信号REPROGRAM STARTが“HIGH”レベルとなったときには、図中、再書き込み動作（REPROGRAM）に示されるように、再書き込みが為される。また、信号VERIFY END(II)は、通常動作時において、ベリファイ動作終了を示す信号であり、ＯＲロジックゲート４４に入力される。
【００８２】
ＯＲロジックゲート４４は、信号VERFY END(II)、および信号RECOVERY START(II)のいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号RECOVERY START(I)を出力する。信号RECOVERY START(I)は、リカバリ動作開始を示す信号であり、リカバリ制御ロジック４５に入力される。
【００８３】
リカバリ制御ロジック４５は、信号RECOVERY START(I)が“HIGH”レベルになったとき、信号RECOVERY1〜RECOVERYN''''を出力する。これら信号RECOVERY1〜RECOVERYN''''はそれぞれ、Ｎ''''回のリカバリのタイミングをそれぞれ制御する信号であり、信号RECOVERY1〜RECOVERYN''''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１３中の時刻ｔ９〜ｔ１０の期間（RECOVERY））。やがて、信号RECOVERY1〜RECOVERYN''''が全て、“HIGH”レベルから“LOW”レベルになると、リカバリ制御ロジック４５は、信号RECOVERY ENDを出力する。信号RECOVERY ENDは、リカバリ動作終了を示す信号である。信号RECOVERY ENDが“HIGH”レベルから“LOW”レベルとなると、信号READY／/BUSYは、“LOW”レベルから“HIGH”レベルとなる。これにより、装置は、停止状態となる（図１３中の時刻ｔ１１）。
【００８４】
このように制御回路３１は、通常動作時、データロード動作、データ消去動作、データ書き込み動作、およびベリファイ動作まで動作を自動的に進行させる。そして、ベリファイ動作が終了した後、リカバリ動作に移り、動作を停止させる。なお、ベリファイ動作は、省略することも可能である。この場合には、データ書き込み動作まで動作を自動的に進行させた後、リカバリ動作に移り、動作を停止させる。
【００８５】
（試験動作時）
図１４は、図１１に示す制御回路の、試験動作時の動作を示す波形図である。
【００８６】
図１４中の時刻ｔ１〜ｔ２に示すデータロード期間は、通常動作時と同様な動作であり、データロード動作が終了すると、信号DATA LOAD ENDが“HIGH”レベルとなる。
【００８７】
データロード後終了ロジック３５は、信号DATA LOAD ENDが“HIGH”レベルになり、かつ信号TESTが“HIGH”レベルのとき、“HIGH”レベルの信号RECOVERY START(II)を出力する。なお、試験動作時、信号TESTは“HIGH”レベルである。信号RECOVERY START(II)は、ＯＲロジックゲート４４に入力される。また、信号ERASE STARTは、“LOW”レベルのままである。
【００８８】
ＯＲロジックゲート４４は、信号VERFY END(II)、および信号RECOVERY START(II)のいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号RECOVERY START(I)を出力する。信号RECOVERY START(I)は、リカバリ制御ロジック４５に入力され、以下、図１４中の時刻ｔ３〜ｔ４に示すリカバリ期間は、通常動作時と同様なリカバリ動作を行う。リカバリ動作が終了すると、信号RCOVERY ENDが“HIGH”レベルとなった後、“LOW”レベルとなる。そして、信号READY／/BUSYは、“LOW”レベルから“HIGH”レベルとなり、装置は、停止状態となる（図１４中の時刻ｔ５）。
【００８９】
このように制御回路３１は、試験動作時、データロード動作が終了した後、リカバリ動作に移り、動作を停止させる。
【００９０】
なお、制御回路３１は、図１１に示す構成に限らず、例えば図１５に示すようなシーケンスを含む構成であれば、如何なる構成であっても良い。
【００９１】
［第２の実施形態］
図１６（Ａ）、図１６（Ｂ）はそれぞれ、この発明の第２の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図である。
【００９２】
第２の実施形態が、第１の実施形態と、特に異なるところは、誤り訂正システムを含むところである。
【００９３】
誤り訂正システムでは、まず、元データから検査ビットを発生する。検査ビットは、検査ビット発生回路５１によって発生される。検査ビットは、元データと同時にセルに書き込む。また、読み出し時には、データと検査ビットとを同時に読み出し、誤りの有無を判断し、誤りと判断されたデータは、訂正して出力される。この誤り有無の判断、および誤り訂正は、誤り訂正回路５３にて行われる。
【００９４】
このような誤り訂正システムの試験、検証を行う場合、多くの擬似誤りパターンを入力し、正常に訂正されることを確認する必要がある。
【００９５】
従来、データロード後、セルにデータが書き込まれてしまうため、誤り訂正システムの試験、検証に、非常に長い時間を要している。
【００９６】
しかし、第２の実施形態では、図１６（Ａ）、図１６（Ｂ）に示すように、第１の実施形態と同様、例えば試験動作時において、データロード後、一旦動作が停止され、その後、ページラッチ動作に移行する。
【００９７】
このため、多くの擬似誤りパターンを入力する必要がある誤り訂正システムの試験、検証時、セルへのデータ書き込みを省略することができる。したがって、第２の実施形態によれば、検査ビット発生回路５１、誤り訂正回路５３の評価／試験に要する時間を、短縮することができる。
【００９８】
なお、図１７（Ａ）〜図１７（Ｃ）に、第２の実施形態に係る不揮発性半導体記憶装置の、通常動作時のデータの流れを示しておく。
【００９９】
図１７（Ａ）〜図１７（Ｃ）に示すように、第２の実施形態においても、通常動作時、従来と同様な動作を行う。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、書き換えたデータに“誤り”があった場合、その“誤り”の原因を特定し易く、かつページラッチの試験や、読み出し回路の試験を、短時間で完了させることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）、図１（Ｂ）はそれぞれこの発明の第１の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図。
【図２】図２はこの発明の第１の実施形態に係る不揮発性半導体記憶装置が具備するページラッチの一回路例を示す回路図。
【図３】図３は図２に示すページラッチのデータロード動作を示す波形図。
【図４】図４は図２に示すページラッチの書き込み動作を示す波形図。
【図５】図５は図２に示すページラッチの読み出し動作を示す波形図。
【図６】図６は図２に示すページラッチのページラッチ読み出し動作を示す波形図。
【図７】図７（Ａ）はデータロード動作時におけるページラッチの状態を示す図、図７（Ｂ）は書き込み動作時におけるページラッチの状態を示す図、図７（Ｃ）は読み出し動作時におけるページラッチの状態を示す図、図７（Ｄ）はページラッチ読み出し動作時におけるページラッチの状態を示す図。
【図８】図８（Ａ）、（Ｂ）はそれぞれ、転送信号Ｎ２を制御する制御回路の回路図。
【図９】図９は図２に示すページラッチの他のページラッチ読み出し動作を示す波形図。
【図１０】図１０（Ａ）はＮＯＲ型不揮発性メモリを示す図、図１０（Ｂ）は３トランジスタ型不揮発性メモリを示す図。
【図１１】図１１は制御回路の一例を示すブロック図。
【図１２】図１２は図１１に示す制御回路の通常動作時の動作を示す波形図。
【図１３】図１３は図１１に示す制御回路の通常動作時の動作を示す波形図。
【図１４】図１４は図１１に示す制御回路の試験動作の動作を示す波形図。
【図１５】図１５は制御回路の制御シーケンスを示す流れ図。
【図１６】図１６（Ａ）、図１６（Ｂ）はそれぞれこの発明の第２の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図。
【図１７】図１７（Ａ）〜図１７（Ｃ）はそれぞれこの発明の第２の実施形態に係る半導体記憶装置のデータロード時、データ書き込み時およびデータ読み出し時のデータの流れを示す図。
【図１８】図１８（Ａ）〜図１８（Ｃ）はそれぞれ従来の半導体記憶装置のデータロード時、データ書き込み時およびデータ読み出し時のデータの流れを示す図。
【符号の説明】
１…データバス、
２…セルマトリクス、
３…デコーダ、
１１…ページラッチ、
１３…第１の転送ゲート、
１５…第２の転送ゲート、
１７…第３の転送ゲート、
１９…ラッチ回路、
２１…データ線、
２３…接続ノード、
２５…第４の転送ゲート、
２７…読み出し回路、
３１…制御回路、
３３…データロード制御ロジック、
３５…データロード終了後制御ロジック、
３７…消去制御ロジック、
３８…ＯＲロジックゲート、
３９…書き込み制御ロジック、
４１…ベリファイ制御ロジック、
４３…ベリファイ結果判定ロジック、
４４…ＯＲロジックゲート、
４５…リカバリ制御ロジック、
５１…検査ビット発生回路、
５３…誤り訂正回路、
１００…Ｎ２制御回路、
１０１…ＰＭＯＳ、
１０２…出力端子、
１０３…ＰＭＯＳ、
１０４…デプレッション型ＮＭＯＳ、
１０５…抵抗。
【発明の属する技術分野】
この発明は、データ書き換えが可能な半導体記憶装置に関し、特にページラッチを持つデータ書き換えが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
１バイトから数十バイト程度の単位（ページ単位）で、データの書き換えが可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）には、１ページ分のデータを保持するためのラッチ（ページラッチ）を、１本のビット線に１個ずつ設けたものがある。本明細書では、このような不揮発性半導体記憶装置を、ページラッチ付き半導体記憶装置と呼ぶ。
【０００３】
従来のページラッチ付き不揮発性半導体記憶装置の動作を説明する。
【０００４】
図１８（Ａ）〜図１８（Ｃ）はそれぞれ、従来のページラッチ付き半導体記憶装置のデータロード（DATA LOAD）時、データ書き込み（PROGRAM）時、およびデータ読み出し（READ）時のデータの流れを示す図である。
【０００５】
まず、図１８（Ａ）に示すように、１ページ分の書き込みデータを、ページラッチにロードする。この後、ページラッチに、１ページ分の書き込みデータが揃った時点で、例えば１ページ分のセルからデータを消去する。
【０００６】
次に、図１８（Ｂ）に示すように、１ページ分の書き込みデータを、データが消去された１ページ分のセルに一度に書き込む。
【０００７】
また、データを読み出すときには、図１８（Ｃ）に示すように、選択されたセルを読み出し回路に接続し、選択されたセルからデータを読み出す。
【０００８】
【発明が解決しようとする課題】
しかし、従来のページラッチ付き不揮発性半導体記憶装置では、データロードを行うと、その動作が、データ消去、データ書き込みまで自動的に進行する。
【０００９】
また、データ読み出しでは、セルに書き込まれたデータを読み出すモードしかない。
【００１０】
このような従来のページラッチ付き不揮発性半導体記憶装置では、データをメモリセルに書き込み、メモリセルに書き込まれたデータを読み出した結果、この読み出したデータに“誤り”があった場合、セルに書き込まれたデータに“誤り”があったのか、読み出し回路にて“誤り”が発生したのかを特定するのが、非常に困難である。
【００１１】
また、ページラッチや、読み出し回路の試験を行う場合、従来のページラッチ付き不揮発性半導体記憶装置では、データを自動的にセルに書き込んでしまうので、試験時間が非常に長くなってしまう。
【００１２】
この発明は、上記の事情に鑑み為されたもので、その目的は、書き換えたデータに“誤り”があった場合、その“誤り”の原因を特定し易く、かつページラッチの試験や、読み出し回路の試験を、短時間で完了させることが可能な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、データ書き換えが可能なメモリセルが接続された複数のビット線と、前記複数のビット線それぞれに接続されたラッチ回路と、読み出し回路と、通常動作時に、前記ラッチ回路へのデータロード動作の後、データ消去動作と、データ書き込み動作と、ベリファイ動作と、リカバリ動作とを順次進行させ、試験動作時に、前記データロード動作の後、前記リカバリ動作を進行させる制御回路と、前記通常動作時に、前記ラッチ回路にロードされたデータを前記メモリセルに転送し、前記メモリセルから読み出されたデータを前記読み出し回路に転送し、前記試験動作時に、前記ラッチ回路にロードされたデータを前記読み出し回路に転送するデータ転送回路群とを具備する。
【００１４】
上記構成を有する半導体記憶装置であると、ラッチ回路にロードされたデータを、読み出し回路に直接転送可能なデータ転送回路群を持つ。
【００１５】
このため、例えば読み出したデータに“誤り”があった場合、ラッチ回路にロードされたデータを、メモリセルに書き込まずに、読み出し回路に直接転送し、データを読み出す。この結果、読み出したデータに“誤り”が、依然としてあった場合には、この“誤り”は、読み出し回路にて発生した、と特定できる。
【００１６】
反対に、読み出したデータに“誤り”がなかった場合には、この“誤り”は、セルに書き込まれたデータに“誤り”があった、あるいはこの“誤り”は、セルにて発生した、と特定できる。
【００１７】
このように、この発明では、従来非常に困難であった、データの“誤り”の原因を、簡単に特定することができる。
【００１８】
また、ラッチ回路の試験や、読み出し回路の試験を行う場合、ラッチ回路にロードされたデータを、メモリセルに書き込むことなく、読み出し回路に直接転送し、データを読み出すようにする。このようにすれば、データを自動的にセルに書き込んでしまう従来に比べて、より短時間で、ラッチ回路の試験や、読み出し回路の試験を完了させることができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
［第１の実施形態］
図１（Ａ）、図１（Ｂ）はそれぞれ、この発明の第１の実施形態に係るページラッチ付き不揮発性半導体記憶装置のデータロード時（DATA LOAD）、およびページラッチからのデータ読み出し時（PAGE LATCH READ）のデータの流れを示す図である。
【００２１】
図１（Ａ）に示すように、データロード時、１ページ分の書き込みデータが、データバス１を介して、ページラッチ１１にロードされる。この後、従来の装置では、１ページ分の書き込みデータがページラッチに揃った時点で、その動作が、セルからのデータ消去、およびロードされたデータの書き込みまで、自動的に進む。
【００２２】
これに対し、第１の実施形態に係る装置では、１ページ分の書き込みデータがページラッチ１１に揃った時点で、その動作が、一旦停止される。
【００２３】
動作が一旦停止された後、図１（Ｂ）に示すように、ページラッチ１１を、セルマトリクス２から電気的に分離し、さらにページラッチ１１を、読み出し回路２７に電気的に接続する。これにより、ページラッチ１１にロードされたデータを、セルに転送せずに、読み出し回路２７に直接転送し、データを読み出す。
【００２４】
このようなページラッチ１１からのデータ読み出し動作は、例えば試験動作時に行われ、良品／不良品を選別する検査や、装置の不良解析等に利用することができる。
【００２５】
第１の実施形態に係る不揮発性半導体記憶装置は、通常動作時、図１８（Ａ）〜図１８（Ｃ）に示した動作を行う。つまり、第１の実施形態に係る不揮発性半導体記憶装置は、従来と同様に使用することができる。
【００２６】
次に、ページラッチ１１の一回路例について説明する。
【００２７】
図２は、第１の実施形態に係る不揮発性半導体記憶装置が具備するページラッチの一回路例を示す回路図である。
【００２８】
図２に示すように、ページラッチ１１は、第１の転送ゲート１３-1〜１３-N、第２の転送ゲート１５-1〜１５-N、第３の転送ゲート１７-1〜１７-N、およびラッチ回路１９-1〜１９-Nをそれぞれ有する。これらの転送ゲートは、例えばＭＯＳトランジスタにより構成される。
【００２９】
第１の転送ゲート１３-1〜１３-Nそれぞれの電流通路の一端は、ビット線ＢＬ１〜ＢＬＮに接続されている。第１の転送ゲート１３-1〜１３-Nの制御端子にはそれぞれ、転送信号Ｎ３が共通に供給される。
【００３０】
第２の転送ゲート１５-1〜１５-Nそれぞれの電流通路の一端は、第１の転送ゲート１３-1〜１３-Nそれぞれの電流通路の他端に接続され、その他端はデータ線２１に接続されている。データ線２１は、図１（Ａ）、図１（Ｂ）に示したデータバス１を構成する配線である。データ線２１は、第４の転送ゲート２５を介して、読み出し回路２７に接続されている。第４の転送ゲート２５の制御端子には、転送信号Ｎ４が供給される。
【００３１】
第２の転送ゲート１５-1〜１５-Nの制御端子にはそれぞれ、選択転送信号Ｎ１[1]〜Ｎ１[N]が供給される。選択転送信号Ｎ１[1]〜Ｎ１[N]は、カラム選択信号に相当するもので、例えば図１（Ａ）、図１（Ｂ）に示したデコーダ３（カラムデコーダ）から出力される。
【００３２】
第３の転送ゲート１７-1〜１７-Nそれぞれの電流通路の一端は、ノード２３-1〜ノード２３-Nに接続されている。ノード２３-1〜ノード２３-Nはそれぞれ、第１の転送ゲート１３-1〜１３-Nと、第２の転送ゲート１５-1〜１５-Nとの接続ノードである。また、その他端は、ラッチ回路１９-1〜１９-Nそれぞれに接続されている。第３の転送ゲート１７-1〜１７-Nの制御端子にはそれぞれ、転送信号Ｎ２が共通に供給される。
【００３３】
上記回路において、第１の転送ゲート１３-1〜１３-N、第２の転送ゲート１５-1〜１５-N、第３の転送ゲート１７-1〜１７-N、および第４の転送ゲート２５はそれぞれ、データを転送するデータ転送回路を構成する。データ転送回路は、データ線２１に入力されたデータをラッチ回路１９-1〜１９-Nや、ビット線ＢＬ１〜ＢＬＮを介してセルに転送する、あるいはデータ線２１を介して読み出し回路２７に転送する。
【００３４】
なお、図２に示したページラッチ１１では、１本のデータ線２１に、Ｎ個のラッチ回路１９-1〜１９-Nが電気的に接続されている。このため、データロード時には、データがＮ回、ページラッチ１１にロードされる。合計Ｎ個のデータが、ラッチ回路１９-1〜１９-Nそれぞれにラッチされた時点で、１ページ分の書き込みデータがページラッチ１１に揃ったことになる。この後、図１（Ｂ）に示したページラッチ読み出し、あるいはデータ消去、これに続いたデータ書き込みが行われる。
【００３５】
なお、実際の装置においては、図２に示したページラッチ１１は、Ｍ個設けられても良い。この場合には、例えばＭ本のデータ線２１を介して、Ｍ個のパラレルデータがＮ回、Ｍ個のページラッチ１１にロードされる。合計Ｍ×Ｎ個のデータが、Ｍ×Ｎ個のラッチ回路それぞれにラッチされた時点で、１ページ分の書き込みデータがページラッチに揃ったことになる。この後、図１（Ｂ）に示したページラッチ読み出し、あるいはデータ消去、これに続いたデータ書き込みが行われる。
【００３６】
次に、図２に示すページラッチ１１の一動作例について説明する。
【００３７】
（データロード（DATA LOAD））
図３は、図２に示すページラッチ１１のデータロード動作を示す波形図である。また、図７（Ａ）は、データロード動作時におけるページラッチ１１の状態を示す図である。
【００３８】
図３に示すように、時刻ｔ１において、チップイネーブル信号/ＣＥ、ライトイネーブル信号/ＷＥをそれぞれ“HIGH”レベルから“LOW”レベルとする。信号/ＣＥ、/ＷＥがそれぞれ“LOW”レベルとなると、信号Ｎ３、Ｎ４がそれぞれ“HIGH”レベルから“LOW”レベルとなる。
【００３９】
この結果、第１の転送ゲート１３-1〜１３-N、および第４の転送ゲート２５がそれぞれ“オフ”し、ページラッチ１１は、セルマトリクス２および読み出し回路２７からそれぞれ電気的に分離される。また、信号/ＣＥ、/ＷＥをそれぞれ“LOW”レベルとすると、アドレス信号ＡＤＤがチップ内に取り込まれる。この結果、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号（図では選択転送信号Ｎ１[1]）が、“LOW”レベルから“HIGH”レベルとなる。これにより、第２の転送ゲート１５-1が“オン”し、データＤＡＴＡは、データ線２１から接続ノード２３-1に転送される。
【００４０】
次に、時刻ｔ２において、転送信号Ｎ２が“HIGH”レベルとなり、第３の転送ゲート１７-1〜１７-Nがそれぞれ“オン”する。これにより、図７（Ａ）に示すように、データＤＡＴＡは、データ線２１から、接続ノード２３-1を介して、ラッチ回路１９-1に転送され、ここにラッチされる。
【００４１】
以下、同様な動作を、時刻ｔ３〜ｔ８まで、Ｎサイクル繰り返す。これにより、ラッチ回路１９-1〜１９-Nの全てにデータＤＡＴＡが転送され、Ｎ個のデータが、ラッチ回路１９-1〜１９-Nそれぞれにラッチされる。そして、時刻ｔ９において、信号DATA LOAD ENDが一時的に“HIGH”レベルとなり、データロード動作が終了する。
【００４２】
（書き込み（PROGRAM））
書き込み動作は、消去動作後に行われる。
【００４３】
図４は、図２に示すページラッチ１１の書き込み動作を示す波形図である。また、図７（Ａ）は、書き込み動作時におけるページラッチ１１の状態を示す図である。
【００４４】
図４に示すように、まず、時刻ｔ１において、消去動作終了を示す信号ERASE ENDが“HIGH”レベルから“LOW”レベルとなる。信号ERASE ENDが“HIGH”レベルから“LOW”レベルとなると、選択転送信号Ｎ１[1]〜Ｎ１[N]が全て“LOW”レベルとなる。また、転送信号Ｎ３は、“HIGH”レベルのままである。
【００４５】
この結果、ページラッチ１１は、セルマトリクス２に電気的に接続され、データ線２１から電気的に分離される。また、転送信号Ｎ２は、“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移する。チャージシェアによるデータの破壊を防止するためである。これにより、図７（Ｂ）に示すように、ラッチ回路１９-1〜１９-NにラッチされていたデータＤＡＴＡはそれぞれ、ビット線ＢＬ１〜ＢＬＮにゆっくり転送され、ビット線ＢＬ１〜ＢＬＮそれぞれに接続されているメモリセル（図示せず）に書き込まれる。
【００４６】
次に、時刻ｔ２において、転送信号Ｎ２が“HIGH”レベルから“LOW”レベルとなる。そして、信号PROGRAM ENDが一時的に“HIGH”レベルとなり、書き込み動作が終了する。
【００４７】
図８（Ａ）、図８（Ｂ）に、転送信号Ｎ２を制御する制御回路（以下Ｎ２制御回路）の回路例を示す。
【００４８】
図８（Ａ）、図８（Ｂ）に示すように、Ｎ２制御回路１００には、転送信号Ｎ２SLOW、および転送信号Ｎ２QUICKがそれぞれ入力される。データロード動作時、転送信号Ｎ２QUICKが“LOW”レベルとなり、出力端子１０２は、電源ＶＣＣからＰＭＯＳ１０１を介して急速に充電される。一方、書き込み動作時、あるいは後述するページラッチ読み出し動作時、転送信号Ｎ２SLOWが“LOW”レベルとなり、出力端子１０２は、電源ＶＣＣからＰＭＯＳ１０３と、デプレッション型ＮＭＯＳ１０４、あるいは抵抗１０５を介してゆっくりと充電される。これにより、“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移する転送信号Ｎ２が得られる。
【００４９】
なお、チャージシェアによるデータの破壊を防止するためには、転送信号Ｎ２を“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移させる他、ラッチ回路１９-1〜１９-Nと第３の転送ゲート１７-1〜１７-Nとの間に、インバータを挿入するようにしても良い。
【００５０】
しかし、集積度の向上の観点からは、インバータを挿入するよりも、転送信号Ｎ２を“LOW”レベルから、ゆっくりと“HIGH”レベルに遷移させるほうが好ましい。
【００５１】
（読み出し（READ））
図５は、図２に示すページラッチ１１の読み出し動作を示す波形図である。また、図７（Ｃ）は、読み出し動作時におけるページラッチ１１の状態を示す図である。
【００５２】
図５に示すように、まず、時刻ｔ１において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“HIGH”レベルから“LOW”レベルとする。信号/ＣＥ、/ＯＥがそれぞれ“LOW”レベルとなると、信号Ｎ４が“LOW”レベルから“HIGH”レベルとなる。また、信号Ｎ３は、“HIGH”レベルのまま、信号Ｎ２は、“LOW”レベルのままである。
【００５３】
この結果、ページラッチ１１はセルマトリクス２に電気的に接続され、データ線２１は読み出し回路２７に電気的に接続される。これにより、セルに記憶されていたデータＤＡＴＡが、ビット線ＢＬ１〜ＢＬＮを介して、接続ノード２３-1〜２３-Nに転送される。この後、信号/ＣＥ、/ＯＥをそれぞれ“LOW”レベルとすると、アドレス信号ＡＤＤがチップ内に取り込まれる。この結果、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号が“LOW”レベルから“HIGH”レベルとなる。これにより、図７（Ｃ）に示すように、ビット線ＢＬ１〜ＢＬＮのうち、選ばれたビット線（図ではビット線ＢＬ１）が、接続ノード２３-1を介して、データ線２１に接続され、セルに記憶されていたデータＤＡＴＡが読み出し回路２７に転送される。読み出し回路２７に転送されたデータは、読み出し回路２７から読み出しデータとして出力される。
【００５４】
次に、時刻ｔ２において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“LOW”レベルから“HIGH”レベルとする。これにより、転送信号Ｎ４が“HIGH”レベルから“LOW”レベルとなり、読み出し動作が終了する。
【００５５】
（ページラッチ読み出し（PAGE LATCH READ））
図６は、図２に示すページラッチ１１のページラッチ読み出し動作を示す波形図である。また、図７（Ｄ）は、ページラッチ読み出し動作時におけるページラッチ１１の状態を示す図である。
【００５６】
図６に示すように、まず、時刻ｔ１において、読み出し時と同様に、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“HIGH”レベルから“LOW”レベルとする。ページラッチ読み出しでは、信号/ＣＥ、/ＯＥがそれぞれ“LOW”レベルとなると、信号Ｎ４が“LOW”レベルから“HIGH”レベルとなり、信号Ｎ３は“HIGH”レベルから“LOW”レベルとなる。
【００５７】
この結果、第１の転送ゲート１３-1〜１３-Nが“オフ”し、ページラッチ１１はセルマトリクス２から電気的に分離され、また、第４の転送ゲート２５が“オン”し、データ線２１は読み出し回路２７に電気的に接続される。さらに信号Ｎ２が、ゆっくりと“LOW”レベルから“HIGH”レベルに遷移する。これにより、ラッチ回路１９-1〜１９-Nにラッチされていたデータが、接続ノード２３-1〜２３-Nにゆっくり転送される。この後、読み出し時と同様に、例えば信号/ＣＥ、/ＯＥをそれぞれ“LOW”レベルとしてアドレス信号ＡＤＤをチップ内に取り込む。これにより、アドレス信号ＡＤＤによって、Ｎ本の選択転送信号Ｎ１[1]〜Ｎ１[N]のうちの、例えば１本が選ばれ、選ばれた選択転送信号が“LOW”レベルから“HIGH”レベルとなる。この結果、図７（Ｄ）に示すように、ラッチ回路１９-1〜１９-Nのうち、選ばれたラッチ回路（図ではラッチ回路１９-1）が、接続ノード２３-1を介して、データ線２１に接続され、ラッチ回路１９-1にラッチされていたデータＤＡＴＡが読み出し回路２７に転送される。読み出し回路２７に転送されたデータは、読み出し回路２７から読み出しデータとして出力される。
【００５８】
次に、時刻ｔ２において、チップイネーブル信号/ＣＥ、アウトプットイネーブル信号/ＯＥをそれぞれ、“LOW”レベルから“HIGH”レベルとする。これにより、転送信号Ｎ３が“LOW”レベルから“HIGH”レベル、転送信号Ｎ２、Ｎ４がそれぞれ“HIGH”レベルから“LOW”レベルとなり、ページラッチ読み出し動作が終了する。
【００５９】
次に、ページラッチ読み出しの変形例について説明する。
【００６０】
図６、および図７（Ｄ）を参照して説明したページラッチ読み出しは、第１の転送ゲート１３-1〜１３-Nを“オフ”させ、ページラッチ１１をセルマトリクス２から電気的に分離した状態で行った。
【００６１】
しかし、ページラッチ読み出しは、ページラッチ１１をセルマトリクス２に電気的に接続した状態で行うことも可能である。このようなページラッチ読み出しの例を、ページラッチ読み出しの変形例として、以下説明する。
【００６２】
図９は、図２に示すページラッチ１１の他のページラッチ読み出し動作を示す波形図である。また、図１０（Ａ）は、他のページラッチ読み出し動作時におけるページラッチ１１の状態を示す図である。
【００６３】
図９、および図１０（Ａ）に示すように、本変形例が、図６、および図７（Ｄ）を参照して説明したページラッチ読み出しと異なるところは、信号Ｎ３を“HIGH”レベルのままとして、第１の転送ゲート１３-1〜１３-Nを“オン”状態としておく代わりに、セルＭＣを非選択とすることである。
【００６４】
このようにセルＭＣを非選択とすれば、たとえ第１の転送ゲート１３-1〜１３-Nが“オン”状態であっても、セルＭＣに記憶されていたデータが、ビット線ＢＬ１〜ＢＬＮに転送されることはない。よって、ラッチ回路１９-1〜１９-Nにラッチされていたデータを、接続ノード２３-1〜２３-Nに転送することができる。
【００６５】
このように本変形例においても、ラッチ回路１９-1〜１９-NにラッチされていたデータＤＡＴＡを読み出し回路２７に転送することができる。
【００６６】
なお、セルＭＣを非選択とするためには、不揮発性メモリの型に応じて、いくつかの方法がある。大きくは、選択トランジスタを持つか、持たないかの２通りに分かれる。
【００６７】
図１０（Ａ）には、一般的なＮＯＲ型不揮発性メモリが示されている。ＮＯＲ型不揮発性メモリは、選択トランジスタを持たない。このような場合、セルＭＣを非選択とするためには、ワード線ＷＬを、セルマトリクス２内の全てで非選択電位（通常は０Ｖである。）とすれば良い。
【００６８】
また、図１０（Ｂ）には、３トランジスタ型不揮発性メモリが示されている。３トランジスタ型不揮発性メモリは、ビット線側選択トランジスタＳＴＤと、ソース線側選択トランジスタＳＴＳとを持つ。このような場合、セルＭＣを非選択とするためには、少なくともビット線側選択ゲート線ＳＧＤ、およびソース線側選択ゲート線ＳＧＳの一方を、セルマトリクス２内の全てで非選択電位（通常は０Ｖである。）とすれば良い。
【００６９】
このようにセルＭＣを非選択とすることで、たとえ第１の転送ゲート１３-1〜１３-Nが“オン”状態であっても、セルＭＣに記憶されていたデータは、ビット線ＢＬ１〜ＢＬＮに転送されることはない。
【００７０】
次に、第１の実施形態に係る不揮発性半導体記憶装置を制御するための制御回路の一例を、その動作とともに説明する。
【００７１】
図１１は、制御回路の一例を示すブロック図である。ただし、図１１には、制御回路のうち、特にデータロード動作から書き込み動作までを制御するブロックを示す。
【００７２】
（通常動作時）
図１２、図１３はそれぞれ、図１１に示す制御回路の、通常動作時の動作を示す波形図である。なお、図１２、図１３はそれぞれ、本来１つの図を、２つの図に分けたものである。よって、時刻ｔ１、ｔ２、…は、互いに一致する。
【００７３】
図１１に示すように、制御回路３１は、データロード制御ロジック３３、データロード後終了ロジック３５、消去制御ロジック３７、書き込み制御ロジック３９、ベリファイ制御ロジック４１、ベリファイ結果判定ロジック４３、およびリカバリ制御ロジック４５を含む。
【００７４】
データロード制御ロジック３３は、チップイネーブル信号/ＣＥ、ライトイネーブル信号/ＷＥを受ける。信号/ＣＥ、/ＷＥがともに“LOW”レベルになったとき、信号READY／/BUSYが、“HIGH”レベルから“LOW”レベルとなる（図１２中の時刻ｔ１）。信号READY／/BUSYは、装置が停止状態か動作状態かを示す信号で、“HIGH”レベルのとき、停止状態（READY）を示し、“LOW”レベルのとき、動作状態（BUSY）を示す。
【００７５】
データロード制御ロジック３３は、信号/ＣＥ、/ＷＥがともに“LOW”レベルになったとき、信号DATA LOAD1〜DATA LOADNを出力する。これら信号DATA LOAD1〜DATA LOADNはそれぞれ、Ｎ回のデータロードのタイミングをそれぞれ制御する信号であり、信号DATA LOAD1〜DATA LOADNの順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ１〜ｔ２の期間（DATA LOAD））。信号DATA LOAD1〜DATA LOADNが全て、“HIGH”レベルから“LOW”レベルになると、データロード制御ロジック３３は、信号DATA LOAD ENDを出力する。信号DATA LOAD ENDは、データロード動作の終了を示す信号であり、データロード後終了ロジック３５に入力される。
【００７６】
データロード後終了ロジック３５は、信号DATA LOAD ENDが“HIGH”レベルになり、かつ信号TESTが“LOW”レベルのとき、“HIGH”レベルの信号ERASE STARTを出力する。なお、通常動作時、信号TESTは“LOW”レベルである。信号ERASE STARTは、消去制御ロジック３７に入力される。信号TESTは、通常動作時、“LOW”レベルである。
【００７７】
消去制御ロジック３７は、信号ERASE STARTが“HIGH”レベルになったとき、信号ERASE1〜ERASEN'を出力する。これら信号ERASE1〜ERASEN'はそれぞれ、Ｎ'回のデータ消去のタイミングをそれぞれ制御する信号であり、信号ERASE1〜ERASEN'の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ３〜ｔ４の期間（ERASE））。信号ERASE1〜ERASEN'が全て、“HIGH”レベルから“LOW”レベルになると、消去制御ロジック３７は、信号ERASE ENDを出力する。信号ERASE ENDは、消去動作終了を示す信号であり、ＯＲロジックゲート３８に入力される。
【００７８】
ＯＲロジックゲート３８は、信号ERASE END、および信号REPROGRAM STARTのいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号PROGRAM STARTを出力する。信号PROGRAM STARTは、書き込み動作開始を示す信号であり、書き込み制御ロジック３９に入力される。
【００７９】
書き込み制御ロジック３９は、信号PROGRAM STARTが“HIGH”レベルになったとき、信号PROGRAM1〜PROGRAMN''を出力する。これら信号PROGRAM1〜PROGRAMN''はそれぞれ、Ｎ''回のデータ書き込みのタイミングをそれぞれ制御する信号であり、信号PROGRAM1〜PROGRAMN''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１２中の時刻ｔ５〜ｔ６の期間（PROGRAM））。やがて、信号PROGRAM1〜PROGRAMN''が全て、“HIGH”レベルから“LOW”レベルになると、書き込み制御ロジック３９は、信号PROGRAM ENDを出力する。信号PROGRAM ENDは、ベリファイ制御ロジック４１に入力される。
【００８０】
ベリファイ制御ロジック４１は、信号PROGRAM ENDが“HIGH”レベルになったとき、信号VERIFY1〜VERIFYN'''を出力する。これら信号VERIFY1〜VERIFYN'''はそれぞれ、Ｎ'''回のベリファイのタイミングをそれぞれ制御する信号であり、信号VERIFY1〜VERIFYN'''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１３中の時刻ｔ７〜ｔ８の期間（VERIFY））。やがて、信号VERIFY1〜VERIFYN'''が全て、“HIGH”レベルから“LOW”レベルになると、ベリファイ制御ロジック４１は、信号VERIFY END(I)を出力する。信号VERIFY END(I)は、ベリファイ結果判定ロジック４３に入力される。
【００８１】
ベリファイ結果判定ロジック４３は、信号VERIFY END(I)、および信号VERIFY PASSがともに“HIGH”レベルになったとき、“HIGH”レベルの信号VERIFY END(II)を出力する。また、信号VERIFY PASSが“LOW”レベルのとき、“HIGH”レベルの信号REPROGRAM STARTを出力する。信号REPROGRAM STARTは、再書き込み動作開始を示す信号であり、上記ＯＲロジックゲート３８に入力される。信号REPROGRAM STARTが“HIGH”レベルとなったときには、図中、再書き込み動作（REPROGRAM）に示されるように、再書き込みが為される。また、信号VERIFY END(II)は、通常動作時において、ベリファイ動作終了を示す信号であり、ＯＲロジックゲート４４に入力される。
【００８２】
ＯＲロジックゲート４４は、信号VERFY END(II)、および信号RECOVERY START(II)のいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号RECOVERY START(I)を出力する。信号RECOVERY START(I)は、リカバリ動作開始を示す信号であり、リカバリ制御ロジック４５に入力される。
【００８３】
リカバリ制御ロジック４５は、信号RECOVERY START(I)が“HIGH”レベルになったとき、信号RECOVERY1〜RECOVERYN''''を出力する。これら信号RECOVERY1〜RECOVERYN''''はそれぞれ、Ｎ''''回のリカバリのタイミングをそれぞれ制御する信号であり、信号RECOVERY1〜RECOVERYN''''の順に、例えば順次“LOW”レベルから“HIGH”レベルとなる（図１３中の時刻ｔ９〜ｔ１０の期間（RECOVERY））。やがて、信号RECOVERY1〜RECOVERYN''''が全て、“HIGH”レベルから“LOW”レベルになると、リカバリ制御ロジック４５は、信号RECOVERY ENDを出力する。信号RECOVERY ENDは、リカバリ動作終了を示す信号である。信号RECOVERY ENDが“HIGH”レベルから“LOW”レベルとなると、信号READY／/BUSYは、“LOW”レベルから“HIGH”レベルとなる。これにより、装置は、停止状態となる（図１３中の時刻ｔ１１）。
【００８４】
このように制御回路３１は、通常動作時、データロード動作、データ消去動作、データ書き込み動作、およびベリファイ動作まで動作を自動的に進行させる。そして、ベリファイ動作が終了した後、リカバリ動作に移り、動作を停止させる。なお、ベリファイ動作は、省略することも可能である。この場合には、データ書き込み動作まで動作を自動的に進行させた後、リカバリ動作に移り、動作を停止させる。
【００８５】
（試験動作時）
図１４は、図１１に示す制御回路の、試験動作時の動作を示す波形図である。
【００８６】
図１４中の時刻ｔ１〜ｔ２に示すデータロード期間は、通常動作時と同様な動作であり、データロード動作が終了すると、信号DATA LOAD ENDが“HIGH”レベルとなる。
【００８７】
データロード後終了ロジック３５は、信号DATA LOAD ENDが“HIGH”レベルになり、かつ信号TESTが“HIGH”レベルのとき、“HIGH”レベルの信号RECOVERY START(II)を出力する。なお、試験動作時、信号TESTは“HIGH”レベルである。信号RECOVERY START(II)は、ＯＲロジックゲート４４に入力される。また、信号ERASE STARTは、“LOW”レベルのままである。
【００８８】
ＯＲロジックゲート４４は、信号VERFY END(II)、および信号RECOVERY START(II)のいずれかが“HIGH”レベルになったとき、“HIGH”レベルの信号RECOVERY START(I)を出力する。信号RECOVERY START(I)は、リカバリ制御ロジック４５に入力され、以下、図１４中の時刻ｔ３〜ｔ４に示すリカバリ期間は、通常動作時と同様なリカバリ動作を行う。リカバリ動作が終了すると、信号RCOVERY ENDが“HIGH”レベルとなった後、“LOW”レベルとなる。そして、信号READY／/BUSYは、“LOW”レベルから“HIGH”レベルとなり、装置は、停止状態となる（図１４中の時刻ｔ５）。
【００８９】
このように制御回路３１は、試験動作時、データロード動作が終了した後、リカバリ動作に移り、動作を停止させる。
【００９０】
なお、制御回路３１は、図１１に示す構成に限らず、例えば図１５に示すようなシーケンスを含む構成であれば、如何なる構成であっても良い。
【００９１】
［第２の実施形態］
図１６（Ａ）、図１６（Ｂ）はそれぞれ、この発明の第２の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図である。
【００９２】
第２の実施形態が、第１の実施形態と、特に異なるところは、誤り訂正システムを含むところである。
【００９３】
誤り訂正システムでは、まず、元データから検査ビットを発生する。検査ビットは、検査ビット発生回路５１によって発生される。検査ビットは、元データと同時にセルに書き込む。また、読み出し時には、データと検査ビットとを同時に読み出し、誤りの有無を判断し、誤りと判断されたデータは、訂正して出力される。この誤り有無の判断、および誤り訂正は、誤り訂正回路５３にて行われる。
【００９４】
このような誤り訂正システムの試験、検証を行う場合、多くの擬似誤りパターンを入力し、正常に訂正されることを確認する必要がある。
【００９５】
従来、データロード後、セルにデータが書き込まれてしまうため、誤り訂正システムの試験、検証に、非常に長い時間を要している。
【００９６】
しかし、第２の実施形態では、図１６（Ａ）、図１６（Ｂ）に示すように、第１の実施形態と同様、例えば試験動作時において、データロード後、一旦動作が停止され、その後、ページラッチ動作に移行する。
【００９７】
このため、多くの擬似誤りパターンを入力する必要がある誤り訂正システムの試験、検証時、セルへのデータ書き込みを省略することができる。したがって、第２の実施形態によれば、検査ビット発生回路５１、誤り訂正回路５３の評価／試験に要する時間を、短縮することができる。
【００９８】
なお、図１７（Ａ）〜図１７（Ｃ）に、第２の実施形態に係る不揮発性半導体記憶装置の、通常動作時のデータの流れを示しておく。
【００９９】
図１７（Ａ）〜図１７（Ｃ）に示すように、第２の実施形態においても、通常動作時、従来と同様な動作を行う。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、書き換えたデータに“誤り”があった場合、その“誤り”の原因を特定し易く、かつページラッチの試験や、読み出し回路の試験を、短時間で完了させることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）、図１（Ｂ）はそれぞれこの発明の第１の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図。
【図２】図２はこの発明の第１の実施形態に係る不揮発性半導体記憶装置が具備するページラッチの一回路例を示す回路図。
【図３】図３は図２に示すページラッチのデータロード動作を示す波形図。
【図４】図４は図２に示すページラッチの書き込み動作を示す波形図。
【図５】図５は図２に示すページラッチの読み出し動作を示す波形図。
【図６】図６は図２に示すページラッチのページラッチ読み出し動作を示す波形図。
【図７】図７（Ａ）はデータロード動作時におけるページラッチの状態を示す図、図７（Ｂ）は書き込み動作時におけるページラッチの状態を示す図、図７（Ｃ）は読み出し動作時におけるページラッチの状態を示す図、図７（Ｄ）はページラッチ読み出し動作時におけるページラッチの状態を示す図。
【図８】図８（Ａ）、（Ｂ）はそれぞれ、転送信号Ｎ２を制御する制御回路の回路図。
【図９】図９は図２に示すページラッチの他のページラッチ読み出し動作を示す波形図。
【図１０】図１０（Ａ）はＮＯＲ型不揮発性メモリを示す図、図１０（Ｂ）は３トランジスタ型不揮発性メモリを示す図。
【図１１】図１１は制御回路の一例を示すブロック図。
【図１２】図１２は図１１に示す制御回路の通常動作時の動作を示す波形図。
【図１３】図１３は図１１に示す制御回路の通常動作時の動作を示す波形図。
【図１４】図１４は図１１に示す制御回路の試験動作の動作を示す波形図。
【図１５】図１５は制御回路の制御シーケンスを示す流れ図。
【図１６】図１６（Ａ）、図１６（Ｂ）はそれぞれこの発明の第２の実施形態に係る半導体記憶装置のデータロード時およびページラッチ読み出し時のデータの流れを示す図。
【図１７】図１７（Ａ）〜図１７（Ｃ）はそれぞれこの発明の第２の実施形態に係る半導体記憶装置のデータロード時、データ書き込み時およびデータ読み出し時のデータの流れを示す図。
【図１８】図１８（Ａ）〜図１８（Ｃ）はそれぞれ従来の半導体記憶装置のデータロード時、データ書き込み時およびデータ読み出し時のデータの流れを示す図。
【符号の説明】
１…データバス、
２…セルマトリクス、
３…デコーダ、
１１…ページラッチ、
１３…第１の転送ゲート、
１５…第２の転送ゲート、
１７…第３の転送ゲート、
１９…ラッチ回路、
２１…データ線、
２３…接続ノード、
２５…第４の転送ゲート、
２７…読み出し回路、
３１…制御回路、
３３…データロード制御ロジック、
３５…データロード終了後制御ロジック、
３７…消去制御ロジック、
３８…ＯＲロジックゲート、
３９…書き込み制御ロジック、
４１…ベリファイ制御ロジック、
４３…ベリファイ結果判定ロジック、
４４…ＯＲロジックゲート、
４５…リカバリ制御ロジック、
５１…検査ビット発生回路、
５３…誤り訂正回路、
１００…Ｎ２制御回路、
１０１…ＰＭＯＳ、
１０２…出力端子、
１０３…ＰＭＯＳ、
１０４…デプレッション型ＮＭＯＳ、
１０５…抵抗。
Claims (7)
- データ書き換えが可能なメモリセルが接続された複数のビット線と、
前記複数のビット線それぞれに接続されたラッチ回路と、
読み出し回路と、
通常動作時に、前記ラッチ回路へのデータロード動作の後、データ消去動作と、データ書き込み動作と、ベリファイ動作と、リカバリ動作とを順次進行させ、試験動作時に、前記データロード動作の後、前記リカバリ動作を進行させる制御回路と、
前記通常動作時に、前記ラッチ回路にロードされたデータを前記メモリセルに転送し、前記メモリセルから読み出されたデータを前記読み出し回路に転送し、前記試験動作時に、前記ラッチ回路にロードされたデータを前記読み出し回路に転送するデータ転送回路群と
を具備することを特徴とする半導体記憶装置。 - 前記データ転送回路群は、
一端が前記ビット線に電気的に結合された第１の転送ゲートと、
一端が前記第１の転送ゲートの他端に電気的に結合された第２の転送ゲートと、
一端が前記第１の転送ゲートと前記第２の転送ゲートとの接続ノードに電気的に結合され、他端が前記ラッチ回路に電気的に結合された第３の転送ゲートと、
一端が前記第２の転送ゲートの他端に電気的に結合され、他端が前記読み出し回路に電気的に結合された第４の転送ゲートと
を含むことを特徴とする請求項１に記載の半導体記憶装置。 - 前記ラッチ回路にロードされたデータを前記メモリセルに転送するとき、前記第１の転送ゲートがオン、前記第２の転送ゲートがオフ、前記第３の転送ゲートがオン、および前記第４の転送ゲートがオフし、
前記メモリセルから読み出されたデータを前記読み出し回路に転送するとき、前記第１の転送ゲートがオン、前記第２の転送ゲートがオン、前記第３の転送ゲートがオフ、および前記第４の転送ゲートがオンし、
前記ラッチ回路にロードされたデータを前記読み出し回路に直接転送するとき、前記第１の転送ゲートがオフ、前記第２の転送ゲートがオン、前記第３の転送ゲートがオン、および前記第４の転送ゲートがオンすることを特徴とする請求項２に記載の半導体記憶装置。 - 前記ラッチ回路にロードされたデータを前記メモリセルに転送するとき、前記第１の転送ゲートがオン、前記第２の転送ゲートがオフ、前記第３の転送ゲートがオン、および前記第４の転送ゲートがオフし、
前記メモリセルから読み出されたデータを前記読み出し回路に転送するとき、前記第１の転送ゲートがオン、前記第２の転送ゲートがオン、前記第３の転送ゲートがオフ、および前記第４の転送ゲートがオンし、
前記ラッチ回路にロードされたデータを前記読み出し回路に転送するとき、前記第１、第２、第３、第４の転送ゲートが全てオンし、かつ前記メモリセルが非選択状態となることを特徴とする請求項２に記載の半導体記憶装置。 - 前記第３の転送ゲートをオンさせる際、その制御端子の電位をゆっくりと上昇させることを特徴とする請求項３および請求項４いずれかに記載の半導体記憶装置。
- 前記制御回路は、データロード制御ロジック、データロード後終了ロジック、消去制御ロジック、書き込み制御ロジック、ベリファイ制御ロジック、ベリファイ結果判定ロジック、及びリカバリ制御ロジックを含み、
前記データロード後終了ロジックは、前記通常動作時に、前記データロード制御ロジックから出力されるデータロード終了信号を受けて前記消去制御ロジックに消去開始信号を出力し、前記試験動作時に、前記データロード終了信号を受けて前記リカバリ制御ロジックにリカバリ開始信号を出力することを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体記憶装置。 - 前記読み出し回路の後段に、誤り訂正回路を、さらに具備し、
試験動作時に、前記ラッチ回路に擬似誤りパターンをロードして前記ラッチ回路にロードされた擬似誤りパターンを前記読み出し回路に転送して前記誤り訂正回路の試験、及び検証を行うことを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体記憶装置。
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| US7567479B2 (en) | 2005-06-30 | 2009-07-28 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7593270B2 (en) * | 2005-06-30 | 2009-09-22 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7411861B2 (en) * | 2005-06-30 | 2008-08-12 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4661401B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| KR100828792B1 (ko) | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP4186970B2 (ja) | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4158788B2 (ja) * | 2005-06-30 | 2008-10-01 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US20070001974A1 (en) * | 2005-06-30 | 2007-01-04 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7561478B2 (en) * | 2005-06-30 | 2009-07-14 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US20070016700A1 (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7564734B2 (en) * | 2005-06-30 | 2009-07-21 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7755587B2 (en) | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4586739B2 (ja) | 2006-02-10 | 2010-11-24 | セイコーエプソン株式会社 | 半導体集積回路及び電子機器 |
| JP2012069180A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
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| JP6115882B1 (ja) * | 2016-03-04 | 2017-04-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
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