JP5022564B2

JP5022564B2 - フラッシュメモリ素子のページバッファ

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Publication number: JP5022564B2
Application number: JP2004367422A
Authority: JP
Inventors: 基錫朱
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2004-01-09
Filing date: 2004-12-20
Publication date: 2012-09-12
Anticipated expiration: 2024-12-20
Also published as: KR100562134B1; TW200529236A; US7099213B2; US20050152188A1; KR20050073293A; JP2005196950A; TWI285374B

Description

本発明は、フラッシュメモリ素子のページバッファに係り、特に、ＮＡＮＤ型フラッシュメモリ素子のプログラム障害を減らすことが可能なページバッファ回路に関する。

一般に、ＮＡＮＤ型フラッシュメモリ素子では、プログラム(Program)を行った後、プログラムが正確に行われたか否かのプログラム検証(verify)を行う。プログラムが正確にされていなければ、もう一度プログラムを行い、プログラムが正確にされていれば、次の動作を行う。

このような過程で最初にパスされたＮＡＮＤ型のメモリ・セルが外部要因によつて影響されるか、或いはプログラム検証時にしきい値電圧がマージン(Margin)なしでプログラム検証を行うと、既に通過したメモリ・セルがさらにフェールになる可能性がある。これにより、既にプログラムされてしきい値電圧が高くなったメモリ・セルにプログラムを更にもう一度行って同メモリ・セルのしきい値電圧がさらに昇圧すると、プログラム障害を発生させることになる。

本発明は、上記の問題を解決するためのもので、その目的は、プログラム検証動作によって一度通過したセルのラッチ値を一定に固定させ、後続のプログラム検証動作の際に一度通過したメモリ・セルのラッチデータ値が変化しないようにして、プログラム動作の障害を減らすことが可能なフラッシュメモリ素子のページバッファを提供することにある。

本発明は、上記目的を達成するため、プリチャージイネーブル信号に応じてプリチャージされ、ビットライン選択信号に応じてメモリセルのビットラインに接続されるプリチャージノードと、プログラムの際に前記プリチャージノードに接続される第１ラッチノード及びセンシングの際に前記プリチャージノードの電位に応じて電位が変化される第２ラッチノードを含むラッチ部と、プログラム検証を行う際に前記第１ラッチノードがプログラムパスを表す電位をもつ場合に、前記プリチャージノードの電位に拘わらず前記第１ラッチノードの電位がプログラムパスを表す電位で維持されるように制御するためのラッチ制御部とを含むことを特徴とするフラッシュメモリ素子のページバッファを提供する。

また、本発明は、その一実施形態において、プリチャージイネーブル信号に応じてプリチャージ電圧をプリチャージノードに提供するプリチャージ回路と、ビットライン選択信号に応じて選択されるビットラインと前記プリチャージノードを連結するビットライン選択部と、第１ラッチノードと第２ラッチノードとの間に連結される第１ラッチと、前記第１ラッチをリセットするためのリセット信号に応じて前記第１ラッチノードに電源電圧を印加する第１スイッチング素子と、データ伝送信号応じて前記第２ラッチノードと前記プリチャージノードとを連結する第２スイッチング素子と、前記第１ラッチノードと接地電圧との間に直列連結され、前記プリチャージノードの電位状態と前記第２ラッチノードの電位に応じて出力されるホールディング信号に応じて前記第１ラッチノードを接地電圧に連結して前記第１ラッチのデータを変更させるための第３及び第４スイッチング素子と、プログラム検証動作において前記第２ラッチノードがプログラムパスを表す電位をもつ場合に、前記第４スイッチング素子がターンオフされるように前記ホールディング信号を出力して前記プリチャージノードの電位に拘わらず、前記第２ラッチノードの電位が変更されないように制御するためのラッチ制御部とを含むことを特徴とするフラッシュメモリ素子のページバッファを提供する。

本発明は、プログラム検証の際にプログラム検証信号、ラッチ信号及びページバッファ部のラッチデータによってページバッファ内のラッチを制御することにより、プログラム後にもう一度プログラム検証を行う場合、一度パスされたメモリ・セルをさらに検出せずにその値を維持することができる。

また、一度パスされたメモリ・セルのページバッファは、その値を一定に維持することにより、検出時の問題及び外部要因による検証誤りを防止することができる。

また、検証誤りを防止することにより、プログラム動作の誤りを防止することができる。

以下、添付図面を参照して本発明に係る実施例を詳細に説明する。これらの実施例は様々な形に変形して実施できるので、本発明の技術的保護範囲はこれらの実施例に限定されるものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、図面において、同一の符号は同一の要素を示す。

図１は本発明のフラッシュメモリ素子のページバッファを示す図である。図１を参照すると、フラッシュメモリセルのデータを検出してラッチするページバッファ１００と、ビットライン選択信号に応じてビットラインＢＬを選択してページバッファ１００の情報またはメモリ・セルの情報を、選択されたビットラインＢＬに伝送するビットライン選択部２００と、所定のデータを取込んでページバッファ１００に伝送するキャッシュ部３００とを含む。

所定のメモリ・セルのデータを検出するか或いはラッチするために、外部のデータがキャッシュ部３００に格納された後に書き込み信号が印加されると、ページバッファ１００へ所定のデータが移動し、その後にページバッファ１００の内容がビットライン選択部２００を介してビットラインに印加されてプログラム動作を行う。一方、読み出し信号が印加されると、メモリ・セルに格納されたデータを読み出すためにページバッファ１００によってビットラインＢＬをプリチャージした後、所定時間の経過後にプリチャージされたビットラインＢＬの状態を検出して当該メモリ・セルの状態をページバッファ１００内にラッチして格納する。

次に、本発明のページバッファ回路について具体的に説明する。

ページバッファ１００は、プリチャージノードＱ１と、プリチャージイネーブル信号ＰＲＥＣＨｂに応じてプリチャージノードＱ１をプリチャージする第１ＰＭＯＳトランジスタＰ１と、プリチャージノードＱ１のロジック状態とホールディング信号ＨＯＬＤに応じて所定のデータ（ビットライン選択信号によって選択されたメモリ・セルのビットラインに印加されるプリチャージ電圧を表すデータ）をラッチするラッチ部１１０と、ラッチ部１１０にラッチされた前記所定のデータ、プログラム検証信号ＰＶＥＲとラッチイネーブル信号ＬＣＨに応じてホールディング信号ＨＯＬＤを出力するラッチ制御部１２０とを含む。

ラッチ部１１０は、ラッチノードＱ２と、その一入力端子がラッチノードＱ２に接続されて所定のデータ（ビットライン選択信号によって選択されたメモリ・セルのビットラインに印加されるプリチャージ電圧を表すデータ）を検出しラッチする第１ラッチＬ１と、ラッチノードＱ２とプリチャージノードＱ１との間に接続されてデータ伝達信号ＰＧＭに応じてプリチャージノードＱ１と第１ラッチＬ１を連結する第１ＮＭＯＳトランジスタＮ１と、プリチャージノードＱ１のロジック状態及びホールディング信号ＨＯＬＤとリセット信号ＲＳＥＴに応じて前記第１ラッチＬ１の動作を制御する制御部１１１とを含む。制御部１１１は、電源電圧Ｖｃｃと第１ラッチＬ１の他の入力端子に接続され、リセット信号ＲＳＥＴに応じて駆動する第２ＮＭＯＳトランジスタＮ２と、第１ラッチＬ１の他の入力端子と接地電源Ｖｓｓとの間に直列接続されてそれぞれプリチャージノードＱ１のロジック状態及びホールディング信号ＨＯＬＤに応じて駆動する第３及び第４ＮＭＯＳトランジスタＮ３及びＮ４とを含む。

ラッチ制御部１２０は、プログラム検証信号ＰＶＥＲとラッチノードＱ２のロジック状態を否定論理積演算する第１ＮＡＮＤゲートＮＤ１と、第１ＮＡＮＤゲートＮＤ１の出力とラッチイネーブル信号ＬＣＨをもう一度否定論理積演算してホールディング信号ＨＯＬＤを出力する第２ＮＡＮＤゲートＮＤ２とを含む。このラッチ制御部においては、プログラム検証信号ＰＶＥＲがロジックローであれば、ラッチイネーブル信号ＬＣＨに応じてホールディング信号ＨＯＬＤのロジック状態が変わる。プログラム検証信号ＰＶＥＲがロジックハイになると、一度検出された第１ラッチＬ１のロジック状態に応じてホールディング信号ＨＯＬＤのロジック状態が変わる。

次に、上述した構成を有する本発明のページバッファ回路の動作をプログラムとプログラム確認動作に基づいて説明する。

プログラムイネーブル信号ＰＲＥＣＨｂが印加されると、キャッシュ部３００に格納された信号を第１ラッチＬ１にラッチする。データ伝達信号ＰＧＭを印加して第１ＮＭＯＳトランジスタＮ１を駆動させ、第１ラッチＬ１に格納されたデータをプリチャージノードＱ１に印加するとともにビットライン選択部２００を介してプリチャージノードＱ１のデータをビットラインＢＬに印加する。プログラム動作を行って所定のメモリ・セルにプログラムを行う。このとき、ビットラインＢＬには０Ｖの電圧を印加し、選択されたメモリ・セルのワードラインには１５〜２０Ｖの電圧を印加し、選択されていないワードラインには９〜１１Ｖの電圧を印加することが好ましい。

上述したプログラムを行った後、プログラムイネーブル信号ＰＲＥＣＨｂはロジックローになる。その後、プログラム検証のためにプログラム検証信号ＰＶＥＲがロジックハイになってプログラム検証動作を行い、この読み出し動作によって当該メモリ・セルのプログラム検証を効果的に行う。

プログラム検証のために、まずプログラムイネーブル信号ＰＲＥＣＨｂに応じて第１ＰＭＯＳトランジスタＰ１を駆動させてプリチャージノードＱ１にプリチャージ電圧を印加する。プリチャージ電圧をビットライン選択部２００を介して選択セルのあるビットラインＢＬに印加し、選択されたメモリ・セルのプログラム状態を評価する。

メモリ・セルのプログラム状態の評価は、プログラム状態に応じて、プリチャージ電圧でチャージされたビットラインＢＬの電圧が降下するか或いは同電圧が一定に維持されるかによって判別される。すなわち、当該メモリ・セルが良好にプログラムされていると、ビットラインＢＬの電圧は最初に印加したプリチャージ電圧をそのまま維持しているが、当該メモリ・セルのプログラムが失敗した場合には、ビットラインＢＬの電圧は降下する。これは、プログラム状態に応じてセルのしきい値電圧が変化してビットラインとソースラインとの間に電流パスが形成されるためである。

メモリ・セルのプログラムが良好な状態であれば、プリチャージノードＱ１の電圧は変化しなくなる。ロジックハイのデータ伝達信号ＰＧＭによって第１ＮＭＯＳトランジスタＮ１が駆動し、プリチャージ電圧（すなわち、ロジックハイの信号）がラッチノードＱ２に印加される。ラッチノードＱ２に印加されたロジックハイ信号は、第１ラッチＬ１によってラッチされる。ロジックハイのプログラム検証信号ＰＶＥＲとラッチノードＱ２のロジックハイの信号が、第１ＮＡＮＤゲートＮＤ１に印加されてロジックローの信号が出力される。ロジックローの第１ＮＡＮＤゲートＮＤ１信号とラッチイネーブル信号ＬＣＨの入力を受ける第２ＮＡＮＤゲートＮＤ２は、ロジックローの第１ＮＡＮＤゲートＮＤ１信号によってロジックハイのホールディング信号ＨＯＬＤを第４ＮＭＯＳトランジスタＮ４に印加する。これにより、第１ラッチＬ１を１にセットしてラッチノードＱ２の値を常時ロジックハイにセットし、このプログラム検証動作によってメモリ・セルが正確にプログラムされたことを外部に知らせる。

一方、セルにプログラムが良好に行われていなければ、プリチャージノードＱ１の電圧が降下してロジックロー状態の接地電源Ｖｓｓが第１ラッチＬ１に印加される。このため、ロジックハイのデータ伝達信号ＰＧＭによって第１ＮＭＯＳトランジスタＮ１が駆動されたときロジックロー状態の信号がラッチノードＱ２に印加されて同ラッチノードＱ２に印加されたロジックロー信号が第１ラッチＬ１によってラッチされる。この際、ラッチノードＱ２のロジックロー信号に応じて、第１ＮＡＮＤゲートＮＤ１はロジックハイ信号を出力し、第２ＮＡＮＤゲートＮＤ２は、第１ＮＡＮＤゲートＮＤ１の出力によりラッチイネーブル信号ＬＣＨのロジック状態に応じてホールディング信号ＨＯＬＤのロジック状態を変える。これにより、プログラム検証動作によって当該メモリ・セルがプログラムされていないことを外部に知らせる。

上述したページバッファは、多数回のプログラムとプログラム確認動作の際により一層効果的である。すなわち、第１プログラムを行った後、第１プログラムの確認を行ってラッチ端にロジックハイ（セルが良好にプログラムされる）とされたページバッファは、第２プログラムの際にはプログラム動作を行わず、第２プログラム確認動作の際にもラッチ端のロジックハイ信号に応じてラッチ制御部がロジックハイのホールディング信号を印加して第１ラッチを強制的に制御することにより、外部の影響またはプログラム確認時のしきい値電圧マージンの誤りによって第１ラッチにラッチされたデータが変化することを防止することができる。

図２は本発明のビットライン選択部の回路図である。図２を参照すると、ビットライン選択部２００は、ページバッファ１００のプリチャージノードＱ１とイブンビットラインＢＬｅに接続されてビットライン選択信号ＢＳＬに応じて駆動する第１０ＮＭＯＳトランジスタＮ１０と、ページバッファ１００のプリチャージノードＱ１とオッドビットラインＢＬｏに接続されてビットライン選択信号ＢＳＬに応じて駆動する第１１ＮＭＯＳトランジスタＮ１１と、外部のバーチュアルパワー入力端ＶＩＲＰＷＲとイブンビットラインＢＬｅとの間に接続されてイブンビットラインＢＬｅの初期化信号ＤＩＳＣＨｅに応じて駆動する第１２ＮＭＯＳトランジスタＮ１２と、外部のバーチュアルパワー入力端ＶＩＲＰＷＲとオッドビットラインＢＬｏとの間に接続されてオッドビットライン初期化信号ＤＩＳＣＨｏに応じて駆動する第１３ＮＭＯＳトランジスタＮ１３とを含む。

上述した構成を有するビットライン選択部２００は、ビットライン選択信号ＢＳＬに応じて第１０または第１１ＮＭＯＳトランジスタＮ１０及びＮ１１が選択され、ページバッファ１００のデータがビットラインＢＬｅまたはＢＬｏに印加され、或いはメモリ・セルのデータが選択ビットラインを介してページバッファ１００に印加される。また、ビットライン初期化信号ＤＩＳＣＨに応じてビットラインＢＬを初期化するバーチュアルパワーを印加する。読み出し動作の際には接地電源をバーチュアルパワーとして印加してビットラインＢＬを初期化し、プログラム動作の際には電源電圧をバーチュアルパワーとして印加してビットラインＢＬを初期化する。

図３は本発明のキャッシュ部の回路図である。図３を参照すると、キャッシュ部３００は、所定のデータをラッチする第２０ラッチＬ２０と、第２０ラッチＬ２０の第１入力端と外部データ入力端との間に接続されて第１選択信号ＳＳ１に応じて駆動する第２０ＮＭＯＳトランジスタＮ２０と、第２０ラッチＬ２０の第２入力端と外部データ入力端との間に接続されて第２選択信号ＳＳ２に応じて駆動する第２１ＮＭＯＳトランジスタＮ２１と、第２０ラッチＬ２０の第２入力端と電源電圧との間に接続されてキャッシュリセット信号ＣＳＥＴに応じて駆動する第２０ＰＭＯＳトランジスタＰ２０と、第２０ラッチＬ２０の第２入力端と接地電源Ｖｓｓとの間に直列接続されてそれぞれキャッシュ部３００の出力端の信号とキャッシュラッチ制御信号ＣＬＣＨに応じて駆動する第２２及び第２３ＮＭＯＳトランジスタＮ２２及びＮ２３と、第２０ラッチＬ２０の第２入力端とキャッシュ部３００の出力端との間に接続されて外部のダンプ信号ＰＤＵＭＰに応じて駆動する第２４ＮＭＯＳトランジスタＮ２４とを含む。

次に、上述したキャッシュ部の動作を説明する。キャッシュ部３００は、ページバッファ１００の入出力動作の速度を速くするために、ページバッファ１００の隣の端に位置させる。

外部のデータ（Ｉ／Ｏパッド）と第１及び第２選択信号ＳＳ１及びＳＳ２によって第２０及び第２１ＮＭＯＳトランジスタＮ２０又はＮ２１のトランジスタがターンオンされ、第２０ラッチＬ２０に所定のデータをラッチする。これは、プログラム動作及び消去動作の際に発生するクロックの間で行うことが好ましい。この際、ページバッファ部１００のプリチャージノードＱ１を初期化した後、ダンプ信号ＰＤＵＭＰを印加して、第２０ラッチＬ２０によってラッチされたデータをプリチャージノードＱ１に印加する。出力もこれと反対になることができ、ページバッファ1００を介して直ちに出力することもできる。このようにページバッファ1００の動作遂行前に所定のデータをまず取り込むことにより、データ入力またはページバッファ1００の動作速度を向上させることができる。

次に、本発明のページバッファにおけるプログラム動作とプログラム検証動作について説明する。

本発明は、多数回のプログラム動作とプログラム検証動作を行うフラッシュメモリ素子のページバッファであって一度プログラムが確認されたページバッファ内のラッチ信号を変更しないようにするラッチ制御部を設け、プログラムの誤りを防止することができる。

このため、プリチャージノードと、同プリチャージノードの状態に応じて所定のデータ（ラッチノードＱ２のテータ）を検出してラッチするラッチを含むページバッファ部と、ビットライン選択信号に応じてビットライン及び前記プリチャージノードのロジック状態を同プリチャージノード及びビットラインにそれぞれ伝送するビットライン選択部を含み、多数回のプログラムとプログラム検証動作を行う。このフラッシュメモリ素子のページバッファにおいては、以前段階のプログラム検証動作の際にプログラムされたメモリ・セルの検証結果がラッチされたページバッファ部のラッチ信号を用いて、次回のプログラム検証動作の際に既にプログラムされたメモリ・セルとして検証された前記ページバッファ部内の前記ラッチ動作を制御するホールディング信号を出力するラッチ制御部をさらに含む。

ラッチ制御部は、プログラム検証信号とラッチ部にラッチされたデータ信号（ラッチノードＱ２のデータ）のロジック状態を否定論理積演算する第１ＮＡＮＤゲートと、第１ＮＡＮＤゲートの出力信号とラッチイネーブル信号を否定論理積演算して前記ホールディング信号を出力する第２ＮＡＮＤゲートとを含む。

第１プログラム動作によって所定のメモリ・セルにプログラムを行う。第１プログラム検証動作によって、所定のセルにプログラムされたしきい値電圧を判断し、同メモリ・セルのプログラム有無を判断する。このプログラム動作は、ラッチ部に格納された所定のデータをプリチャージノードを介してビットラインに印加し、メモリ・セルのワードラインとソースラインに所定の電圧を印加してプログラムを行うことが好ましい。プログラム検証動作はラッチを初期化した後、プリチャージノードにプリチャージ電圧を印加し、その後ビットライン選択部を介してビットラインにプリチャージ電圧を印加してメモリ・セルを評価する。ビットラインに印加されたプリチャージ電圧の変化を判断してラッチ部に格納する。この際、ビットラインに印加されたプリチャージ電圧に変化がなければ、ロジックハイの値がラッチ部に格納されて当該メモリ・セルが正常にプログラムされたことを知らせ、プリチャージ電圧が降下すると、ロジックローの値がラッチ部に格納されて当該メモリ・セルのプログラム動作が失敗し、もう一度プログラムを行うようにする。

上述したようにメモリ・セルのプログラム動作が失敗すると、もう一度プログラム動作とプログラム検証動作を行う。第２プログラム動作を行って、プログラムが失敗したメモリ・セルにもう一度プログラムを行い、第２プログラム検証動作によってプログラムされたメモリ・セルをもう一度検証する。この第２プログラム検証動作の際に、既にロジックハイの値とラッチされたページバッファはラッチ制御部によって第２プログラム検証を行ってもその値が変化しなくなる。

本発明のフラッシュメモリ素子のページバッファ図である。本発明のビットライン選択部の回路図である。本発明のキャッシュ部の回路図である。

符号の説明

１００ページバッファ
１１１制御部
１１０ラッチ部
１２０ラッチ制御部
２００ビットライン選択部
３００キャッシュ部

Claims

プリチャージイネーブル信号に応じてプリチャージされ、ビットライン選択信号に応じてメモリセルのビットラインに接続されるプリチャージノードと、
プログラムの際に前記プリチャージノードに接続される第１ラッチノード及びセンシングの際に前記プリチャージノードの電位に応じて電位が変化される第２ラッチノードを含むラッチ部と、
プログラム検証を行う際に前記第１ラッチノードがプログラムパスを表す電位をもつ場合に、前記プリチャージノードの電位に拘わらず前記第１ラッチノードの電位がプログラムパスを表す電位で維持されるように制御するためのラッチ制御部と、
を含んでなり、
前記ラッチ制御部は、
前記プログラム検証信号と前記第１ラッチノードの電位に応じたデータを否定論理積演算する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号とラッチイネーブル信号を否定論理積演算して前記ホールディング信号を出力する第２ＮＡＮＤゲートとを含む
ことを特徴とするフラッシュメモリ素子のページバッファ。
前記ラッチ部は、
前記第１ラッチノードと前記第２ラッチノードとの間に連結されるラッチ回路と、
前記第１ラッチノードと前記プリチャージノードとの間に接続され、前記プログラムの際に入力されるデータ伝送信号に応じて前記プリチャージノードと前記第１ラッチノードとを接続する第１ＮＭＯＳトランジスタと、
電源電圧と前記第２ラッチノードとの間に接続され、リセット信号に応じて動作する第２ＮＭＯＳトランジスタと、
前記第２ラッチノードと接地電源との間に直列接続される第３及び第４ＮＭＯＳトランジスタとを含み、
前記第３ＮＭＯＳトランジスタは前記プリチャージの電位に応じて動作し、前記第４ＮＭＯＳトランジスタは前記ラッチ制御部から出力されるホールディング信号に応じて動作することを特徴とする請求項１に記載のフラッシュメモリ素子のページバッファ。
プリチャージイネーブル信号に応じてプリチャージ電圧をプリチャージノードに提供するプリチャージ回路と、
ビットライン選択信号に応じて選択されるビットラインと前記プリチャージノードを連結するビットライン選択部と、
第１ラッチノードと第２ラッチノードとの間に連結される第１ラッチと、
前記第１ラッチをリセットするためのリセット信号に応じて前記第１ラッチノードに電源電圧を印加する第１スイッチング素子と、
データ伝送信号応じて前記第２ラッチノードと前記プリチャージノードとを連結する第２スイッチング素子と、
前記第１ラッチノードと接地電圧との間に直列連結され、前記プリチャージノードの電位状態と前記第２ラッチノードの電位に応じて出力されるホールディング信号に応じて前記第１ラッチノードを接地電圧に連結して前記第１ラッチのデータを変更させるための第３及び第４スイッチング素子と、
プログラム検証動作において、前記第２ラッチノードがプログラムパスを表す電位をもつ場合に、前記第４スイッチング素子がターンオフされるように前記ホールディング信号を出力して前記プリチャージノードの電位に拘わらず、前記第２ラッチノードの電位が変更されないように制御するためのラッチ制御部と、
を含むことを特徴とするフラッシュメモリ素子のページバッファ。
前記ラッチ制御部は、
プログラム検証信号と前記第２ラッチノードの電位に応じたデータを否定論理積演算する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力信号とラッチイネーブル信号を否定論理積演算して前記ホールディング信号を出力する第２ＮＡＮＤゲートとを含むことを特徴とする請求項３に記載のフラッシュメモリ素子のページバッファ。