TWI285374B - Page buffer for flash memory device - Google Patents

Description

1285374 九、發明說明： 【發明所屬之技術領域】 本發明爲關於一快閃記憶元件之頁面緩衝器（page buffer)且更特別地，一能降低一程式錯誤之頁面緩衝器電 路。 【先前技術】 通常地，程式驗證資料是否被正確程式化或在NAND型 快閃記憶元件中於資料程式化後被執行，假如資料未被程式 化，它將被再次程式化，相反地，假如資料被程式化，下一 運算將被執行。 在此過程中，假如一傳送單元首先爲一外部因素所影 響，或假如程式驗證未以臨界電壓之一邊際被執行，一先前 傳送單元將失效，所以，一具增加臨界電壓之單元被再次程 式化，且藉此更增加一單元之臨界電壓使得一程式錯誤可能 發生。 【發明內容】 因此本發明之一目的爲提供能於一程式運算中解決一 問題之快閃記憶元件，其係藉固定於程式驗證運算中傳送一 次之單元的鎖存器資料値且於接續的程式驗證運算中維持 該鎖存器資料値。 本發明之一觀點爲提供一快閃記憶元件之一頁面緩衝 器，其中包括一預充節點；一第一 PMOS電晶體依據一預充 啓動（enable)訊號用以預充該預充節點；一鎖存器單元（latch unit)用以鎖存一邏輯狀態與預充節點之一保持訊號；與一鎖 1285374 存器控制單元依據鎖存進鎖存器單元之一資料訊號用以輸 出保持訊號，一程式驗證訊號，與一鎖存器啓動訊號。 另外，一快閃記憶元件之一頁面緩衝器包含一預充節 點，一頁面緩衝器單元依據預充節點之一狀態用以感測預定 資料，一位元線選擇單元依據一位元線選擇訊號用以轉換一 位元線與預充節點之一邏輯狀態至預充節點與位元線，在此 情形中，用於快閃記憶元件之頁面緩衝器執行數個程式與程 式驗證運算，而且，用於快閃記憶元件之頁面緩衝器進一步 包含一鎖存器控制單元用以輸出控制頁面緩衝器中鎖存運 算之一保持訊號，其在下一程式中被驗證至一先前程式化單 元其係於一頁面緩衝器單元中使用一鎖存器訊號，其中該程 式化單元之一驗證結果被鎖存於一先前驗證程式中。 【實施方式】 本發明之較佳實施例將參考附圖被更詳細描述於下，然 而，本發明可以不同形式被實施且不應被解讀爲局限於此處 所提出之實施例，而且，提供這些實施例將使得本揭示是徹 底的與完全的，且完全傳達本發明範疇給熟知技藝人士，在 整份說明書中相同的編號將索引至相同的元件。 以下，關於本發明之一例示實施例將連同附圖被描述。 第1圖顯示本發明之一快閃記憶元件之一頁面緩衝器。 參考第1圖，依據本發明之快閃記憶元件包含一頁面緩 衝器100，一位元線選擇單元200與一快取單元300，頁面 緩衝器 1 00感測與鎖存一快閃記憶單元之資料，位元線選 擇單元200轉換頁面緩衝器100或該單元之資訊至所選擇的 1285374 位元線BL，快取（cache)單元300快取預定資料且接著轉換 資料至頁面緩衝器100。 爲感測與鎖存一預定單元之資料，假如外部資料被儲存 於快取單元300中，且一程式訊號被施加，預定資料被轉換 至頁面緩衝器100，接著，頁面緩衝器100之內容經由位元 線選擇單元200被施加至位元線使得程式運算被執行，同 時，假如一讀取訊號被施加，位元線BL藉頁面緩衝器100 被預充以讀取儲存於單元中之資料，其後，單元狀態藉感測 位元線BL之一狀態其係當預定時間經過被預充而被儲存於 頁面緩衝器100中之鎖存器。 現在，本發明之頁面緩衝器將於以下更完全地描述。 頁面緩衝器100包含一預充節點Q1，第一 PMOS電晶 體 P1依據一預充啓動訊號PRECHb用以預充該預充節點 Q1，鎖存器單元110依據預充節點Q1與保持訊號HOLD之 一邏輯狀態用以鎖存預定資料，與鎖存器控制單元120依據 程式驗證訊號PVER與鎖存器訊號LCH用以輸出保持訊號 HOLD。 鎖存器單元110包含第一鎖存器L1、第一 NMOS電晶 體N1與一控制單元111，第一鎖存器L1之輸入終端被連接 至鎖存器節點Q2,第一鎖存器L1感測與鎖存預定資料，第 一 NM0S電晶體N1依據資料傳送訊號PGM被連接於鎖存器 節點Q2與預充節點Q 1間以連接預充節點Q 1與第一鎖存器 L1，控制單元111依據預充節點Q1、保持訊號HOLD與重 設訊號RESET控制一運算該第一鎖存器L1，控制單元1 1 1 1285374 包含第二NMOS電晶體N2,與第三與第四NMOS電晶體N3 與N4,第二NMOS電晶體N2被連接至一電源電壓Vcc且第 一鎖存器L1之另一輸入終端依據重設訊號RESET被驅動， 第三與第四NMOS電晶體N3與N4被串連於第一鎖存器L1 之另一輸入終端與一接地電源Vss間以依據預充節點Q1與 保持訊號HOLD被個別地驅動。 鎖存器控制單元120包含第一 NAND閘ND1與第二 NAND閘ND2，第一 NAND閘ND1接受程式驗證節點PVER 與鎖存器節點 L1之一邏輯狀態，第二NAND閘ND2再次 接受第一 NAND閘ND1與鎖存器啓動訊號LCH之輸出以輸 出保持訊號HOLD，假如程式驗證訊號爲邏輯地低，保持訊 號HOLD之邏輯狀態依據鎖存器啓動訊號LCH被改變，假 如程式驗證訊號爲邏輯地高，保持訊號HOLD之邏輯狀態依 據被立即感測之第一鎖存器 L1之一邏輯狀態被改變。 具上述架構之本發明的頁面緩衝器電路之一運算將以 一程式驗證運算爲基礎被描述。 假如程式啓動訊號PRECHb被施加，一儲存於快取單元 300之訊號被鎖存入第一鎖存器L1，經由應用該資料傳送訊 號PGM藉第一 NMOS電晶體N1，儲存於第一鎖存器L1中 之資料被施加至預充節點Q 1，且預充節點Q1之資料經由位 元線選擇單元200被施加至位元線 BL，一預定單元之資料 藉執行程式運算被程式化，較佳地，0V電壓被施加至位元 線，15至20V之電壓被施加至一選擇單元之字元線，且9 至11V之電壓被施加至一非選擇單元之字元線。 1285374 在如上述程式化後，一程式啓動訊號變成邏輯地低，接 著，程式驗證訊號PVER變成邏輯地高用以程式驗證，且藉 此執行程式驗證運算，經由一讀取運算它是有效的執行該程 式驗證。 對程式驗證而言，事先地，依據預充啓動訊號PRECHb 第一 PMOS電晶體被驅動以施加預充電壓至預充節點Q1， 選擇單元之程式狀態藉經由位元線選擇單元200施加預充電 壓至選擇單元所在之位元線BL而被估算。 作爲估算結果，充電至預充電壓之位元線BL之電壓依 程式狀態而定被降低或被穩定維持，換句話說，假如該單元 被滿意地程式化，位元線BL之電壓仍維持首先被施加之預 充電壓，然而，假如該單元未被程式化，位元線BL之電壓 被降低，此原因爲該單元之臨界電壓依據程式狀態被改變， 且由此，有一電流通過位元線與一源線路間· 假如該單元被滿意地程式化，預充節點Q1之電壓被維 持，第一 NMOS電晶體N1藉一邏輯高資料傳送訊號PGM被 驅動使得預充電壓（一邏輯高訊號）被施加至鎖存器節點 Q2，施加至鎖存器節點Q2之邏輯高訊號藉第一鎖存器L1 被鎖存，邏輯高程式驗證訊號PVER與鎖存器節點Q2之邏 輯高訊號被施加至第一 N AND閘ND1使得一邏輯低訊號被 輸出，具邏輯高之第一 NAND閘訊號ND1與接收鎖存器啓 動訊號LCH之第二NAND閘ND2藉邏輯低之第一 NAND閘 訊號ND1施加一邏輯，高保持訊號HOLD至第四NMOS電 晶體N4，經由這些過程，第一鎖存器L1被設定至“1”使得 -9- 1285374 鎖存器節點Q2之一數値總是被設定至邏輯高，結果地，這 些過程注意到該單元藉程式驗證運算被程式化。 相反地，假如該單元未被程式化，預充節點Q1之電壓 被降低使得邏輯低狀態之一接地電源Vss被施加，第一 NMOS電晶體N1藉邏輯高資料傳送訊號PGM被驅動使得邏 輯低狀態之一訊號被施加至鎖存器節點Q2，施加至鎖存器 節點L2之邏輯高訊號藉第一鎖存器L1被鎖存，依據鎖存節 點Q2之一邏輯低訊號，第一 NAND閘ND1輸出一邏輯高訊 號，此時，第二NAND閘ND2依據鎖存器啓動訊號LCH之 一邏輯狀態而不是第一 N AND閘ND1之一輸出而改變保持 訊號HOLD之一邏輯狀態，這些過程注意到該單元未因程式 驗證運算被程式化。 上述頁面緩衝器在數程式運算與程式驗證運算中是更 有效的，即，頁面緩衝器藉執行第一程式對鎖存器終端係爲 邏輯地高（單元被滿意地程式化）且接著證明該第一程式未 被程式化於第二程式運算中，此外，鎖存器控制單元依據鎖 存器終端之邏輯高訊號施加邏輯高保持訊號以強制地控制 第一鎖存器，結果地，它可能避免因外部因素或程式驗證中 之臨界電壓錯誤而將資料變異鎖存進第一鎖存器. 第2圖爲本發明位元線選擇單元之一電路圖。 參考第2圖，位元線選擇單元包含第十NMOS電晶體 N10、第-f——NMOS電晶體Nil'第十二NMOS電晶體N12 與第十三NMOS電晶體N13,第十NMOS電晶體N10被連接 至頁面緩衝器100之預充節點Q1且一偶位元線BLe依據一 -10- 1285374 位元線選擇訊號BSL被驅動，第十一 NMOS電晶體Nil被 連接至頁面緩衝器100之預充節點Q1且一奇位元線BLo依 據位元線訊號BSL被驅動，第十二NMOS電晶體N12被連 接於外部虛擬電源輸入終端VIRPWR與依據偶位元線Ble之 重設訊號DISCHe所驅動之偶位元線Ble間，第十三NMOS 電晶體N13被連接於外部電源輸入終端VIRPWR與依據奇位 元線Βίο之一重設訊號 DISCH所驅動之奇位元線Bio間。 在具有上述架構之位元線選擇單元200中，第十與第十 一 NMOS電晶體N10與Nil依據位元線選擇訊號BSL被選 擇使得頁面緩衝器1〇〇中資料被施加至位元線（Ble或 BLo)，或該單元之資料經由所選擇位元線被施加至頁面緩衝 器i 00，另外，一虛擬電源用以重設該位元線BL依據位元 線重設訊號DISCH被施加，在一讀取運算中，位元線BL藉 施加一接地電源至該虛擬電源被重設，在一程式運算中，位 元線BL藉施加一電源電壓至該虛擬電源被重設。 第3圖爲本發明之快取單元之一電路圖。 參考第3圖，快取單元包含第二十鎖存器L20、第二十 NMOS電晶體N20、第二十一 NMOS電晶體N21、第二十PMOS 電晶體P20，第二十二與第二十三NMOS電晶體N22與N23 與第二十四NMOS電晶體N24,第二十鎖存器L2 0鎖存預定 資料，第二十NMOS電晶體N20被連接於第二十鎖存器L20 之第一輸入終端與依據第一選擇訊號SS1所驅動之外部資 料輸入終端間，第二十一 NMOS電晶體被連接於第二十鎖存 器L2 0之第二輸入終端與依據第二選擇訊號SS2所驅動之外 1285374 部資料輸入終端間，第二十PMOS電晶體P20被連接於第二 十鎖存器L20之第二輸入終端與依據一快取重設訊號CSET 所驅動之電源電壓間，第二十二與二十三NM〇S電晶體N22 與N23被串接於第二十鎖存器L20之第二輸入終端與依據每 一快取單元300與快取鎖存器控制訊號CLCH之輸出終端訊 號所驅動之接地電壓Vss間，第二十三NM0S電晶體N23 被連接於第二十鎖存器L20之第二輸入終端與依據一外部 傾卸（dump)訊號PDUMP所驅動之快取單元300之輸出終端 間。 現在，快取單元之運算將於以下被描述，快取單元300 位於頁面緩衝器1〇〇之側邊以增加頁面緩衝器100之輸入/ 輸出運算速度。

藉外部資料（I/O塡充），與第一與第二選擇訊號SS1與 SS2,第二十與第二十一 NMOS電晶體N20與N21中之一被 啓動使得預定資料被鎖存進第20鎖存器L20，此過程被執 行於程式化/擦除運算中所產生之時鐘間是較佳的，此時， 在重設頁面緩衝器單元100之預充節點Q1後，藉第二十鎖 存器L20所鎖存的資料藉施加傾卸訊號PDUMP而被施加至 預充節點Q 1，鎖存的資料可以上述過程相反順序被輸出或 經由頁面緩衝器100被直接輸出，在執行此頁面緩衝器1〇〇 運算前，預定資料被先前地快取，結果地，它可能改進頁面 緩衝器100之運算速度。 現在，本發明關於一程式運算與一程式驗證運算之頁面 緩衝器將被描述，依據本發明，它可能藉具有一鎖存器控制 -12- 1285374 單元而防止程式錯誤，其原因爲鎖存器控制單元維持一快閃 記憶元件之頁面緩衝器中之程式驗證頁面緩衝器之鎖存器 訊號用以執行數個程式運算與程式驗證運算。 爲此，快閃記憶元件之頁面緩衝器其中包括一預充節 點，一頁面緩衝器單元用於感測預定資料，依據預充節點之 一狀態，一位元線選擇單元依據位元線選擇訊號用以轉換位 元線與預充節點之邏輯狀態至預充節點與位元線，在此情形 下，用於快閃記憶元件之頁面緩衝器執行數個程式與程式驗 證運算，另外，快閃記憶元件之頁面緩衝器進一步包含一鎖 存器控制電路用以輸出保持訊號於頁面緩衝器中控制該鎖 存器運算其係於下一程式運算中使用頁面緩衝器單元中之 鎖存器訊號而被驗證至一先前已程式化單元，其中已程式化 單元之一驗證結果被鎖存於一先前程式驗證運算。 鎖存器控制單元包含一程式驗證訊號，第一 N AND閘， 與第二NAND閘，第一 NAND閘接收鎖存至一鎖存器之資料 訊號之邏輯狀態，第二NAND閘接收第一 NAND閘與一鎖存 器啓動訊號之一輸出訊號以輸出保持訊號。 預定單元之資料藉第一程式運算被程式化，是否該單元 之資料被程式化藉偵測由一第一程式驗證運算而被程式化 至預定單元之臨界電壓所決定，較佳地，儲存於一鎖存器中 之預定單元經由一預充節點藉一程式運算被施加至一位元 線，且程式運算藉施加預定運算於單元之字元與源線間被執 行，一程式驗證運算被執行如下，在重設一鎖存器後，預充 電壓被施加至預充節點，接著，單元藉經由位元線選擇單元 -13- 1285374 施加預充電壓至一位元線而被估計，此時，假如施加至位元 線之預充電壓未改變，一邏輯高値被儲存於鎖存器中，結果 地’注意的是該單元被正常地程式化，此情形中預充電壓下 降’ 一邏輯低値被儲存於鎖存器中使得該單元之程式運算失 效，因此，程式運算被再次執行。 如上述，假如該單元之程式運算失效，程式驗證運算與 程式運算被再次執行，藉第二程式運算，關於該失效單元之 程式運算被再次執行，另外，已程式化單元藉執行第二程式 驗證運算被再次驗證，此時，一頁面緩衝器鎖存器其已於第 二程式驗證運算中被鎖存至一邏輯高値維持其値，即使第二 程式驗證運算藉鎖存器控制單元被執行。 如上所述，一頁面緩衝器中之鎖存器藉一程式驗證與鎖 存器資料之頁面緩衝器中程式驗證訊號被控制，因此，假如 程式驗證在程式化後被再次執行，傳送單元未被再次感測且 維持其値。 此外’它可能防止因感測運算與由於外部因素之一驗證 錯誤所造成之問題。 而且，程式運算錯誤可被避免。 雖然本發明連同例示於附圖之本發明實施例已被描 述，它並不限於此，對業界熟知技藝人士不同的替換、修改 與改變可不用逸離本發明之範疇與精神係爲顯而易見的。 【圖式簡單說明】 第1圖爲一電路圖說明依據本發明之一快閃記憶元件 之一頁面緩衝器。 -14- 1285374 第2圖爲依據本發明之一位元線選擇單元之一電路圖。 第3圖爲本發明之一快取單元之一電路圖。 【主要元件符號說明】 1 00:頁面緩衝器 110:鎖存器單元 111:控制單元 120:鎖存器控制單元 200:位元線選擇單元 300:快取單元

Claims (1)

1. /

   1285374 淨，，修(更)正替換$ 第93 1 3 8240「用於快閃記憶元件之頁面緩衝器」專利案 (2006年12月修正） 十、申請專利範圍： 1 ·一種用於一快閃記憶元件之頁面緩衝器，包括： 一預充電節點； 一第一 PMOS電晶體，依據一預充啓動訊號預充電該預 充電節點； 一鎖存器單元，依據預充電節點之一邏輯狀態與一保持 訊號而被預定資料；且 一鎖存器控制單元，依據鎖存進鎖存器單元之一資料訊 號、一程式驗證訊號與一鎖存器啓動訊號輸出保持訊號。 2 ·如申請專利範圍第1項之用於快閃記憶元件之頁面緩衝 器，其中鎖存器單元包括： 一鎖存器節點； 一第一鎖存器，具有一輸入終端連接至鎖存器節點， 用以感測與鎖存該被預定的資料； 一第一 NMOS電晶體，依據一資料傳送訊號而被連接 φ 於鎖存器節點與預充電節點間以連接預充電節點與第一 鎖存器； 一第二NMOS電晶體，依據一重設訊號被連接於一電 源電壓與欲驅動之另一輸入終端間；與 第二與第四NMΟ S電晶體，依據預充電節點狀態訊號 與保持訊號而被連接於另一輸入終端與欲驅動之一接地 電源間。 1285374 j 3 ·如申請專利範圍第2項之用於快閃記憶元件之頁面緩衝 器’其中鎖存器控制單元包括： 一第一 NAND閘，接收程式驗證訊號與一儲存入於鎖 存器單元之資料訊號之邏輯狀態；與 一第二NAND閘，接收第一 NAND閘輸出訊號與鎖存 器啓動訊號以輸出一保持訊號。 4. 一種用於快閃記憶元件之頁面緩衝器，包含：一預充電節 點；一鎖存器單元，用以依據預充電節點之一狀態來感測 被預定之資料；以及一位元線選擇單元，用以依據一位元 線選擇訊號來轉換一位元線與預充電節點之一邏輯狀態 至預充電節點與位元線，其中用於快閃記憶元件之頁面緩 衝器執行數個程式與程式驗證運算，及又包含一鎖存器控 制單元’用以輸出一保持訊號來控制鎖存器運算，其係於 下一程式運算中使用一鎖存器訊號而被驗證至一先前已 程式化單元’其中已程式化單元之一驗證結果被鎖存於一 先前程式驗證運算。 5 ·如申請專利範圍第4項之頁面緩衝器，其中鎖存器控制單 元包含= 一第一 NAND閘，接收一程式驗證訊號之邏輯狀態與 鎖存至鎖存器之一資料訊號；及 一第二NAND閘，接收第一 NAND閘之輸出訊號與一 鎖存器啓動訊號’以輸出保持訊號。