KR20130061546A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 데이터 래치부, 컬럼 선택부 및 보조 구동부를 포함한다. 상기 데이터 래치부는 메모리 셀의 데이터를 감지하고 출력 노드에 상기 데이터를 구동하여 래치한다. 상기 컬럼 선택부는 해당 컬럼이 선택된 경우, 상기 출력 노드와 데이터 라인을 연결한다. 상기 보조 구동부는 상기 출력 노드에 연결되어 상기 데이터 래치부의 데이터 구동력을 보조한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 래치 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
비휘발성 메모리 장치의 일종인 플래시 메모리 장치는 페이지 단위로 데이터를 프로그램(program)하거나 리드(read)한다. 이를 위해 페이지 버퍼를 구비하여 짧은 시간 동안 대용량의 데이터를 처리한다. 상기 페이지 버퍼 회로는 데이터를 프로그램하거나 리드함에 있어 임시적으로 데이터를 저장하기 위해 래치 회로를 포함한다.
도 1은 일반적인 페이지 버퍼를 포함하는 반도체 메모리 장치의 회로도이다.
플래시 메모리와 같은 반도체 메모리 장치는 하나의 메모리 셀 당 저장할 수 있는 데이터의 비트에 따라 SLC(Single Level Cell), MLC(Multi Level Cell) 및 TCL(Triple Level Cell) 방식으로 구분된다. 상기 방식에 따라 페이지 버퍼가 필요로 하는 래치 회로의 수가 달라진다. 도 1은 가장 일반적인 경우의 페이지 버퍼를 도시한 것으로, SLC 방식으로 구현되는 페이지 버퍼에 있어서 출력 데이터 라인과 연결되는 래치 회로를 중심으로 도시하였다.
도 1의 반도체 메모리 장치는 메모리 셀(10), 페이지 버퍼(20) 및 컬럼 선택부(30)를 포함한다.
리드 동작 시, 상기 페이지 버퍼(20)는 메모리 셀(10)로부터 출력 노드(QA, QAN)로 데이터를 독출한다. 이후 해당 컬럼에 컬럼 선택 신호(YI)가 인가되면, 상기 컬럼 선택부(30)는 상기 데이터를 데이터 라인(DL, DLB)으로 전송한다.
동작을 구체적으로 설명하면 다음과 같다. 우선, 초기에 리셋 신호(RESET)신호로 데이터 래치부(21)를 초기화 시킨다. 프리차지신호(PRECHSO_N)가 활성화 되면 센싱노드(SO)가 내부전압(VINT) 레벨로 프리차지된다. 이후 센싱 신호(PB_SENSE)가 활성화 되면 비트라인(BL)을 통해서 전달되는 데이터를 센싱노드(SO)에 전달한다. 이때 센싱노드(SO) 전압 레벨은 데이터 값에 따라 프리차지 전압레벨을 유지하거나, 프리차지 전압 레벨보다 낮아지게 된다.
리드 명령(READ)이 인가되면, 데이터 래치부(21)는 출력 노드(QA)가 센싱노드(SO)의 전압 레벨이 되도록 구동하고(다른 출력 노드(QAN)는 반대 레벨을 갖는다) 그 값을 래치한다. 컬럼 선택 신호(YI)가 인가되면 상기 출력노드(QAN, QA)의 전압 레벨이 각각 데이터 라인(DL, DLB)으로 출력된다.
도 2는 상기 데이터 래치부(21)를 포함하는 일반적인 반도체 메모리 장치의 데이터 출력부를 나타낸 구성도이다.
일반적인 반도체 메모리 장치의 데이터 출력부는 소신호의 데이터를 증폭하기 위해 입출력 센스 앰프(40)를 포함한다. 페이지 버퍼 개수에 따라 복수개의 데이터 래치부(21_1, 21_2..21_n)가 존재하고, 컬럼 선택부(30_1, 30_2..30_n)에 의해 해당 컬럼이 선택된 경우, 상기 데이터 래치부(21_1, 21_2..21_n)에 저장된 데이터는 입출력 센스 앰프(40)로 전송되어 증폭된다.
예를 들어 제 1 데이터 래치부(21_1)의 데이터가 리드되는 경우, 제 1 컬럼 선택부(30_1)에 의해 데이터가 입출력 센스 앰프(40)로 전송되고, 전송된 데이터를 입출력 센스 앰프(40)가 감지 증폭한다.
상기 제 1 데이터 래치부(21_1)가 하이 레벨을 데이터 라인(DL, DLB)으로 전송하는 경우에는 프리차지 전압 레벨을 그대로 전송하나, 로우 레벨을 전송하는 경우에는 프리차지 전압 레벨에서 로우 레벨로 전압을 구동하여 전송하여야 한다. 그런데 이때, 상기 제 1 컬럼 선택부(30_1)에 사용되는 트랜지스터(N6, N7)의 용량이 크기 때문에, 상기 제 1 데이터 래치부(21_1)에 포함된 인버터(IV1, IV2)가 로우 레벨의 데이터를 구동하기에 로딩(loading)이 크다. 따라서 아무리 성능이 좋은 입출력 센스 앰프(40)를 사용하더라도 데이터 감지 시간이 많이 소요된다.
래치 회로의 긴 로딩 시간에 따른 데이터 반도체 메모리 장치의 문제점은 비단 페이지 버퍼 회로에 국한되는 것은 아니고, 래치 회로가 사용되는 모든 반도체 메모리 장치 부분에서 발생할 수 있다.
본 발명은 래치 회로의 데이터 구동력을 보완할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 리셋 선택 신호가 활성화되면 구동되어 제 1 노드와 제 2 노드를 리셋시키는 래치부; 및 상기 리셋 선택 신호 및 상기 제 1 노드의 레벨 또는 상기 제 2 노드의 레벨에 응답하여 상기 래치부의 구동력을 보조하는 보조 구동부를 포함하고, 상기 제 1 노드와 상기 제 2 노드는 서로 반대 레벨을 갖는다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 리셋 선택 신호가 활성화되면 구동되어 제 1 노드와 제 2 노드를 리셋시키는 래치부; 및 상기 리셋 선택 신호 및 상기 제 2 노드의 레벨 또는 반전된 상기 제 1 노드의 레벨에 응답하여 상기 제 1 노드를 접지 전압과 연결하는 제 1 보조 구동부; 및 상기 리셋 선택 신호 및 상기 제 1 노드의 레벨 또는 반전된 상기 제 2 노드의 레벨에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 보조 구동부를 포함하고, 상기 제 1 노드와 상기 제 2 노드는 서로 반대 전압 레벨을 갖는다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀의 데이터를 감지하고 출력 노드에 상기 데이터를 구동하여 래치하는 데이터 래치부; 해당 컬럼이 선택된 경우, 상기 출력 노드와 데이터 라인을 연결하는 컬럼 선택부; 및 상기 출력 노드에 연결되어 상기 데이터 래치부의 데이터 구동력을 보조하는 보조 구동부를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀의 데이터를 감지하여 제 1 출력 노드에 상기 데이터를 구동하여 래치하고, 제 2 출력 노드에 상기 데이터의 반전 값을 구동하여 래치하는 데이터 래치부; 컬럼 선택 신호에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 각각 데이터 라인 및 반전 데이터 라인에 연결하는 컬럼 선택부; 상기 제 1 출력 노드에 연결되고, 상기 제 2 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 데이터 구동력을 보조하는 제 1 보조 구동부; 및 상기 제 2 출력 노드에 연결되고, 상기 제 1 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 제 2 보조 구동부를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀의 데이터를 감지하여 제 1 출력 노드에 상기 데이터를 구동하여 래치하고, 제 2 출력 노드에 상기 데이터의 반전 값을 구동하여 래치하는 데이터 래치부; 컬럼 선택 신호에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 각각 데이터 라인 및 반전 데이터 라인에 연결하는 컬럼 선택부; 상기 제 1 출력 노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드 중 어느 하나를 접지 전압과 연결하는 보조 구동부를 포함한다.
본 기술은 래치 회로의 데이터 구동력을 보완함으로써 반도체 장치의 동작 속도을 높일 수 있다.
도 1은 일반적인 페이지 버퍼를 포함하는 반도체 메모리 장치의 회로도,
도 2는 일반적인 반도체 메모리 장치의 데이터 출력부의 구성도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 도 3의 반도체 메모리 장치의 구체적인 실시예를 나타낸 회로도,
도 5는 도 3의 반도체 메모리 장치의 다른 실시예를 나타낸 회로도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도,
도 7은 도 6의 반도체 메모리 장치의 다른 실시예를 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 가장 일반적인 경우의 래치 회로를 포함하는 플래쉬 메모리 장치를 도시한 것으로, SLC 방식으로 구현되는 페이지 버퍼에 있어서 데이터 라인과 연결되는 래치 회로를 중심으로 도시하였다. 하지만 본 발명은 여기에 국한되는 것이 아니고, 이러한 구성을 포함하는 모든 플래쉬 메모리 장치에 적용될 수 있다.
도 3의 반도체 메모리 장치는 데이터 래치부(21), 컬럼 선택부(30) 및 보조 구동부(50)를 포함한다.
상기 데이터 래치부(21)는 메모리 셀의 데이터를 감지하고 출력 노드(QA, QAN)에 상기 데이터를 구동하여 래치한다. 설계하기에 따라서 달라지겠지만, 보통 메모리 셀의 데이터 레벨은 제 1 출력 노드(QAN)에 저장되고, 메모리 셀의 데이터 레벨의 반대 값이 제 2 출력 노드(QA)에 저장된다. 상기 데이터 래치부(21)는 메모리 셀의 데이터를 독출하는 과정에서, 외부로 전송하기 전에 임시로 데이터를 저장하는 공간이다. 앞서 설명하였지만, 플래쉬 메모리는 그 종류 및 구현 방식에 따라서 다양한 래치 회로를 구비할 수 있는데, 본 발명은 데이터 라인(DL, DLB)과 직접 연결되는 래치 회로와 관련된 발명으로 나머지 구성에 대한 설명은 생략하였다.
상기 컬럼 선택부(30)는 컬럼 선택 신호(YI)가 인가되어 해당 컬럼이 선택된 경우, 상기 출력 노드(QAN, QA)와 데이터 라인(DL, DLB)을 각각 연결한다. 리드 동작 시 상기 컬럼 선택 신호(YI)가 인가된 경우 상기 출력 노드(QAN, QA)에 래치된 상기 데이터가 상기 데이터 라인(DL, DLB)로 전송된다.
상기 보조 구동부(50)는 상기 출력 노드(QA, QAN)에 연결되어, 상기 데이터 래치부(21)의 구동력을 보조하는 역할을 한다. 즉, 상기 컬럼 선택부(30)에 포함된 트랜지스터의 용량이 크기 때문에 로우 레벨로의 데이터 로딩이 오래 걸리는 문제점을 해소하기 위하여, 상기 보조 구동부(50)가 상기 데이터 래치부(21)의 데이터 구동력을 높여줄 수 있다.
상기 보조 구동부(50)는 컬럼 선택 신호(YI)에 의해 해당 컬럼이 선택된 경우, 상기 출력 노드(QA, QAN)의 전압 레벨에 응답하여 상기 데이터 래치부(21)의 구동력을 보조한다. 이때 데이터 감지 동작을 수행하는 리드 동작 시에만 상기 보조 구동부(50)를 구동하고자 한다면 리드 명령 신호(READ)에도 응답하도록 설계할 수있다. 제 1 출력 노드(QAN)와 제 2 출력 노드(QA)는 항상 반대 레벨을 갖는데, 상기 보조 구동부(50)는 제 1 출력 노드(QAN)의 레벨이 로우 레벨인 경우 상기 제 1 출력 노드(QAN)의 로우 레벨로의 구동을 보조하고, 제 2 출력 노드(QA)의 레벨이 로우 레벨인 경우 상기 제 2 출력 노드(QA)의 로우 레벨로의 구동을 보조한다.
즉, 본 발명의 실시예는 데이터 래치부(21)의 출력 노드(QA, QAN)의 로우 레벨로의 구동력을 높여줌으로써 상기 컬럼 선택부(30)의 데이터 전송 속도를 높이고, 결과적으로 외부에서의 데이터 감지 시간을 단축할 수 있다.
도 4는 상기 반도체 메모리 장치의 구체적인 실시예를 나타낸 회로도이다.
도 4에 도시된 반도체 메모리 장치는 래치부(21_1), 컬럼 선택부(30), 제 1 보조 구동부(51) 및 제 2 보조 구동부(52)를 포함한다.
상기 래치부(21_1)는 상기 데이터 래치부(21)의 래치 회로만 간략히 도시한 것이다. 상기 래치부(21_1)는 제 1 및 제 2 인버터(IV1, IV2)를 포함하는 래치 회로로 이루어진다. 따라서 제 1 출력 노드(QAN)와 제 2 출력 노드(QA)는 반대되는 레벨을 갖는다. 본 실시예에서는 메모리 셀의 데이터 레벨은 제 1 출력 노드(QAN)에 저장되고, 메모리 셀의 데이터 레벨의 반대 값이 제 2 출력 노드(QA)에 저장된다고 하자.
상기 컬럼 선택부(30)는 제 6 엔모스 트랜지스터(N6) 및 제 7 엔모스 트랜지스터(N7)를 포함한다.
상기 제 6 엔모스 트랜지스터(N6)는 제 1 출력 노드(QAN)와 데이터 라인(DL)에 연결되고 컬럼 선택 신호(YI)를 수신한다. 상기 제 7 엔모스 트랜지스터(N7)는 제 2 출력 노드(QA)와 반전 데이터(DLB)에 연결되고 컬럼 선택 신호(YI)를 수신한다.
구체적인 동작을 설명하면, 컬럼 선택 신호(YI)가 인가되면 상기 제 6 엔모스 트랜지스터(N6) 및 상기 제 7 엔모스 트랜지스터(N7)가 모두 턴온되므로, 제 1 출력 노드(QAN)와 데이터 라인(DL), 제 2 출력 노드(QA)와 반전 데이터(DLB)이 각각 연결된다. 따라서, 상기 출력 노드(QA, QAN)에 래치된 한 쌍의 데이터가 데이터 라인(DL, DLB)으로 실리게 된다.
상기 제 1 보조 구동부(51)는 제 1 낸드 게이트(ND1), 제 3 인버터(IV3) 및 제 8 엔모스 트랜지스터(N8)를 포함한다.
상기 제 1 낸드 게이트(ND1)는 리드 명령 신호(READ), 컬럼 선택 신호(YI) 및 제 2 출력 노드(QA)의 전압 레벨을 입력받고, 낸드 조합하여 출력한다. 그런데 이때, 상기 제 2 출력 노드(QA)의 데이터 레벨은 상기 제 1 출력 노드(QAN)와 반대되는 레벨이므로, 상기 제 2 출력 노드(QA)의 데이터 레벨 대신에 상기 제 1 출력 노드(QAN)의 데이터 레벨을 반전하여 입력 받을 수 있다.
상기 제 3 인버터(IN3)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전하여 출력한다.
상기 제 8 엔모스 트랜지스터(N8)는 상기 제 3 인버터(IN3)의 출력에 응답하여 상기 제 1 출력 노드(QAN)를 접지 전압(VSS)과 연결한다.
즉, 리드 동작 시 리드 명령 신호(READ)가 인가되고 컬럼 선택 신호(YI)에 의해 해당 컬럼이 선택된 경우, 상기 제 2 출력 노드(QA)의 레벨이 하이 레벨이면 제 1 출력 노드(QAN)를 접지 전압(VSS)과 연결함으로써, 제 1 출력 노드(QAN)의 데이터 로딩을 단축시킨다.
상기 제 2 보조 구동부(52)는 제 2 낸드 게이트(ND2), 제 4 인버터(IV4) 및 제 9 엔모스 트랜지스터(N9)를 포함한다.
상기 제 2 낸드 게이트(ND2)는 리드 명령 신호(READ), 컬럼 선택 신호(YI) 및 제 1 출력 노드(QAN)의 전압 레벨을 입력받고, 낸드 조합하여 출력한다. 그런데 이때, 상기 제 1 출력 노드(QAN)의 데이터 레벨은 상기 제 2 출력 노드(QA)와 반대되는 레벨이므로, 상기 제 1 출력 노드(QAN)의 데이터 레벨 대신에 상기 제 2 출력 노드(QA)의 데이터 레벨을 반전하여 입력 받을 수 있다.
상기 제 4 인버터(IN4)는 상기 제 2 낸드 게이트(ND2)의 출력을 반전하여 출력한다.
상기 제 9 엔모스 트랜지스터(N9)는 상기 제 4 인버터(IN4)의 출력에 응답하여 상기 제 2 출력 노드(QA)를 접지 전압(VSS)과 연결한다.
즉, 리드 동작 시 리드 명령 신호(READ)가 인가되고 컬럼 선택 신호(YI)에 의해 해당 컬럼이 선택된 경우, 상기 제 1 출력 노드(QAN)의 레벨이 하이 레벨이면 제 2 출력 노드(QN)를 접지 전압(VSS)과 연결함으로써, 제 2 출력 노드(QAN)의 데이터 로딩을 단축시킨다.
상기 제 1 및 제 2 보조 구동부(51, 52)에 사용되는 엔모스 트랜지스터(N8, N9)대신 피모스 트랜지스터가 사용될 수도 있다.
도 5는 도 3의 반도체 메모리 장치의 다른 실시예를 나타낸 회로도이다.
도 5의 실시예에 따른 반도체 메모리 장치는 래치부(21_1) 및 컬럼 선택부(30)의 구성이 도 4의 실시예와 동일하다. 다만, 보조 구동부(50)를 구현함에 있어서 설계에 들어가는 소자를 최소화할 수 있는 장점이 있다.
도 5의 보조 구동부(50)는 제 1 앤드 게이트(AD1), 제 8 엔모스 트랜지스터(N8), 제 5 인버터(IV5) 및 제 9 엔모스 트랜지스터(N9)를 포함한다.
상기 제 1 앤드 게이트(AD1)는 리드 명령 신호(READ), 컬럼 선택 신호(YI) 및 제 2 출력 노드(QA)의 레벨 또는 반전된 제 1 출력 노드(QAN)의 레벨을 수신한다.
상기 제 8 엔모스 트랜지스터(N8)는 상기 제 1 앤드 게이트(AD1)의 출력에 따라 제 1 출력 노드(QAN)를 접지 전압(VSS)과 연결한다.
상기 제 5 인버퍼(IV5)는 상기 제 1 앤드 게이트(AD1)의 출력을 반전시킨다.
상기 제 9 엔모스 트랜지스터(N9)는 상기 제 5 인버터(IV5)의 출력에 따라 제 2 출력 노드(QA)를 접지 전압(VSS)과 연결한다.
본 발명의 실시예는 데이터 리드 동작 시 제 1 출력 노드(QAN)와 제 2 출력 노드(QA)는 항상 반전된 레벨을 갖는 것에 착안하여, 하나의 앤드 게이트(AD1)만을 이용하여 두개의 드라이버(N8, N9)를 구동하는 것이 특징이다. 즉, 제 1 출력 노드(QAN)에 연결된 제 8 엔모스 트랜지스터(N8)는 제 1 앤드 게이트(AD1)의 출력을 그대로 수신하여 제어되고, 제 2 출력 노드(QA)에 연결된 제 9 엔모스 트랜지스터(N9)는 제 1 앤드 게이트(AD1)의 출력을 반전 수신하여 제어된다.
구체적인 동작은 도 4의 반도체 메모리 장치와 유사하다. 활성화된 리드 명령 신호와 컬럼 선택 신호가 입력되는 경우, 제 2 출력 노드(QA)의 전압 레벨이 하이 레벨이거나 제 1 출력 노드(QAN)의 전압 레벨이 로우 레벨이면, 제 1 출력 노드(QAN)를 접지 전압(VSS)과 연결한다. 반면 활성화된 리드 명령 신호와 컬럼 선택 신호가 입력되는 경우, 제 2 출력 노드(QA)의 전압 레벨이 로우 레벨이거나 제 1 출력 노드(QAN)의 전압 레벨이 하이 레벨이면, 제 2 출력 노드(QA)를 접지 전압(VSS)과 연결한다.
상기 검토한 바와 같이, 본 발명의 실시예는 보조 구동부(50)를 두어 상기 래치부(21_1)의 출력 노드(QA, QAN)의 로우 레벨로의 구동력을 향상시킴으로써, 데이터 라인(DL, DLB)에 실리는 데이터 쌍의 레벨 차이가 빨리 생성될 수 있도록하는 데에 특징이 있다.
따라서 본 발명의 실시예에 따른 반도체 장치는 결과적으로 외부에서의 데이터 감지 시간을 단축시킬 수 있다.
도 6은 반도체 메모리 장치의 리셋 래치 회로를 나타낸 회로도이다.
반도체 메모리 장치는 페이지 버퍼 회로 래치 회로 뿐만 아니라 다양한 래치 회로를 구비한다. 따라서, 앞서 설명한 래치 회로의 출력 노드 레벨을 이용하여 래치 회로의 구동력을 보조하는 기술은 다양한 래치 회로에도 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 리셋 래치 회로를 도시하고 있고, 상기 리셋 래치 회로는 래치 회로(1) 및 상기 래치 회로(1)를 구동하여 전압 레벨을 리셋시키는 과정에서 필요한 보조 구동부(2_1, 2_2)를 포함한다.
상기 래치 회로(1)는 두 개의 인버터가 맞물려 연결된 구조(LAT1)로 제 1 노드(A)와 제 2 노드(B)에 서로 반전된 레벨을 구동하여 래치한다. 해당 래치 회로(1)를 리셋시키는 리셋 선택 신호가 활성화된 경우, 상기 래치 회로(1)는 제 1 노드(A) 및 제 2 노드(B)에 설정된 전압 레벨을 구동하여 래치한다.
상기 보조 구동부(2_1, 2_2)는 제 1 보조 구동부(2_1) 및 제 2 보조 구동부(2_2)를 포함한다.
상기 제 1 보조 구동부(2_1)는 제 3 낸드 게이트(ND3), 제 6 인버터(IV6) 및 제 10 엔모스 트랜지스터(N10)를 포함한다.
상기 제 3 낸드 게이트(ND3)는 리셋 선택 신호(RST_SEL) 및 제 2 노드(B)의 레벨 또는 반전된 제 1 노드(A)의 레벨을 수신한다.
상기 제 6 인버터(IV6)는 상기 제 3 낸드 게이트(ND3)의 출력을 반전시킨다.
상기 제 10 엔모스 트랜지스터(N10)는 상기 제 6 인버터(IV6)의 출력에 따라 제 1 노드(A)를 접지 전압(VSS)과 연결한다.
즉, 상기 제 1 보조 구동부(2_1)는 리셋 선택 신호(RST_SEL)가 활성화된 경우, 상기 제 2 노드(B)는 하이 레벨로 상기 제 1 노드(A)는 로우 레벨로 리셋될 때, 상기 제 1 노드(A)를 접지 전압(VSS)과 연결하여 래치 회로(1)의 로우 레벨로의 구동력을 보조한다.
상기 제 2 보조 구동부(2_2)는 제 4 낸드 게이트(ND4), 제 7 인버터(IV7) 및 제 11 엔모스 트랜지스터(N11)를 포함한다.
상기 제 4 낸드 게이트(ND4)는 리셋 선택 신호(RST_SEL) 및 제 1 노드(A)의 레벨 또는 반전된 제 2 노드(B)의 레벨을 수신한다.
상기 제 7 인버터(IV7)는 상기 제 4 낸드 게이트(ND4)의 출력을 반전시킨다.
상기 제 11 엔모스 트랜지스터(N11)는 상기 제 7 인버터(IV7)의 출력에 따라 제 2 노드(B)를 접지 전압(VSS)과 연결한다.
즉, 상기 제 2 보조 구동부(2_2)는 리셋 선택 신호(RST_SEL)가 활성화된 경우, 상기 제 1 노드(A)는 하이 레벨로 상기 제 2 노드(B)는 로우 레벨로 리셋될 때, 상기 제 2 노드(B)를 접지 전압(VSS)과 연결하여 래치 회로(1)의 로우 레벨로의 구동력을 보조한다.
도 7은 도 6의 반도체 메모리 장치 래치 리셋 회로의 다른 실시예를 나타낸 회로도이다.
도 7의 실시예에 따른 반도체 메모리 장치는 래치 회로(1)의 구성이 도 6의 실시예와 동일하다. 다만, 보조 구동부(2)를 구현함에 있어서 설계에 들어가는 소자를 최소화할 수 있는 장점이 있다.
도 7의 보조 구동부(2)는 제 2 앤드 게이트(AD2), 제 10 엔모스 트랜지스터(N10), 제 8 인버터(IV8) 및 제 11 엔모스 트랜지스터(N11)를 포함한다.
상기 제 2 앤드 게이트(AD2)는 리셋 선택 신호(RST_SEL) 및 제 2 노드(B)의 레벨 또는 반전된 제 1 노드(A)의 레벨을 수신한다.
상기 제 10 엔모스 트랜지스터(N10)는 상기 제 2 앤드 게이트(AD2)의 출력에 따라 제 1 노드(A)를 접지 전압(VSS)과 연결한다.
상기 제 8 인버퍼(IV8)는 상기 제 2 앤드 게이트(AD2)의 출력을 반전시킨다.
상기 제 11 엔모스 트랜지스터(N11)는 상기 제 8 인버터(IV8)의 출력에 따라 제 2 노드(B)를 접지 전압(VSS)과 연결한다.
본 발명의 실시예는 래치 회로(1)의 제 1 노드(A)와 제 2 노드(B)에는 항상 반전된 레벨이 구동되는 것에 착안하여, 하나의 앤드 게이트(AD2)만을 이용하여 두개의 드라이버(N10, N11)를 구동하는 것이 특징이다. 즉, 제 1 노드(A)에 연결된 제 10 엔모스 트랜지스터(N10)는 제 2 앤드 게이트(AD2)의 출력을 그대로 수신하여 제어되고, 제 2 노드(B)에 연결된 제 11 엔모스 트랜지스터(N11)는 제 2 앤드 게이트(AD2)의 출력을 반전 수신하여 제어된다.
구체적인 동작은 도 6의 반도체 메모리 장치와 유사하다. 활성화된 리셋 선택 신호가 입력되는 경우, 제 2 노드(B)의 전압 레벨이 하이 레벨이거나 제 1 노드(A)의 전압 레벨이 로우 레벨이면, 제 1 노드(A)를 접지 전압(VSS)과 연결한다. 반면 활성화된 리셋 선택 신호가 입력되는 경우, 제 2 노드(B)의 전압 레벨이 로우 레벨이거나 제 1 노드(A)의 전압 레벨이 하이 레벨이면, 제 2 노드(B)를 접지 전압(VSS)과 연결한다.
상기 검토한 바와 같이, 본 발명의 실시예는 보조 구동부(2)를 두어 상기 래치 회로(1)의 로우 레벨로의 구동력을 향상시킴으로써, 반도체 메모리 장치의 동작 속도를 빠르게 하는 데에 특징이 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1 : 래치 회로 2 : 보조 구동부
21 : 데이터 래치부 30 : 컬럼 선택부
50 : 보조 구동부 21_1 : 래치부
51 : 제 1 보조 구동부 52 : 제 2 보조 구동부

Claims (37)

  1. 리셋 선택 신호가 활성화되면 구동되어 제 1 노드와 제 2 노드를 리셋시키는 래치부; 및
    상기 리셋 선택 신호 및 상기 제 1 노드의 레벨 또는 상기 제 2 노드의 레벨에 응답하여 상기 래치부의 구동력을 보조하는 보조 구동부를 포함하고,
    상기 제 1 노드와 상기 제 2 노드는 서로 반대 레벨을 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호가 활성화되고, 상기 제 2 노드가 하이 레벨인 경우 상기 제 1 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호가 활성화되고, 상기 제 1 노드가 로우 레벨인 경우 상기 제 1 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호가 활성화되고, 상기 제 1 노드가 하이 레벨인 경우 상기 제 2 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호가 활성화되고, 상기 제 2 노드가 로우 레벨인 경우 상기 제 2 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호 및 상기 제 2 노드의 레벨을 수신하는 앤드 조합부;
    상기 앤드 조합부의 출력에 응답하여 상기 제 1 노드를 접지 전압과 연결하는 제 1 엔모스 트랜지스터; 및
    반전된 상기 앤드 조합부의 출력에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 보조 구동부는,
    상기 리셋 선택 신호 및 반전된 상기 제 1 노드의 레벨을 수신하는 앤드 조합부;
    상기 앤드 조합부의 출력에 응답하여 상기 제 1 노드를 접지 전압과 연결하는 제 1 엔모스 트랜지스터; 및
    반전된 상기 앤드 조합부의 출력에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  8. 리셋 선택 신호가 활성화되면 구동되어 제 1 노드와 제 2 노드를 리셋시키는 래치부; 및
    상기 리셋 선택 신호 및 상기 제 2 노드의 레벨 또는 반전된 상기 제 1 노드의 레벨에 응답하여 상기 제 1 노드를 접지 전압과 연결하는 제 1 보조 구동부; 및
    상기 리셋 선택 신호 및 상기 제 1 노드의 레벨 또는 반전된 상기 제 2 노드의 레벨에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 보조 구동부를 포함하고,
    상기 제 1 노드와 상기 제 2 노드는 서로 반대 전압 레벨을 갖는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리셋 선택 신호 및 상기 제 2 노드의 레벨을 수신하는 제 1 앤드 조합부; 및
    상기 제 1 앤드 조합부의 출력에 응답하여 상기 제 1 노드를 상기 접지 전압과 연결하는 제 1 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리셋 선택 신호 및 반전된 상기 제 1 노드의 레벨을 수신하는 제 1 앤드 조합부; 및
    상기 제 1 앤드 조합부의 출력에 응답하여 상기 제 1 노드를 상기 접지 전압과 연결하는 제 1 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리셋 선택 신호 및 상기 제 1 노드의 레벨을 수신하는 제 2 앤드 조합부; 및
    상기 제 2 앤드 조합부의 출력에 응답하여 상기 제 2 노드를 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리셋 선택 신호 및 반전된 상기 제 2 노드의 레벨을 수신하는 제 2 앤드 조합부; 및
    상기 제 2 앤드 조합부의 출력에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 메모리 셀의 데이터를 감지하고 출력 노드에 상기 데이터를 구동하여 래치하는 데이터 래치부;
    해당 컬럼이 선택된 경우, 상기 출력 노드와 데이터 라인을 연결하는 컬럼 선택부; 및
    상기 출력 노드에 연결되어 상기 데이터 래치부의 데이터 구동력을 보조하는 보조 구동부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 보조 구동부는,
    리드 동작 시, 상기 데이터 래치부의 데이터 구동력을 보조하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 보조 구동부는,
    해당 컬럼이 선택된 경우, 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 보조 구동부는,
    상기 출력 노드로 구동되는 상기 데이터 레벨에 응답하여 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 보조 구동부는,
    상기 출력 노드로 로우 레벨의 데이터를 구동하는 경우, 상기 출력 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  18. 제 13 항에 있어서,
    상기 보조 구동부는,
    리드 명령 신호, 컬럼 선택 신호 및 상기 출력 노드의 상기 데이터 레벨을 반전한 값을 수신하는 앤드 조합부; 및
    상기 앤드 조합부의 출력에 응답하여 상기 출력 노드를 접지 전압과 연결하는 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  19. 제 13 항에 있어서,
    상기 보조 구동부는,
    리드 명령 신호, 컬럼 선택 신호 및 상기 출력 노드의 상기 데이터 레벨을 반전한 값을 수신하는 낸드 조합부; 및
    상기 낸드 조합부의 출력에 응답하여 상기 출력 노드를 접지 전압과 연결하는 피모스 트랜지스터를 포함하는 반도체 메모리 장치.
  20. 메모리 셀의 데이터를 감지하여 제 1 출력 노드에 상기 데이터를 구동하여 래치하고, 제 2 출력 노드에 상기 데이터의 반전 값을 구동하여 래치하는 데이터 래치부;
    컬럼 선택 신호에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 각각 데이터 라인 및 반전 데이터 라인에 연결하는 컬럼 선택부;
    상기 제 1 출력 노드에 연결되고, 상기 제 1 출력 노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 데이터 구동력을 보조하는 제 1 보조 구동부; 및
    상기 제 2 출력 노드에 연결되고, 상기 제 1 출력 노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 제 2 보조 구동부를 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 보조 구동부는,
    리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 1 출력노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 제 2 보조 구동부는,
    리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 1 출력 노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 데이터 래치부의 상기 데이터 구동력을 보조하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 2 출력 노드의 레벨이 하이 레벨일 때 상기 제 1 출력 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  24. 제 21 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 1 출력 노드의 레벨이 로우 레벨일 때 상기 제 1 출력 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  25. 제 22 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 1 출력 노드의 레벨이 하이 레벨일 때 상기 제 2 출력 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  26. 제 22 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리드 명령 신호 및 상기 컬럼 선택 신호가 활성화된 경우, 상기 제 2 출력 노드의 레벨이 로우 레벨일 때 상기 제 2 출력 노드를 접지 전압과 연결하는 반도체 메모리 장치.
  27. 제 20 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리드 명령 신호, 상기 컬럼 선택 신호 및 상기 제 2 출력 노드의 레벨을 수신하는 제 1 앤드 조합부; 및
    상기 제 1 앤드 조합부의 출력에 응답하여 상기 제 1 출력 노드를 상기 접지 전압과 연결하는 제 1 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  28. 제 20 항에 있어서,
    상기 제 1 보조 구동부는,
    상기 리드 명령 신호, 상기 컬럼 선택 신호 및 반전된 상기 제 1 출력 노드의 레벨을 수신하는 제 1 앤드 조합부; 및
    상기 제 1 앤드 조합부의 출력에 응답하여 상기 제 1 출력 노드를 상기 접지 전압과 연결하는 제 1 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  29. 제 20 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리드 명령 신호, 상기 컬럼 선택 신호 및 상기 제 1 출력 노드의 레벨을 수신하는 제 2 앤드 조합부; 및
    상기 제 2 앤드 조합부의 출력에 응답하여 상기 제 2 출력 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  30. 제 20 항에 있어서,
    상기 제 2 보조 구동부는,
    상기 리드 명령 신호, 상기 컬럼 선택 신호 및 반전된 상기 제 2 출력 노드의 레벨을 수신하는 제 2 앤드 조합부; 및
    상기 제 2 앤드 조합부의 출력에 응답하여 상기 제 2 출력 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  31. 메모리 셀의 데이터를 감지하여 제 1 출력 노드에 상기 데이터를 구동하여 래치하고, 제 2 출력 노드에 상기 데이터의 반전 값을 구동하여 래치하는 데이터 래치부;
    컬럼 선택 신호에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 각각 데이터 라인 및 반전 데이터 라인에 연결하는 컬럼 선택부;
    상기 제 1 출력 노드 또는 상기 제 2 출력 노드의 레벨에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드 중 어느 하나를 접지 전압과 연결하는 보조 구동부를 포함하는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 보조 구동부는,
    상기 컬럼 선택 신호가 활성화되고, 상기 제 2 출력 노드가 하이 레벨인 경우 상기 제 1 출력 노드를 상기 접지 전압과 연결하는 반도체 메모리 장치.
  33. 제 31 항에 있어서,
    상기 보조 구동부는,
    상기 컬럼 선택 신호가 활성화되고, 상기 제 1 출력 노드가 로우 레벨인 경우 상기 제 1 출력 노드를 상기 접지 전압과 연결하는 반도체 메모리 장치.
  34. 제 31 항에 있어서,
    상기 보조 구동부는,
    상기 컬럼 선택 신호가 활성화되고, 상기 제 1 출력 노드가 하이 레벨인 경우 상기 제 2 출력 노드를 상기 접지 전압과 연결하는 반도체 메모리 장치.
  35. 제 31 항에 있어서,
    상기 보조 구동부는,
    상기 컬럼 선택 신호가 활성화되고, 상기 제 2 출력 노드가 로우 레벨인 경우 상기 제 2 출력 노드를 상기 접지 전압과 연결하는 반도체 메모리 장치.
  36. 제 31 항에 있어서,
    상기 보조 구동부는,
    리드 명령 신호, 상기 컬럼 선택 신호 및 상기 제 2 출력 노드의 레벨을 수신하는 앤드 조합부;
    상기 앤드 조합부의 출력에 응답하여 상기 제 1 노드를 접지 전압과 연결하는 제 1 엔모스 트랜지스터; 및
    반전된 상기 앤드 조합부의 출력에 응답하여 상기 제 2 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
  37. 제 31 항에 있어서,
    상기 보조 구동부는,
    리드 명령 신호, 상기 컬럼 선택 신호 및 반전된 상기 제 1 출력 노드의 레벨을 수신하는 앤드 조합부;
    상기 앤드 조합부의 출력에 응답하여 상기 제 1 출력 노드를 접지 전압과 연결하는 제 1 엔모스 트랜지스터; 및
    반전된 상기 앤드 조합부의 출력에 응답하여 상기 제 2 출력 노드를 상기 접지 전압과 연결하는 제 2 엔모스 트랜지스터를 포함하는 반도체 메모리 장치.
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