KR102604620B1 - 시리얼라이저 및 이를 포함하는 메모리 디바이스 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 데이터 출력 장치는, 입력 데이터를 저장하도록 병렬로 결합되며, 미리 정해진 깊이(depth)의 저장 영역을 가지는 다수의 저장 유닛들; 및 상기 다수의 저장 유닛들 중에서 어느 한 저장 유닛의 출력을 선택하기 위한 선택기를 포함할 수 있다.

Description

시리얼라이저 및 이를 포함하는 메모리 디바이스 {SERIALIZER AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 메모리 디바이스에 사용하기 위한 시리얼라이저에 관한 것이다.
컴퓨터, 핸드폰, 저장 장치 등과 같은 전자 기기들은 다양한 소자들 또는 회로들이 집적화된 집적 회로(integrated circuit, IC)들을 포함할 수 있다. 각 집적 회로는 하나 이상의 외부 회로 또는 장치에 결합될 수 있는데, 이러한 외부 회로 또는 장치와의 사이를 인터페이스하기 위한 구성 요소를 포함할 수 있다. 예를 들어, 메모리 디바이스와 같은 주변 기기가 메모리 컨트롤러에 결합되어 메모리 시스템을 구성할 수 있다.
일반적으로 메모리 시스템에서 메모리 디바이스와 메모리 컨트롤러 사이에는 데이터, 어드레스, 커맨드 등과 같은 다양한 신호들이 송수신될 수 있다. 이에 따라 메모리 디바이스에 대해서 프로그램(program), 리드(read), 이레이즈(erase)와 같은 다양한 동작들이 수행될 수 있다.
메모리 디바이스는 메모리 셀 어레이에 저장된 병렬 데이터를 리드하여 직렬 데이터로 변환하여 출력하는 시리얼라이저(serializer)와, 시리얼라이저의 역 동작을 수행하는 디시리얼라이저(deserializer)를 포함할 수 있다.
본 발명의 실시 예들은 시리얼라이저 및 이를 포함하는 메모리 디바이스를 제공하기 위한 것이다.
본 발명의 실시 예들은 메모리 셀 어레이에서 출력되는 병렬 데이터를 직렬데이터로 변환하여 출력하는 시리얼라이저를 제공하기 위한 것이다.
본 발명의 일 실시 예에 따르면, 데이터 출력 장치는, 입력 데이터를 저장하도록 병렬로 결합되며, 미리 정해진 깊이(depth)의 저장 영역을 가지는 다수의 저장 유닛들; 및 상기 다수의 저장 유닛들 중에서 어느 한 저장 유닛의 출력을 선택하기 위한 선택기를 포함할 수 있다.
본 출원의 실시 예들은 메모리 디바이스에 포함되는 셀 어레이에서 출력되는 병렬 데이터를 직렬데이터로 변환하여 출력하는 새로운 구조의 시리얼라이저와, 이를 포함하는 데이터 출력 장치 및 메모리 디바이스를 제공할 수 있다.
도 1a 및 도 1b는 데이터 처리 시스템을 도시하는 도면들이다.
도 2는 메모리 컨트롤러를 도시하는 도면이다.
도 3은 메모리 디바이스의 계층 구조를 도시하는 도면이다.
도 4는 메모리 다이를 도시하는 도면이다.
도 5는 메모리 블록을 도시하는 도면이다.
도 6은 일반적인 메모리 디바이스의 데이터 출력 장치를 도시하는 도면이다.
도 7은 본 출원의 실시 예에 따른 메모리 디바이스의 데이터 출력 장치를 도시하는 도면이다.
도 8은 본 출원의 실시 예에 따른 시리얼라이저 장치를 도시하는 도면이다.
도 9는 본 출원의 실시 예에 따른 유닛 선입선출(FIFO) 회로를 도시하는 도면이다.
도 10은 본 출원의 실시 예에 따른 저장 유닛을 도시하는 도면이다.
도 11은 본 출원의 실시 예에 따른 시리얼라이저 장치의 입력 타이밍을 도시하는 도면이다.
도 12는 본 출원의 실시 예에 따른 시리얼라이저 장치의 출력 타이밍을 도시하는 도면이다.
도 13은 본 출원의 실시 예에 따른 메모리 디바이스의 데이터 입력 타이밍을 도시하는 도면이다.
도 14는 본 출원의 실시 예들에 따른 듀얼 포트 정적 램 셀을 도시하는 도면이다.
도 15는 본 출원의 실시 예들에 따른 저장 유닛을 도시하는 도면이다.
도 16은 본 출원의 실시 예들에 따른 선택 회로를 도시하는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1a 및 도 1b는 데이터 처리 시스템을 도시한 도면들이다.
도 1a를 참조하면, 데이터 처리 시스템 10은 호스트 20과 주변 장치 30을 포함할 수 있다. 주변 장치 30은 호스트 20로부터 커맨드 CMD(또는 요청)를 수신하며, 수신된 커맨드에 따른 데이터 DATA를 주고 받는다. 예를 들어, 호스트 20은 컴퓨터, 서버, 스마트폰 등이 될 수 있으며, 주변 장치 30은 모바일 또는 저장 장치 제품(mobile or storage product)이 될 수 있다.
도 1b를 참조하면, 도 1a에 도시된 주변 장치 30은 메모리 시스템 35에 의해 구현될 수 있다. 즉, 데이터 처리 시스템 10은 호스트 20 및 메모리 시스템 35를 포함할 수 있다. 호스트 20은 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
메모리 시스템 35는 호스트 20로부터의 커맨드에 응답하여 액세스될 수 있다. 다시 말해, 메모리 시스템 35는 호스트 20의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
메모리 시스템 35는 메모리 컨트롤러 100과 메모리 디바이스 200을 포함할 수 있다. 메모리 컨트롤러 100은 호스트 20으로부터의 커맨드에 응답하여 해당하는 메모리 디바이스 200에 대한 액세스 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러 100은 호스트 20으로부터의 라이트 커맨드에 응답하여 호스트 20으로부터의 라이트 데이터를 메모리 디바이스 200에 저장한다. 다른 예로, 메모리 컨트롤러 100은 호스트 20으로부터의 리드 커맨드에 응답하여 메모리 디바이스 200에 저장된 데이터를 리드하고, 그 리드 데이터를 호스트 20으로 전달한다. 다양한 실시 예들에서, 메모리 디바이스 200은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 디바이스가 될 수 있다. 다른 실시 예들에서, 메모리 디바이스 200은 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 디바이스가 될 수 있다.
도 2는 메모리 컨트롤러의 일 예를 도시하는 도면이다. 예를 들어, 도 2는 도 1b에 도시된 메모리 컨트롤러 100의 구성을 도시하는 도면이다.
도 2를 참조하면, 메모리 컨트롤러 100은 호스트 인터페이스(Host Interface, I/F) 회로 110, 프로세서(Processor) 120, 에러 정정 코드(Error Correction Code, ECC) 회로 130, 파워 관리 유닛(Power Management Unit, PMU) 140, 메모리 인터페이스(Memory Interface, I/F) 회로 150 및 메모리(Memory) 160을 포함할 수 있다.
호스트 인터페이스 회로 110은 호스트 20으로 수신되는 커맨드(command) 및 데이터를 처리할 수 있다. 호스트 인터페이스 회로 110은 메모리 컨트롤러 100이 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트 20과 통신하도록 구성될 수 있다.
ECC 회로 130은 메모리 디바이스, 예를 들어 도 1b에 도시된 메모리 디바이스 200로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. PMU 140은 메모리 컨트롤러 130에 포함되는 구성 요소들에 파워를 제공하고, 이들에게 제공되는 파워를 관리할 수 있다.
메모리 인터페이스 회로 150은 메모리 컨트롤러 100과 메모리 디바이스 200 사이의 인터페이스를 수행할 수 있다. 구체적으로, 메모리 인터페이스 회로 150은 프로세서 120의 제어하에 메모리 컨트롤러 100과 메모리 디바이스 200 사이에서의 커맨드 및 데이터를 처리할 수 있다. 예를 들어, 메모리 인터페이스 회로 150은 호스트 20으로부터의 라이트 커맨드에 응답하여 호스트 20으로부터의 라이트 데이터를 메모리 디바이스 200으로 전달함으로써 메모리 디바이스 200에 해당 데이터가 저장되도록 할 수 있다. 다른 예로, 메모리 인터페이스 회로 150은 호스트 20으로부터의 리드 커맨드에 응답하여 메모리 디바이스 200로부터 리드되는 데이터를 수신하고, 이 리드 데이터가 호스트 20으로 전달되도록 할 수 있다.
메모리 160은 메모리 시스템 35 및 메모리 컨트롤러 100의 동작 메모리로서, 메모리 시스템 35 및 메모리 컨트롤러 100의 동작과 관련된 데이터를 저장할 수 있다. 예를 들어, 메모리 160은 호스트 20과와 메모리 디바이스 200 사이에서의 데이터 라이트 동작 및/또는 리드 동작의 수행에 필요한 프로그램 데이터를 저장하고, 라이트 데이터 및/또는 리드 데이터를 저장할 수 있다. 이러한 메모리 160은 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory)과 같은 휘발성 메모리로서 구현될 수 있다.
프로세서 120은 메모리 시스템 35의 전반적인 동작을 제어할 수 있다. 예를 들어, 호스트 20으로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 디바이스 200에 대한 라이트 동작 및/또는 리드 동작을 제어할 수 있다.
도 3은 메모리 디바이스의 계층 구조를 도시하는 도면이다. 예를 들어, 도 3은 도 1b에 도시된 메모리 디바이스 200이 될 수 있는 NAND 타입의 플래시(flash) 메모리와 같은 비휘발성 메모리 디바이스의 구성을 도시하는 도면이다.
도 3을 참조하면, 메모리 디바이스 200은 다수의 NAND 칩들 210-1,210-2,220-1,220-2, ?? 290-1,290-2를 포함할 수 있다. 다수의 NAND 칩들 210-1,210-2,220-1,220-2, ?? 290-1,290-2는 다수의 채널들 CH1, CH2, ?? CHk를 통하여 메모리 컨트롤러, 예를 들어 도 1b에 도시된 메모리 컨트롤러 100에 연결될 수 있다. NAND 칩들 210-1,210-2는 채널 CH1을 통하여 메모리 컨트롤러 100에 연결될 수 있고, NAND 칩들 220-1,220-2는 채널 CH2를 통하여 메모리 컨트롤러 100에 연결될 수 있고, NAND 칩들 290-1,290-2는 채널 CHk를 통하여 메모리 컨트롤러 100에 연결될 수 있다.
NAND 칩 210-1은 다수의 메모리 다이(die)들, 예를 들어 2개의 메모리 다이들 310,320을 포함할 수 있다. 메모리 다이 310은 다수의 메모리 플레인(plane)들 311-314를 포함할 수 있다. 메모리 플레인들 각각은 다수의 메모리 블록들(미도시함)을 포함할 수 있고, 메모리 블록들 각각은 다수의 메모리 페이지들(미도시함)을 포함할 수 있다.
예를 들어, 메모리 다이 310은 2개의 메모리 플레인들을 포함할 수 있다. 이때 메모리 플레인은 1024 블록들을 포함할 수 있으며, 각 블록은 512 페이지들을 포함할 수 있다.
도 4는 메모리 다이를 도시하는 도면이고, 도 5는 메모리 블록을 도시하는 도면이다. 예를 들어, 도 4는 도 3에 도시된 메모리 다이 310의 구성을 도시하는 도면이다.
도 4를 참조하면, 메모리 다이 310은 다수의 메모리 블록들 411-419를 포함하는 메모리 셀 어레이 410과, 메모리 블록들 411-419중에서 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 전압 발생 회로(voltage generation circuit) 430과, 로우 디코더(row decoder) 440과, 페이지 버퍼(page buffer) 그룹 450과, 컬럼 선택 회로(column selection circuit) 460과, 입출력 회로(input/output circuit) 470과, 패스/페일(pass/fail) 체크 회로 480과, 상기 회로 요소들 430, 440, 450, 460, 470, 480을 제어하도록 구성된 제어 회로 420을 포함할 수 있다.
NAND 플래시 메모리 디바이스의 경우, 동작 회로는 전압 공급 회로로서의 전압 발생 회로430 및 로우 디코더 440과, 페이지 버퍼 그룹 450과, 컬럼 선택 회로 460과, 입출력 회로 470과, 패스/페일 체크 회로 480을 포함할 수 있다. 메모리 셀 어레이 410은 다수의 메모리 블록들 410-490을 포함할 수 있다.
여기서는 메모리 다이 310이 단일의 플레인에 대응하는 구성요소들을 포함하는 것으로 도시하고 있으나, 메모리 다이 310은 다수의 플레인들 각각에 대응하는 구성요소들을 포함할 수 있음에 유의하여야 한다. 예를 들어, 메모리 다이 310이 2개의 플레인들을 포함하여 구성되는 경우, 메모리 다이 310은 2개의 전압 발생 회로들, 로우 디코더들, 페이지 버퍼 그룹들, 컬럼 선택 회로들, 입출력 회로들, 패스/페일 체크 회로들을 포함할 수 있다.
도 5를 참조하면, 메모리 블록은 비트라인들 BL1-BLk와 공통 소스 라인 CSL 사이에 연결된 다수의 스트링들 ST1-STk를 포함할 수 있다. 즉, 스트링들 ST1-STk는 대응하는 비트 라인들 BL1-BLk와 각각 연결되고 공통 소스 라인 CSL과 공통으로 연결될 수 있다. 스트링 ST1은 소스가 공통 소스 라인 CSL에 연결되는 소스 셀렉트 트랜지스터 SST, 복수의 메모리 셀들 C10-C1n, 그리고 드레인이 비트라인 BL1에 연결되는 드레인 셀렉트 트랜지스터 DST를 포함할 수 있다. 메모리 셀들 C10-C1n은 소스 셀렉트 트랜지스터 SST와 드레인 셀렉트 트랜지스터 DST의 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터 SST의 게이트는 소스 셀렉트 라인 SSL에 연결될 수 있고, 메모리 셀들 C10-C1n의 게이트들은 워드라인들 WL0-WLn에 각각 연결될 수 있으며, 드레인 셀렉트 트랜지스터 DST의 게이트는 드레인 셀렉트 라인 DSL에 연결될 수 있다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드라인 WL0에 연결된 메모리 셀들 C10-Ck0은 하나의 물리적 페이지 PAGE0을 구성할 수 있다. 하나의 워드라인 WL0에 연결된 짝수 번째 메모리 셀들 Ce10-Cek0이 하나의 이븐(even) 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들 Co10-Cok0이 하나의 오드(odd) 물리적 페이지를 구성할 수 있다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다. 여기에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.
다시, 도 4 및 도 5를 참조하면, 제어 회로 420은 외부로부터 입출력 회로 470을 통해 입력되는 명령 신호 CMD에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작을 수행하기 위한 내부 명령 신호 CMDi를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹 450에 포함된 페이지 버퍼들 PB1-PBk를 제어하기 위한 PB 제어 신호들 PB_SIGNALS를 출력할 수 있다. 또한, 제어 회로 420은 입출력 회로 470을 통해 외부로부터 입력되는 어드레스 신호 ADD에 응답하여 로우 어드레스 신호 RADD와 컬럼 어드레스 신호 CADD를 출력할 수 있다.
전압 공급 회로로서 전압 발생 회로 430과 로우 디코더 440은 제어 회로 420으로부터의 내부 명령 신호 CMDi에 응답하여 메모리 셀들에 대한 동작 전압들을 선택된 메모리 셀 블록으로 공급할 수 있다. 전압 발생 회로 430은 제어 회로 420으로부터의 내부 명령 신호 CMDi에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력할 수 있다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로 430은 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 Vpgm 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압 Vpass를 글로벌 라인들로 출력할 수 있다. 리드 동작을 위해 전압 발생 회로 430은 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압 Vread 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압 Vpass를 글로벌 라인들로 출력할 수 있다. 전압 발생 회로 430은 데이터 저장과 관련된 테스트 동작에서는 프로그램 동작과 같이 프로그램 전압 Vpgm과 패스 전압 Vpass를 출력할 수 있고, 데이터 리드와 관련된 테스트 동작에서는 리드 동작과 같이 리드 전압 Vread과 패스 전압 Vpass를 출력할 수 있다.
로우 디코더 440은 제어 회로 420으로부터의 로우 어드레스 신호들 RADD에 응답하여, 전압 발생 회로 430에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이 410에서 선택된 메모리 블록 411-419의 로컬 라인들 DSL, WL0-WLn, SSL로 전달될 수 있도록 글로벌 라인들과 로컬 라인들 DSL, WL0-WLn, SSL을 연결할 수 있다. 이에 따라, 선택된 셀(예; C01)과 연결된 로컬 워드라인(예; WL0)에는 전압 발생 회로 430으로부터 글로벌 워드라인을 통해 프로그램 전압 Vpgm 또는 리드 전압 Vread이 인가될 수 있다. 이와 달리, 선택되지 않은 셀들 C11-Cn1과 연결된 로컬 워드라인들(예; WL1-WLn)에는 전압 발생 회로 430으로부터 글로벌 워드라인들을 통해 패스 전압 Vpass이 인가될 수 있다. 이레이즈 동작에서는 블록 내의 메모리 셀들 전체에 이레이즈 전압 Vera가 인가될 수 있다. 이에 따라, 선택된 셀 C01에 데이터가 프로그램 전압 Vpgm에 의해 저장되거나, 선택된 셀 C01에 저장된 데이터가 리드 전압Vread에 의해 리드될 수 있다.
페이지 버퍼 그룹들 450은 비트라인들 BL1-BLk를 통해 메모리 어레이 410과 연결되는 다수의 페이지 버퍼들 PB1-PBk를 각각 포함할 수 있다. 페이지 버퍼 그룹 450의 페이지 버퍼들 PB1-PBk는 제어 회로 420으로부터의 PB 제어 신호 PB_SIGNALS에 응답하여 메모리 셀들 C10-Ck0에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들 BL1-BLk를 선택적으로 프리차지하거나, 메모리 셀들 C10-Ck0으로부터 데이터를 리드하기 위하여 비트라인들 BL1-BLk의 전압을 센싱할 수 있다.
예를 들어, 메모리 셀 C01에 저장하기 위해 프로그램 데이터(예; '0' 데이터)가 페이지 버퍼 PB1로 입력되면, 프로그램 동작에서 페이지 버퍼 PB1은 프로그램 데이터가 저장되는 메모리 셀 C01의 비트라인 BL1에 프로그램 허용 전압(예; 접지 전압)을 인가할 수 있다. 그 결과, 메모리 셀 C01의 문턱전압은 프로그램 동작에서 워드라인 WL0에 인가되는 프로그램 전압 Vpgm과 비트라인 BL1에 인가되는 프로그램 허용 전압에 의해 상승할 수 있다. 그리고, 메모리 셀 C01에 저장하기 위해 소거 데이터(예; '1' 데이터)가 페이지 버퍼 PB1로 입력되면, 프로그램 동작에서 페이지 버퍼 PB1은 소거 데이터가 저장되는 메모리 셀 C01의 비트라인 BL1에 프로그램 금지 전압(예; 전원 전압)을 인가할 수 있다. 그 결과, 프로그램 동작에서 워드라인 WL0에 프로그램 전압 Vpgm이 인가되더라도 비트라인 BL1에 인가되는 프로그램 금지 전압에 의해 메모리 셀 C01의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서 페이지 버퍼 그룹 450은 선택된 비트라인들(예; BL1-BLk)을 모두 프리차지할 수 있다. 그리고, 전압 발생 회로 430 및 로우 디코더 440으로부터 선택된 워드라인 WL0에 리드 전압 Vread이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹 450은 비트라인들 BL1-BLk의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치할 수 있다.
컬럼 선택 회로 460은 제어 회로 420으로부터 출력된 컬럼 어드레스 신호 CADD에 응답하여 페이지 버퍼 그룹 450에 포함된 페이지 버퍼들 PB1-PBk를 선택할 수 있다. 즉, 컬럼 선택 회로 460은 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호 CADD에 응답하여 순차적으로 페이지 버퍼들 PB1-PBk로 전달할 수 있다. 또한, 리드 동작에 의해 페이지 버퍼들 PB1-PBk에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호 CADD에 응답하여 순차적으로 페이지 버퍼들 PB1-PBk를 선택할 수 있다.
입출력 회로 470은 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹 450으로 입력하기 위하여 제어 회로 420의 제어에 따라 데이터를 컬럼 선택 회로 460에 전달할 수 있다. 컬럼 선택 회로 460은 입출력 회로 470으로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹 450의 페이지 버퍼들 PB1-PBk로 전달하면, 페이지 버퍼들 PB1-PBk는 입력된 데이터를 내부의 래치 회로에 저장할 수 있다. 또한, 리드 동작 시 입출력 회로 470은 페이지 버퍼 그룹 450의 페이지 버퍼들 PB1-PBk로부터 컬럼 선택 회로 460을 통해 전달된 데이터를 외부로 출력할 수 있다.
패스/페일 체크 회로 480은 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들 PB1-PBk로부터 각각 출력되는 비교 결과 신호들 PF[1]-PF[k]에 응답하여 패스/페일 신호 PF_SIGNAL을 출력할 수 있다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들 PB1-PBk의 내부 래치 회로에 래치될 수 있다. 그리고, 래치된 비교 결과 신호들 PF[1]-PF[k]는 패스/페일 체크 회로 480으로 출력될 수 있다. 패스/페일 체크 회로 480은 비교 결과 신호들 PF[1]-PF[k]에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호 PF_SIGNAL을 제어 회로 420으로 출력할 수 있다. 제어 회로 420은 패스/페일 신호 PF_SIGNAL에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정할 수 있다.
전술한 바와 같은 메모리 디바이스는 메모리 셀 어레이 410에 저장된 병렬 데이터를 리드하여 직렬 데이터로 변환하여 출력하는 시리얼라이저(serializer)와, 시리얼라이저의 역 동작을 수행하는 디시리얼라이저(deserializer)를 포함할 수 있다. 시리얼라이저는 메모리 디바이스의 데이터 출력 경로에 포함되는 구성요소일 수 있으며, 디시리얼라이저는 메모리 디바이스의 데이터 입력 경로에 포함되는 구성요소일 수 있다.
도 6은 일반적인 메모리 디바이스의 데이터 출력 장치 600을 도시하는 도면이다.
도 6을 참조하면, 데이터 출력 장치 600은 메모리 셀 어레이 610, 센스 회로 620, 출력 제어회로 630, 시리얼라이저 640 및 출력 드라이버 650을 포함할 수 있다. 예를 들어, 데이터 출력 장치 600은 동적 램(dynamic random access memory, DRAM)과 같은 휘발성 메모리를 위한 데이터 출력 장치이거나, 플래시 메모리와 같은 비휘발성 메모리를 위한 데이터 출력 장치일 수 있다.
메모리 셀 어레이 610은 데이터를 저장하기 위한 구성요소로서 다수의 메모리 셀들을 포함할 수 있다. 데이터 출력 장치 600이 DRAM을 위한 경우, 메모리 셀 어레이 610은 서로 교차하는 다수의 워드 라인들과 다수의 비트 라인들을 포함할 수 있으며, 다수의 메모리 뱅크들을 포함할 수 있다.
센스 회로 620은 메모리 셀 어레이 610의 특정 영역에 저장된 데이터를 리드하기 위하여 특정 비트 라인들의 전압을 센싱할 수 있다. 출력 제어회로 630은 센스 회로 620에 의해 센싱된 데이터인 리드 데이터를 출력할 수 있다. 출력 제어회로 630은 미리 정해진 크기의 리드 데이터를 특정 데이터 라인을 통해 출력할 수 있다. 예를 들어, 출력 제어회로 630은 16비트 병렬 데이터를 글로벌 데이터 라인(global data line)을 통해 출력할 수 있다.
시리얼라이저 640은 출력 제어회로 630으로부터 병렬 데이터를 수신하고, 수신된 병렬 데이터를 직렬 변환하고, 직렬 데이터를 출력할 수 있다. 예를 들어, 시리얼라이저 640은 16비트 병렬 데이터를 상위 8비트 직렬 데이터와 하위 8비트 직렬 데이터로 변환하여 출력할 수 있다.
출력 드라이버 650은 시리얼라이저 640으로부터 직렬 데이터를 수신하고, 데이터 패드 DQ를 드라이빙하여 수신된 직렬 데이터를 출력할 수 있다. 예를 들어, 출력 드라이버 650은 시리얼라이저 640으로부터 수신된 상위 8비트 직렬 데이터와 하위 8비트 직렬 데이터를 순차적으로 직렬 배열하고, 배열된 16비트의 직렬 데이터를 데이터 패드 DQ로 출력할 수 있다.
도 7은 본 출원의 실시 예에 따른 메모리 디바이스의 데이터 출력 장치 700을 도시하는 도면이다.
도 7을 참조하면, 데이터 출력 장치 700은 다수의 메모리 뱅크들(예; 4개의 메모리 뱅크들)에 저장된 데이터를 리드하여 출력할 수 있다. 이를 위하여, 데이터 출력 장치 700은 제한되는 것은 아니지만, 메모리 뱅크들 710, 센스 회로들 720, 출력 제어회로들 730, 시리얼라이저들 750, 래치 회로들 760 및 출력 드라이버들 770을 포함할 수 있다. 또한 데이터 출력 장치 700은 출력 제어회로들 730과 시리얼라이저들 750의 사이에 결합되는 글로벌 데이터 리피터들(global data repeaters) 740을 더 포함할 수 있다.
구체적으로, 데이터 출력 장치 700은 제1 메모리 뱅크로서 메모리 뱅크 0에 저장된 데이터를 리드하여 출력하기 위한 구성요소들로서, 제한되지는 않지만, 캐쉬 버퍼 711, 센스 증폭기 721, 출력 제어회로 731, 리피터 741 및 시리얼라이저 751을 포함할 수 있다. 데이터 출력 장치 700은 제2 메모리 뱅크로서 메모리 뱅크 1에 저장된 데이터를 리드하여 출력하기 위한 구성요소들로서, 제한되지는 않지만, 캐쉬 버퍼 712, 센스 증폭기 722, 출력 제어회로 732, 리피터 742 및 시리얼라이저 752를 포함할 수 있다. 데이터 출력 장치 700은 제3 메모리 뱅크로서 메모리 뱅크 2에 저장된 데이터를 리드하여 출력하기 위한 구성요소들로서, 제한되지는 않지만, 캐쉬 버퍼 713, 센스 증폭기 723, 출력 제어회로 733, 리피터 743 및 시리얼라이저 753을 포함할 수 있다. 데이터 출력 장치 700은 제4 메모리 뱅크로서 메모리 뱅크 3에 저장된 데이터를 리드하여 출력하기 위한 구성요소들로서, 제한되지는 않지만, 캐쉬 버퍼 714, 센스 증폭기 724, 출력 제어회로 734, 리피터 744 및 시리얼라이저 754를 포함할 수 있다.
센스 증폭기 721은 메모리 뱅크 0의 캐쉬 버퍼 711에 저장된 데이터를 리드하기 위하여 특정 비트 라인들의 전압을 센싱할 수 있다. 출력 제어회로 731은 센스 증폭기 721에 의해 센싱된 데이터인 리드 데이터를 출력할 수 있다. 출력 제어회로 731은 리드 데이터를 제어하여 미리 정해진 크기의 데이터를 특정 데이터 라인을 통해 출력할 수 있다. 예를 들어, 출력 제어회로 731은 16비트 병렬 데이터 GDL_OUT_B0<15:0>을 글로벌 데이터 라인(global data line)을 통해 출력할 수 있다. 리피터 741은 출력 제어회로 731로부터 출력된 리드 데이터를 특정 데이터 라인 상에서 중계하여 시리얼라이저 751로 제공할 수 있다. 시리얼라이저 751은 출력 제어회로 731로부터 병렬 데이터를 리피터 741을 통하여 수신하고, 수신된 병렬 데이터를 직렬 변환하고, 직렬 데이터를 출력할 수 있다. 예를 들어, 시리얼라이저 751은 제1 크기(예; 16비트)의 병렬 데이터를 수신하고, 상기 수신된 병렬 데이터를 제1 크기의 1/2인 제2 크기(예; 8비트)의 상위 직렬 데이터와 하위 직렬 데이터로 변환하여 선택적으로 출력할 수 있다. 즉, 시리얼라이저 751은 8N 데이터를 4N 데이터로 변환하여 출력할 수 있다.
센스 증폭기 722는 메모리 뱅크 1의 캐쉬 버퍼 712에 저장된 데이터를 리드하기 위하여 특정 비트 라인들의 전압을 센싱할 수 있다. 출력 제어회로 732는 센스 증폭기 722에 의해 센싱된 데이터인 리드 데이터를 출력할 수 있다. 출력 제어회로 732는 리드 데이터를 제어하여 미리 정해진 크기의 데이터를 특정 데이터 라인을 통해 출력할 수 있다. 예를 들어, 출력 제어회로 732는 16비트 병렬 데이터 GDL_OUT_B1<15:0>을 글로벌 데이터 라인(global data line)을 통해 출력할 수 있다. 리피터 742는 출력 제어회로 732로부터 출력된 리드 데이터를 특정 데이터 라인 상에서 중계하여 시리얼라이저 752로 제공할 수 있다. 시리얼라이저 752는 출력 제어회로 732로부터 병렬 데이터를 리피터 742를 통하여 수신하고, 수신된 병렬 데이터를 직렬 변환하고, 직렬 데이터를 출력할 수 있다. 예를 들어, 시리얼라이저 752는 제1 크기(예; 16비트)의 병렬 데이터를 수신하고, 상기 수신된 병렬 데이터를 제1 크기의 1/2인 제2 크기(예; 8비트)의 상위 직렬 데이터와 하위 직렬 데이터로 변환하여 선택적으로 출력할 수 있다. 즉, 시리얼라이저 752는 8N 데이터를 4N 데이터로 변환하여 출력할 수 있다.
센스 증폭기 723은 메모리 뱅크 2의 캐쉬 버퍼 713에 저장된 데이터를 리드하기 위하여 특정 비트 라인들의 전압을 센싱할 수 있다. 출력 제어회로 733은 센스 증폭기 723에 의해 센싱된 데이터인 리드 데이터를 출력할 수 있다. 출력 제어회로 733은 리드 데이터를 제어하여 미리 정해진 크기의 데이터를 특정 데이터 라인을 통해 출력할 수 있다. 예를 들어, 출력 제어회로 733은 16비트 병렬 데이터 GDL_OUT_B2<15:0>을 글로벌 데이터 라인(global data line)을 통해 출력할 수 있다. 리피터 743은 출력 제어회로 733으로부터 출력된 리드 데이터를 특정 데이터 라인 상에서 중계하여 시리얼라이저 753으로 제공할 수 있다. 시리얼라이저 753은 출력 제어회로 733로부터 병렬 데이터를 리피터 743을 통하여 수신하고, 수신된 병렬 데이터를 직렬 변환하고, 직렬 데이터를 출력할 수 있다. 예를 들어, 시리얼라이저 753은 제1 크기(예; 16비트)의 병렬 데이터를 수신하고, 상기 수신된 병렬 데이터를 제1 크기의 1/2인 제2 크기(예; 8비트)의 상위 직렬 데이터와 하위 직렬 데이터로 변환하여 선택적으로 출력할 수 있다. 즉, 시리얼라이저 753은 8N 데이터를 4N 데이터로 변환하여 출력할 수 있다.
센스 증폭기 724는 메모리 뱅크 3의 캐쉬 버퍼 714에 저장된 데이터를 리드하기 위하여 특정 비트 라인들의 전압을 센싱할 수 있다. 출력 제어회로 734는 센스 증폭기 724에 의해 센싱된 데이터인 리드 데이터를 출력할 수 있다. 출력 제어회로 734는 리드 데이터를 제어하여 미리 정해진 크기의 데이터를 특정 데이터 라인을 통해 출력할 수 있다. 예를 들어, 출력 제어회로 734는 16비트 병렬 데이터 GDL_OUT_B3<15:0>을 글로벌 데이터 라인(global data line)을 통해 출력할 수 있다. 리피터 744는 출력 제어회로 734로부터 출력된 리드 데이터를 특정 데이터 라인 상에서 중계하여 시리얼라이저 754로 제공할 수 있다. 시리얼라이저 754는 출력 제어회로 734로부터 병렬 데이터를 리피터 744를 통하여 수신하고, 수신된 병렬 데이터를 직렬 변환하고, 직렬 데이터를 출력할 수 있다. 예를 들어, 시리얼라이저 754는 제1 크기(예; 16비트)의 병렬 데이터를 수신하고, 상기 수신된 병렬 데이터를 제1 크기의 1/2인 제2 크기(예; 8비트)의 상위 직렬 데이터와 하위 직렬 데이터로 변환하여 선택적으로 출력할 수 있다. 즉, 시리얼라이저 754는 8N 데이터를 4N 데이터로 변환하여 출력할 수 있다.
래치 회로들 760은 제1 래치 회로 761 및 제2 래치 회로 762를 포함할 수 있다. 제1 래치 회로 761은 제1 시리얼라이저 751의 출력과 제3 시리얼라이저 753의 출력을 래치하고, 제1 크기의 제1 직렬 출력 데이터를 출력할 수 있다. 예를 들어, 제1 래치 회로 761은 제1 시리얼라이저 751로부터 선택적으로 출력되는 DOUT_B0<7:0>, DOUT_B0<15:8>을 수신하여 래치하고, 또한 제3 시리얼라이저 753으로부터 선택적으로 출력되는 DOUT_B2<7:0>, DOUT_B2<15:8>을 수신하여 래치하고, 제1 크기의 제1 직렬 출력 데이터 DOUT_B02<15:0>을 출력할 수 있다.
제2 래치 회로 762는 제2 시리얼라이저 752의 출력과 제4 시리얼라이저 754의 출력을 래치하고, 제1 크기의 제2 직렬 출력 데이터를 출력할 수 있다. 예를 들어, 제2 래치 회로 762는 제2 시리얼라이저 752로부터 선택적으로 출력되는 DOUT_B1<7:0>, DOUT_B1<15:8>을 수신하여 래치하고, 또한 제4 시리얼라이저 754로부터 선택적으로 출력되는 DOUT_B3<7:0>, DOUT_B3<15:8>을 수신하여 래치하고, 제1 크기의 제2 직렬 출력 데이터 DOUT_B13<15:0>을 출력할 수 있다.
제1 래치 회로 761로부터 출력되는 제1 직렬 출력 데이터 DOUT_B02<15:0> 중에서 하위 데이터 <7:0>과 상위 데이터 <15:8>은 각각 출력 드라이버들 770의 제1 드라이버 771 및 제2 드라이버 772를 통하여 출력단으로 출력될 수 있다. 제1 드라이버 771은 제1 시점에서 하위 데이터 <7:0>을 동기화시키고 출력단(예; 데이터 패드 DQ)을 드라이빙하여 동기화된 데이터를 출력하고, 제2 드라이버 772는 제2 시점에서 상위 데이터 <15:8>을 동기화시키고 출력단(예; 데이터 패드 DQ)을 드라이빙하여 동기화된 데이터를 출력할 수 있다. 예를 들어, 제1 드라이버 771은 미리 정해진 클럭(예; RE clock)의 라이징 에지(rising edge)에서 하위 데이터 <7:0>을 동기화시켜 출력하고, 제2 드라이버 772는 상기 정해진 클럭(예; RE clock)의 폴링 에지(falling edge)에서 상위 데이터 <15:8>을 동기화시켜 출력할 수 있다. 즉, 제1 드라이버 771은 제1 직렬 출력 데이터 DOUT_B02<15:0>에 포함되는 제2 크기의 하위 데이터 <7:0>을 입력하고, 상기 정해진 클럭의 제1 에지에서 상기 하위 데이터 <7:0>을 출력 데이터 DOUT_R_B02<7:0>으로서 출력단으로 출력할 수 있다. 유사하게, 제2 드라이버 772는 제1 직렬 출력 데이터 DOUT_B02<15:0>에 포함되는 제2 크기의 상위 데이터 <15:8>을 입력하고, 상기 정해진 클럭의 제2 에지에서 상기 상위 데이터 <15:8>을 출력 데이터 DOUT_F_B02<15:8>으로서 출력단으로 출력할 수 있다.
제2 래치 회로 762로부터 출력되는 제2 직렬 출력 데이터 DOUT_B13<15:0> 중에서 하위 데이터 <7:0>과 상위 데이터 <15:8>은 각각 출력 드라이버들 770의 제3 드라이버 773 및 제4 드라이버 774를 통하여 출력단으로 출력될 수 있다. 제3 드라이버 773은 제1 시점에서 하위 데이터 <7:0>을 동기화시키고 출력단(예; 데이터 패드 DQ)을 드라이빙하여 동기화된 데이터를 출력하고, 제4 드라이버 774는 제2 시점에서 상위 데이터 <15:8>을 동기화시키고 출력단(예; 데이터 패드 DQ)을 드라이빙하여 동기화된 데이터를 출력할 수 있다. 예를 들어, 제3 드라이버 773은 미리 정해진 클럭(예; RE clock)의 라이징 에지(rising edge)에서 하위 데이터 <7:0>을 동기화시켜 출력하고, 제4 드라이버 774는 상기 정해진 클럭(예; RE clock)의 폴링 에지(falling edge)에서 상위 데이터 <15:8>을 동기화시켜 출력할 수 있다. 즉, 제3 드라이버 773은 제2 직렬 출력 데이터 DOUT_B13<15:0>에 포함되는 제2 크기의 하위 데이터 <7:0>을 입력하고, 상기 정해진 클럭의 제1 에지에서 상기 하위 데이터 <7:0>을 출력 데이터 DOUT_R_B13<7:0>으로서 출력단으로 출력할 수 있다. 유사하게, 제4 드라이버 774는 제2 직렬 출력 데이터 DOUT_B13<15:0>에 포함되는 제2 크기의 상위 데이터 <15:8>을 입력하고, 상기 정해진 클럭의 제2 에지에서 상기 상위 데이터 <15:8>을 출력 데이터 DOUT_F_B13<15:8>으로서 출력단으로 출력할 수 있다.
도 8은 본 출원의 실시 예에 따른 시리얼라이저 장치 800을 도시하는 도면이다.
도 8을 참조하면, 시리얼라이저 장치 800은 다수의 시리얼라이저들 810, 820, 830, 840과, 래치 회로들 850, 860을 포함할 수 있다. 예를 들어, 시리얼라이저들 810, 820, 830, 840은 각각 도 7에 도시된 시리얼라이저들 751, 752, 753, 754에 대응하는 구성요소들이고, 래치 회로들 850, 860은 각각 도 7에 도시된 래치 회로들 761, 762에 대응하는 구성요소들일 수 있다.
제1 시리얼라이저 810은 제1 FIFO 회로 812 및 제2 FIFO 회로 814를 포함할 수 있다. 제1 FIFO 회로 812는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B0<0:15>에 포함되는 제2 크기(예; 8비트)의 하위 데이터 DL_B0_LB<0:7>을 입력하고, FIFO 방식에 따라 저장한 후 제1 직렬 데이터 DL_B0_LB<0:7>로서 출력할 수 있다. 제2 FIFO 회로 814는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B0<0:15>에 포함되는 제2 크기(예; 8비트)의 상위 데이터 DL_B0_HB<8:15>를 입력하고, FIFO 방식에 따라 저장한 후 제2 직렬 데이터 DL_B0_HB<8:15>로서 출력할 수 있다.
제3 시리얼라이저 830은 제1 FIFO 회로 832 및 제2 FIFO 회로 834를 포함할 수 있다. 제1 FIFO 회로 832는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B2<0:15>에 포함되는 제2 크기(예; 8비트)의 하위 데이터 DL_B2_LB<0:7>을 입력하고, FIFO 방식에 따라 저장한 후 제1 직렬 데이터 DL_B2_LB<0:7>로서 출력할 수 있다. 제2 FIFO 회로 834는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B2<0:15>에 포함되는 제2 크기(예; 8비트)의 상위 데이터 DL_B2_HB<8:15>를 입력하고, FIFO 방식에 따라 저장한 후 제2 직렬 데이터 DL_B2_HB<8:15>로서 출력할 수 있다.
제1 래치 회로 850은 제1 시리얼라이저 810의 출력과 제3 시리얼라이저 830의 출력을 래치하고, 제1 크기의 제1 직렬 출력 데이터 DL_B02_LB_HB<0:15>를 출력할 수 있다.
제2 시리얼라이저 820은 제1 FIFO 회로 822 및 제2 FIFO 회로 824를 포함할 수 있다. 제1 FIFO 회로 822는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B1<0:15>에 포함되는 제2 크기(예; 8비트)의 하위 데이터 DL_B1_LB<0:7>을 입력하고, FIFO 방식에 따라 저장한 후 제1 직렬 데이터 DL_B1_LB<0:7>로서 출력할 수 있다. 제2 FIFO 회로 824는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B1<0:15>에 포함되는 제2 크기(예; 8비트)의 상위 데이터 DL_B1_HB<8:15>를 입력하고, FIFO 방식에 따라 저장한 후 제2 직렬 데이터 DL_B1_HB<8:15>로서 출력할 수 있다.
제4 시리얼라이저 840은 제1 FIFO 회로 842 및 제2 FIFO 회로 844를 포함할 수 있다. 제1 FIFO 회로 842는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B3<0:15>에 포함되는 제2 크기(예; 8비트)의 하위 데이터 DL_B3_LB<0:7>을 입력하고, FIFO 방식에 따라 저장한 후 제1 직렬 데이터 DL_B3_LB<0:7>로서 출력할 수 있다. 제2 FIFO 회로 844는 제1 크기(예; 16비트)의 제1 병렬 데이터 DL_B3<0:15>에 포함되는 제2 크기(예; 8비트)의 상위 데이터 DL_B3_HB<8:15>를 입력하고, FIFO 방식에 따라 저장한 후 제2 직렬 데이터 DL_B3_HB<8:15>로서 출력할 수 있다.
제2 래치 회로 860은 제2 시리얼라이저 820의 출력과 제4 시리얼라이저 840의 출력을 래치하고, 제1 크기의 제2 직렬 출력 데이터 DL_B13_LB_HB<0:15>를 출력할 수 있다.
도 9는 본 출원의 실시 예에 따른 유닛 선입선출(first-in first-out, FIFO) 회로 900을 도시하는 도면이다. 예를 들어, FIFO 회로 900은 도 8에 도시된 시리얼라이저 장치 800에 포함되는 시리얼라이저들 810, 820, 830, 840에 포함되는 FIFO 회로들 812, 814, 822. 824, 832, 834, 842. 844 중 어느 하나에 대응하는 구성요소일 수 있다.
도 9를 참조하면, 유닛 FIFO 회로 900은 다수의 저장 유닛들 911, 912, 913, 914와, 선택기로서 멀티플렉서(multiplexer, MUX) 920을 포함할 수 있다. 다수의 저장 유닛들 911, 912, 913, 914는 입력 데이터를 저장하도록 병렬로 결합되며, 미리 정해진 깊이(depth)의 저장 영역을 가질 수 있다. 다양한 실시 예에 있어서, 다수의 저장 유닛들 911, 912, 913, 914은 깊이 16의 저장 영역을 가질 수 있으며, 다수의 저장 유닛들 911, 912, 913, 914 각각은 깊이 4의 저장 영역을 가질 수 있다.
저장 유닛 911은 1비트의 데이터를 입력하고, 출력 데이터 QOUTB_INT<0>을 출력할 수 있다. 저장 유닛 912는 1비트의 데이터를 입력하고, 출력 데이터 QOUTB_INT<1>을 출력할 수 있다. 저장 유닛 913은 1비트의 데이터를 입력하고, 출력 데이터 QOUTB_INT<2>를 출력할 수 있다. 저장 유닛 914는 1비트의 데이터를 입력하고, 출력 데이터 QOUTB_INT<3>을 출력할 수 있다.
멀티플렉서 920은 다수의 저장 유닛들 911, 912, 913, 914 중에서 어느 한 저장 유닛의 출력을 선택할 수 있다. 다양한 실시 예에 있어서, 멀티플렉서 920은 다수의 저장 유닛들 911, 912, 913, 914의 출력들을 수신하도록 결합되며, 뱅크 선택 신호 BANK_SELECT에 응답하여 다수의 저장 유닛들 911, 912, 913, 914의 출력들 중의 어느 한 출력을 선택하여 데이터 POUT_B<0:3>으로서 출력할 수 있다.
도 10은 본 출원의 실시 예에 따른 저장 유닛 1000을 도시하는 도면이다. 예를 들어, 저장 유닛 1000은 도 9에 도시된 다수의 저장 유닛들 911, 912, 913, 914 중 어느 하나에 대응하는 구성요소일 수 있다.
도 10을 참조하면, 저장 유닛 100은 다수의 듀얼 포트 정적 램(static random access memory, SRAM) 셀들 1010과, 출력 회로 1020을 포함할 수 있다. 다양한 실시 예에 있어서, 다수의 듀얼 포트 SRAM 셀들 1010은 4개의 듀얼 포트 SRAM 셀들 1011, 1012, 1013, 1014를 포함할 수 있다. 다수의 듀얼 포트 SRAM 셀들 1010은 입력 데이터 PIN<3:0>을 수신하여 저장한 후 출력 데이터 POUT<3:0>을 출력할 수 있다.
출력 회로 1020은 다수의 듀얼 포트 SRAM 셀들 1010으로부터의 출력 데이터 POUT<3:0>이 프리챠지(pre charge) 이후에 출력 유지되도록 할 수 있다. 이를 위하여 출력 회로 1020은 프리챠지 동작을 위한 구성요소로서 트랜지스터를 포함하고, 출력 데이터의 출력 유지를 위한 구성요소로서 2개의 인버터들이 래치 형태로 상호 결합된 키퍼(keeper)를 포함할 수 있다.
도 11은 본 출원의 실시 예에 따른 시리얼라이저 장치의 입력 타이밍을 도시하는 도면이다. 예를 들어, 도 11에 도시된 타이밍은 도 7에 도시된 데이터 출력 장치 700에 포함되는 시리얼라이저들 750으로 입력되는 데이터에 대한 타이밍일 수 있다.
도 11을 참조하면, GDL_OUT_B0<0:15>는 도 7의 시리얼라이저 751의 입력 데이터이다. GDL_OUT_B1<0:15>는 도 7의 시리얼라이저 752의 입력 데이터이다. GDL_OUT_B2<0:15>는 도 7의 시리얼라이저 753의 입력 데이터이다. GDL_OUT_B3<0:15>는 도 7의 시리얼라이저 754의 입력 데이터이다.
상기 데이터들에 대한 입력 타이밍은 제어 신호들 PINB_B0<0>, PINB_B1<0>, PINB_B2<0>, PINB_B3<0>에 의해 제어될 수 있다. 제어 신호 PINB_B0<0>에 응답하여 데이터 GDL_OUT_B0<0:15>가 시리얼라이저 751로 입력될 수 있다. 제어 신호 PINB_B1<0>에 응답하여 데이터 GDL_OUT_B1<0:15>가 시리얼라이저 752로 입력될 수 있다. 제어 신호 PINB_B2<0>에 응답하여 데이터 GDL_OUT_B2<0:15>가 시리얼라이저 753으로 입력될 수 있다. 제어 신호 PINB_B3<0>에 응답하여 데이터 GDL_OUT_B3<0:15>가 시리얼라이저 754로 입력될 수 있다. 상기 제어 신호들 PINB_B0<0>, PINB_B1<0>, PINB_B2<0>, PINB_B3<0>은 도 7에 도시된 출력 제어 회로들 730에 의해 생성될 수 있다.
GDL_OUT_B0<0:15>에 포함되는 데이터 D0, D1은 메모리 뱅크 0으로부터 출력되는 데이터이다. GDL_OUT_B1<0:15>에 포함되는 데이터 D2, D3은 메모리 뱅크 1로부터 출력되는 데이터이다. GDL_OUT_B2<0:15>에 포함되는 데이터 D4, D5는 메모리 뱅크 2로부터 출력되는 데이터이다. GDL_OUT_B3<0:15>에 포함되는 데이터 D6, D7은 메모리 뱅크 3으로부터 출력되는 데이터이다. GDL_OUT_B0<0:15>에 포함되는 데이터 D8, D9는 메모리 뱅크 0으로부터 출력되는 데이터이다. GDL_OUT_B1<0:15>에 포함되는 데이터 D10, D11은 메모리 뱅크 1로부터 출력되는 데이터이다. GDL_OUT_B2<0:15>에 포함되는 데이터 D12, D13은 메모리 뱅크 2로부터 출력되는 데이터이다. GDL_OUT_B3<0:15>에 포함되는 데이터 D14, D15는 메모리 뱅크 3으로부터 출력되는 데이터이다.
도 12는 본 출원의 실시 예에 따른 시리얼라이저 장치의 출력 타이밍을 도시하는 도면이다. 예를 들어, 도 12에 도시된 타이밍은 도 7에 도시된 시리얼라이저 들 700 또는 도 8에 도시된 시리얼라이저 장치 800이 도 9에 도시된 유닛 FIFO 회로 900 및 도 10에 도시된 저장 유닛 1000을 포함하여 구성되는 경우, 도 7에 도시된 래치 회로들 760 또는 도 8에 도시된 래치 회로들 850, 860으로부터 출력되는 데이터에 대한 타이밍일 수 있다.
도 12를 참조하면, 프리챠지 제어 신호들 PRECHARGE_POUT_B0<0>, PRECHARGE_POUT_B1<0>, PRECHARGE_POUT_B2<0> 및 PRECHARGE_POUT_B3<0>은 도 10에 도시된 출력 회로 1020으로 제공될 수 있다. 상기 프리챠지 제어 신호들은 도 10에 도시된 다수의 듀얼 포트 SRAM들 1010으로부터의 출력 데이터가 프리챠지 이후에 출력될 수 있도록 하기 위한 신호들이다. 상기 프리챠지 제어 신호 PRECHARGE_POUT_B0<0>에 응답하여 듀얼 포트 SRAM들 1010으로부터의 출력 데이터 POUT_B0<0>이 프리챠지 이후에 출력될 수 있다. 상기 프리챠지 제어 신호 PRECHARGE_POUT_B1<0>에 응답하여 듀얼 포트 SRAM들 1010으로부터의 출력 데이터 POUT_B1<0>이 프리챠지 이후에 출력될 수 있다. 상기 프리챠지 제어 신호 PRECHARGE_POUT_B2<0>에 응답하여 듀얼 포트 SRAM들 1010으로부터의 출력 데이터 POUT_B2<0>가 프리챠지 이후에 출력될 수 있다. 상기 프리챠지 제어 신호 PRECHARGE_POUT_B3<0>에 응답하여 듀얼 포트 SRAM들 1010으로부터의 출력 데이터 POUT_B3<0>이 프리챠지 이후에 출력될 수 있다.
출력 데이터 POUT_B0<0>, POUT_B1<0>, POUT_B2<0> 및 POUT_B3<0>은 도 9에 도시된 저장 유닛들 911-914로부터 출력되는 데이터이다. 상기 출력 데이터 POUT_B0<0>, POUT_B1<0>, POUT_B2<0> 및 POUT_B3<0>은 각각 제어 신호들 POUT_SEL_B0<0>, POUT_SEL_B1<0>, POUT_SEL_B2<0> 및 POUT_SEL_B3<0>에 응답하여 출력될 수 있다. 상기 제어 신호들 POUT_SEL_B0<0>, POUT_SEL_B1<0>, POUT_SEL_B2<0> 및 POUT_SEL_B3<0>은 도 9에 도시된 뱅크 선택 신호 BANK_SELECT에 대응하는 신호일 수 있다.
GDL_OUT_B02<0:15> 및 GDL_OUT_B13<0:15>는 도 7에 도시된 래치 회로들 760 또는 도 8에 도시된 래치 회로들 850, 860으로부터 출력되는 데이터이다. 상기 출력 데이터는 출력 데이터 POUT_B0<0>, POUT_B1<0>, POUT_B2<0> 및 POUT_B3<0>와, 제어 신호들 POUT_SEL_B0<0>, POUT_SEL_B1<0>, POUT_SEL_B2<0> 및 POUT_SEL_B3<0>이 모두 로직 "하이(High)" 레벨인 경우에 출력될 수 있다.
GDL_OUT_B02<0:15>에 포함되는 데이터 D0, D1은 메모리 뱅크 0으로부터 출력되는 데이터이다. GDL_OUT_B13<0:15>에 포함되는 데이터 D2, D3은 메모리 뱅크 1로부터 출력되는 데이터이다. GDL_OUT_B02<0:15>에 포함되는 데이터 D4, D5는 메모리 뱅크 2로부터 출력되는 데이터이다. GDL_OUT_B13<0:15>에 포함되는 데이터 D6, D7은 메모리 뱅크 3으로부터 출력되는 데이터이다. GDL_OUT_B02<0:15>에 포함되는 데이터 D8, D9는 메모리 뱅크 0으로부터 출력되는 데이터이다. GDL_OUT_B13<0:15>에 포함되는 데이터 D10, D11은 메모리 뱅크 1로부터 출력되는 데이터이다. 이러한 출력 데이터는 앞서서 설명한 바와 같이 데이터 패드 DQ의 출력단을 통하여 출력될 수 있다.
도 13은 본 출원의 실시 예에 따른 메모리 디바이스의 데이터 입력 타이밍을 도시하는 도면이다. 예를 들어, 도 13에 도시된 타이밍은 메모리 디바이스의 특정 저장 영역(예; 메모리 뱅크)에 라이트될 데이터에 대한 입력 후 처리 결과에 따른 타이밍을 나타낸다.
도 13을 참조하면, 데이터 패드 DQ를 통하여 입력된 데이터 D0 - D15는 홀수번째 데이터와 짝수번째 데이터의 2개 그룹으로 분리된 후 정렬된다. 즉, 입력된 데이터 D0 - D15는 특정 클럭의 라이징 에지(rising edge)에서의 데이터 D0, D2, D4, D6 ?? D14와, 폴링 에지(falling edge)에서의 데이터 D1, D3, D5, D7 ?? D15로 분리된 후 정렬된다.
다음에, 2N 크기의 데이터는 4N 크기의 데이터로 디시리얼라이즈(deserialize)된다. 이에 따라 DL_EVEN_LB<7:0>, DL_EVEN_HB<15:8>, DL_EVEN_LB<7:0>, DL_EVEN_HB<15:8>의 데이터가 생성된다.
그 다음에, 4N 크기의 데이터는 8N 크기의 데이터로 디시리얼라이즈(deserialize)된다. 이에 따라 GDL_IN_B0<0:15>, GDL_IN_B1<0:15>, GDL_IN_B2<0:15>, GDL_IN_B3<0:15>의 데이터가 생성된다.
도 14는 본 출원의 실시 예들에 따른 듀얼 포트 정적 램 셀(dual port static random access memory (SRAM) cell) 1400을 도시하는 도면이다. 예를 들어, 듀얼 포트 SRAM 셀 1400은 도 10에 도시된 dual port SRAM들 1011, 1012, 1013, 1014 중에서 어느 하나일 수 있다.
도 14를 참조하면, 듀얼 포트 SRAM 셀 1400은 트랜지스터들 M1, M2, M3, M4, M5, M6, M7, M8을 포함할 수 있다. 트랜지스터들 M1, M2, M3, M4는 노드 N1, N2를 가지는 저장(storage) 회로를 구성할 수 있다. 트랜지스터들 M5, M6은 노드 N1, N2에 결합되는 라이트 포트(write port) 회로를 구성할 수 있다. 트랜지스터들 M7, M8은 노드 N1, N2에 결합되는 리드 포트(read port) 회로를 구성할 수 있다. 다양한 실시 예들에 있어서, 트랜지스터들 M1, M2은 PMOS 트랜지스터일 수 있고, 트랜지스터들 M3, M4, M5, M6, M7, M8은 NMOS 트랜지스터일 수 있다.
저장 회로의 트랜지스터 M1과 트랜지스터 M3은 전원 전압단 VCC와 접지단 VSS의 사이에 결합될 수 있다. 트랜지스터 M1은 전원 전압단 VCC에 결합되는 제1 단자(예; 소오스)와, 제2 단자(예; 게이트)와, 제3 단자(예; 드레인)를 포함할 수 있다. 트랜지스터 M3은 트랜지스터 M1의 제3 단자에 결합되는 제1 단자(예; 드레인)와, 트랜지스터 M1의 제2 단자에 결합되는 제2 단자(예; 게이트)와, 접지단 VSS에 결합되는 제3 단자(예; 소오스)를 포함할 수 있다. 트랜지스터 M1의 제2 단자와 트랜지스터 M3의 제2 단자는 노드 N1에 결합될 수 있다. 트랜지스터 M1의 제3 단자와 트랜지스터 M3의 제1 단자는 노드 N2에 결합될 수 있다.
트랜지스터 M2와 트랜지스터 M4는 전원 전압단 VCC와 접지단 VSS의 사이에 결합될 수 있다. 트랜지스터 M2는 전원 전압단 VCC에 결합되는 제1 단자(예; 소오스)와, 제2 단자(예; 게이트)와, 제3 단자(예; 드레인)를 포함할 수 있다. 트랜지스터 M4는 트랜지스터 M2의 제3 단자에 결합되는 제1 단자(예; 드레인)와, 트랜지스터 M2의 제2 단자에 결합되는 제2 단자(예; 게이트)와, 접지단 VSS에 결합되는 제3 단자(예; 소오스)를 포함할 수 있다. 트랜지스터 M2의 제2 단자와 트랜지스터 M4의 제2 단자는 노드 N2에 결합될 수 있다. 트랜지스터 M2의 제3 단자와 트랜지스터 M4의 제1 단자는 노드 N1에 결합될 수 있다.
트랜지스터 M1의 제2 단자와 트랜지스터 M3의 제2 단자가 결합된 노드 N1에 트랜지스터 M2의 제3 단자와 트랜지스터 M4의 제1 단자가 결합될 수 있다. 트랜지스터 M2의 제2 단자와 트랜지스터 M4의 제2 단자가 결합된 노드 N2에 트랜지스터 M1의 제3 단자와 트랜지스터 M3의 제1 단자가 결합될 수 있다.
트랜지스터들 M1, M3은 하나의 인버터를 형성하고, 트랜지스터들 M2, M4는 다른 하나의 인버터를 형성할 수 있다. 즉, 트랜지스터들 M1, M2, M3, M4는 2개의 교차 결합된 인버터들을 포함하는 래치(latch)를 형성할 수 있다.
트랜지스터 M1의 제3 단자와 트랜지스터 M3의 제1 단자는 함께 결합되어 데이터 노드 N1을 형성할 수 있다. 트랜지스터 M2의 제3 단자와 트랜지스터 M4의 제1 단자는 함께 결합되어 데이터 노드 N2를 형성할 수 있다.
라이트 포트 회로의 트랜지스터 M5는 노드 N1과 데이터 라인 DLB간의 패스 게이트로서 기능하고, 트랜지스터 M6은 노드 2와 데이터 라인 DL간의 패스 게이트로서 기능할 수 있다.
트랜지스터 M5는 제1 단자(예; 소오스)와, 제2 단자(예; 게이트)와, 제3 단자(예; 드레인)를 포함할 수 있다. 트랜지스터 M5의 제1 단자는 노드 N1에 결합될 수 있다. 트랜지스터 M5의 제2 단자는 라인 WRT_SEL에 결합될 수 있다. 트랜지스터 M5의 제3 단자는 데이터 라인 DLB에 결합될 수 있다. 트랜지스터 M6은 제1 단자(예; 소오스)와, 제2 단자(예; 게이트)와, 제3 단자(예; 드레인)를 포함할 수 있다. 트랜지스터 M6의 제1 단자는 노드 N2에 결합될 수 있다. 트랜지스터 M6의 제2 단자는 라인 WRT_SEL에 결합될 수 있다. 트랜지스터 M6의 제3 단자는 데이터 라인 DL에 결합될 수 있다.
다양한 실시 예들에 있어서, 데이터 라인 쌍 DL, DLB는 라이트 비트 라인일 수 있고, 라인 WRT_SEL은 라이트 워드 라인일 수 있다. 예를 들어, 메모리 셀 어레이가 SRAM 셀 1400과 동일한 구성을 가지는 다수의 메모리 셀들을 포함하는 경우, 라이트를 위한 비트 라인 쌍 BLB, BL은 메모리 어레이의 컬럼(column) 내에 있는 메모리 셀의 트랜지스터들 M5, M6 각각의 드레인에 결합될 수 있으며, 라이트를 위한 워드 라인 WL은 메모리 어레이의 로우(row) 내에 있는 메모리 셀의 트랜지스터들 M5, M6 각각의 게이트에 결합될 수 있다.
SRAM 셀 1400의 라이트 동작에 있어서, SRAM 셀 1400에 라이트될 데이터는 데이터 라인 쌍 DL, DLB에 인가될 수 있다. 라인 WRT_SEL가 활성화되면, 트랜지스터들 M5, M6은 턴온되고, 이에 따라 데이터 라인 쌍 DL, DLB 상의 데이터가 저장 회로에 포함되는 노드들 N1, N2로 전달되어 라이트될 수 있다.
리드 포트 회로의 트랜지스터들 M7, M8은 저장 회로의 노드 1과 데이터 라인 QOUT간의 패스 게이트로서 기능할 수 있다.
트랜지스터 M7은 제1 단자(예; 드레인)와, 제2 단자(예; 게이트)와, 제3 단자(예; 소오스)를 포함할 수 있다. 트랜지스터 M7의 제2 단자는 노드 N1에 결합될 수 있다. 트랜지스터 M7의 제3 단자는 접지단 VSS에 결합될 수 있다. 트랜지스터 M8은 제1 단자(예; 소오스)와, 제2 단자(예; 게이트)와, 제3 단자(예; 드레인)를 포함할 수 있다. 트랜지스터 M8의 제1 단자는 트랜지스터 M7의 제1 단자에 결합될 수 있다. 트랜지스터 M8의 제2 단자는 라인 RD_SEL에 결합될 수 있다. 트랜지스터 M8의 제3 단자는 데이터 라인 QOUT에 결합될 수 있다.
다양한 실시 예들에 있어서, 데이터 라인 QOUT은 리드 비트 라인일 수 있고, 라인 RD_SEL은 리드 워드 라인일 수 있다. 예를 들어, 메모리 셀 어레이가 SRAM 셀 1400과 동일한 구성을 가지는 다수의 메모리 셀들을 포함하는 경우, 리드를 위한 비트 라인 BL은 메모리 어레이의 컬럼(column) 내에 있는 메모리 셀의 트랜지스터 M8의 드레인에 결합될 수 있으며, 리드를 위한 워드 라인 WL은 메모리 어레이의 로우(row) 내에 있는 메모리 셀의 트랜지스터 M8의 게이트에 결합될 수 있다.
SRAM 셀 1400의 리드 동작에 있어서, 데이터 라인 QOUT은 특정 레벨(예; 로직 "1" 또는 "하이(H)") 값으로 미리 충전될 수 있다. 라인 RD_SEL이 활성화되면, 트랜지스터 M8은 턴온될 수 있다. 노드 1에 저장된 데이터는 트랜지스터 M7을 턴온 또는 턴오프시킬 수 있다. 예를 들면, 노드 N1에 "하이" 레벨 값이 저장되면, 트랜지스터 N7은 턴온될 수 있다. 이에 따라, 턴온된 트랜지스터들 M7, N8은 리드 비트 라인으로서 데이터 라인 QOUT이 트랜지스터 M7의 소오스 단자에서의 로우 레벨 논리값 또는 기준 전압 VSS을 갖도록 유도할 수 있다. 즉, 트랜지스터들 M7, N8은 pulling 동작을 수행할 수 있다.
반면에, 노드 N1에 "로우" 레벨 값이 저장되면, 트랜지스터 N7은 턴오프되어 개방 회로로서 동작할 수 있다. 이에 따라, 리드 비트 라인으로서 데이터 라인 QOUT에는 기 충전된 "하이" 레벨 값이 유지될 수 있다. 이와 같이 데이터 라인 QOUT에 나타내는 레벨 값을 감지함으로써 저장 회로의 노드 N1에 라이트된 데이터의 논리값을 검출할 수 있다.
도 15는 본 출원의 실시 예들에 따른 저장 유닛 1500을 도시하는 도면이다. 예를 들어, 저장 유닛 1500은 도 10에 도시된 저장 유닛 1000에 대응하는 구성요소일 수 있다.
도 15를 참조하면, 저장 유닛 1500은 듀얼 포트 SRAM 셀 칩 DP_SCELL 1510과, 출력 회로 1520을 포함할 수 있다. 듀얼 포트 SRAM 셀 칩 DP_SCELL 1510은 다수(예; 4개)의 듀얼 포트 SRAM 셀들을 포함할 수 있고, 각 듀얼 포트 SRAM 셀은 도 14에 도시된 바와 같은 구조를 가질 수 있다.
DP_SCELL 1510은 데이터 라인 쌍 DL, DLB에 결합되는 단자들과, 데이터 라인 QOUT에 결합되는 단자와, 라이트 제어 신호 WRT_SEL을 수신하도록 결합되는 단자와, 리드 제어 신호 RD_SEL을 수신하도록 결합되는 단자를 포함할 수 있다. 라이트 제어 신호 WRT_SEL에 응답하여 DP_SCELL 1510은 데이터 PIN<3:0>을 내부의 저장 노드(예; 도 14의 N1, N2)에 라이트할 수 있다. 리드 제어 신호 RD_SEL에 응답하여 DP_SCELL 1510은 내부의 저장 노드(예; 도 14의 N1, N2)에 라이트된 데이터 POUT<3:0>를 리드하여 출력할 수 있다.
입출력 회로 1520은 트랜지스터들 M11, M12와, 인버터들 I1, I2를 포함할 수 있다. 트랜지스터 M11은 제1 단자, 제2 단자 및 제3 단자를 포함할 수 있다. 트랜지스터 M11의 제1 단자는 전원 전압단 VCC에 결합될 수 있다. 트랜지스터 M11의 제2 단자는 신호 PCHB를 수신하도록 결합될 수 있다. 트랜지스터 M11의 제3 단자는 데이터 노드 N20에 결합될 수 있다. 다양한 실시 예에 있어서, 신호 PCHB는 트랜지스터 M11을 턴온시키기 위한 제어 신호로서, 이에 따라 DP_SCELL 1510의 프리챠지 이후에 데이터가 출력될 수 있다. 신호 PCHB는 도 10에 도시된 Pre charge 신호와, 도 12에 도시된 PRECHARGE_POUT_B0<0>, PRECHARGE_POUT_B1<0>, PRECHARGE_POUT_B2<0>, PRECHARGE_POUT_B3<0>에 대응하는 신호일 수 있다.
인버터들 I1, I2는 각각 상보적으로 결합되는 입력 단자 및 출력 단자를 포함할 수 있으며, 래치(latch) 회로로서 기능할 수 있다. 즉, 인버터 I1의 입력 단자는 인버터 I2의 출력 단자에 결합되고, 인버터 I1의 출력 단자는 인버터 I2의 입력 단자에 결합되고, 인버터 I1의 출력 단자와 인버터 I2의 입력 단자는 데이터 노드 N20에 결합될 수 있다.
트랜지스터 M12는 제1 단자, 제2 단자 및 제3 단자를 포함할 수 있다. 트랜지스터 M12의 제1 단자는 데이터 노드 N20에 결합될 수 있다. 트랜지스터 M12의 제2 단자는 신호 POR을 수신하도록 결합될 수 있다. 트랜지스터 M12의 제3 단자는 접지 전압단 VSS에 결합될 수 있다. 신호 POR에 응답하여 트랜지스터 M12는 턴온 또는 턴오프될 수 있다. 트랜지스터 M12가 턴오프됨에 따라 래치 회로에 의해 데이터 노드 N20에 나타나는 출력 데이터가 유지될 수 있다.
이와 같이 출력 회로 1520은 DP_SCELL 1510의 프리챠지 이후에 데이터가 출력되도록 하고, 출력 회로 1520의 인버터들 I1, I2와 트랜지스터 M12는 데이터 노드 N20에 출력 데이터가 유지되도록 하는 키퍼(keeper)로서 동작할 수 있다.
도 16은 본 출원의 실시 예들에 따른 선택 회로 1600을 도시하는 도면이다. 예를 들어, 도 16에 도시된 선택 회로 1600은 도 9에 도시된 멀티플렉서 920에 대응하는 구성요소일 수 있다.
도 16을 참조하면, 선택 회로 1600은 게이트들 N1, N2, N3와, 인버터들 I11, I12와, 버퍼 TB를 포함할 수 있다.
게이트 N1은 신호 OUTB_INT<0>을 수신하도록 결합된 제1 입력 단자와, 신호 OUTB_INT<1>을 수신하도록 결합된 제2 입력 단자와, 출력 단자를 포함할 수 있다. 게이트 N1은 수신된 신호들을 특정 연산(예; NAND)하여 출력 단자를 통해 출력할 수 있다. 게이트 N2는 신호 OUTB_INT<2>를 수신하도록 결합된 제1 입력 단자와, 신호 OUTB_INT<3>을 수신하도록 결합된 제2 입력 단자와, 출력 단자를 포함할 수 있다. 게이트 N2는 수신된 신호들을 특정 연산(예; NAND)하여 출력 단자를 통해 출력할 수 있다. 게이트 N3은 게이트 N1의 출력 단자에 결합된 제1 입력 단자와, 게이트 N2의 출력 단자에 결합된 제2 입력 단자와, 출력 단자를 포함할 수 있다. 게이트 N3은 게이트 N1의 출력과 게이트 N2의 출력을 특정 연산(예; NOR)하여 출력 단자를 통해 출력할 수 있다.
인버터 I11은 게이트 N1의 출력 단자에 결합된 입력 단자와, 출력 단자를 포함할 수 있다. 인버터 I11은 게이트 N3의 출력을 특정 연산(예; inverting)하여 출력 단자를 통해 출력할 수 있다. 인버터 I12는 인버터 I11의 출력 단자에 결합된 입력 단자와, 출력 단자를 포함할 수 있다. 인버터 I12는 인버터 I11의 출력을 특정 연산(예; inverting)하여 출력 단자를 통해 출력할 수 있다. 인버터 I12는 신호 OUTB_SEL을 출력할 수 있다.
버퍼 TB는 인버터 I11의 출력 단자에 결합되는 입력 단자와, 제어 신호를 수신하도록 결합되는 제어 단자와, 출력 단자를 포함할 수 있다. 버퍼 TB는 인버터 I12의 출력을 수신하고, 수신된 신호를 제어 신호 SEL_BANK에 따라 출력할 수 있다. 다양한 실시 예에 있어서, 버퍼 TB는 메모리 뱅크 선택 제어 신호 SEL_BANK의 값에 따라 해당하는 메모리 뱅크로부터 출력되는 데이터를 선택하여 출력 데이터 PLDOUTB로서 출력할 수 있다.
예를 들어, 뱅크 선택 제어 신호 SEL_BANK가 메모리 뱅크 0를 선택하기 위한 값을 가지는 경우, 버퍼 TB는 메모리 뱅크 0으로부터 출력되는 데이터에 해당하는 신호 OUTB_SEL을 출력할 수 있다. 뱅크 선택 제어 신호 SEL_BANK가 메모리 뱅크 1을 선택하기 위한 값을 가지는 경우, 버퍼 TB는 메모리 뱅크 1로부터 출력되는 데이터에 해당하는 신호 OUTB_SEL을 출력할 수 있다. 뱅크 선택 제어 신호 SEL_BANK가 메모리 뱅크 2를 선택하기 위한 값을 가지는 경우, 버퍼 TB는 메모리 뱅크 2로부터 출력되는 데이터에 해당하는 신호 OUTB_SEL을 출력할 수 있다. 뱅크 선택 제어 신호 SEL_BANK가 메모리 뱅크 3을 선택하기 위한 값을 가지는 경우, 버퍼 TB는 메모리 뱅크 3으로부터 출력되는 데이터에 해당하는 신호 OUTB_SEL을 출력할 수 있다.
전술한 바와 같이, 본 출원의 실시 예들은 메모리 디바이스에 포함되는 셀 어레이에서 출력되는 병렬 데이터를 직렬데이터로 변환하여 출력하는 새로운 구조의 시리얼라이저와, 이를 포함하는 데이터 출력 장치 및 메모리 디바이스를 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 입력 데이터를 저장하도록 병렬로 결합되며, 미리 정해진 멀티-비트의 저장 영역을 가지는 다수의 저장 유닛들; 및
    상기 다수의 저장 유닛들 중에서 어느 한 저장 유닛의 출력을 선택하기 위한 선택기를 포함하고,
    상기 다수의 저장 유닛들 각각은,
    다수의 듀얼 포트 정적 램(static random access memory, SRAM) 셀들; 및
    상기 셀들 중에서 어느 한 셀에 저장된 데이터를 상기 셀들의 프리챠지 이후에 출력하는 출력 회로를 포함하는 데이터 출력 장치.
  2. 삭제
  3. 청구항 1에 있어서, 상기 다수의 듀얼 포트 SRAM 셀들 각각은,
    데이터 저장을 위한 적어도 하나의 노드를 포함하는 저장 회로;
    라이트 데이터 라인에 입력된 라이트 데이터를 상기 노드에 라이트하는 라이트 포트 회로; 및
    상기 노드에 저장된 데이터를 리드하여 리드 데이터를 데이터 출력 노드로 출력하는 리드 포트 회로를 포함하는 데이터 출력 장치.
  4. 청구항 3에 있어서, 상기 저장 회로는,
    전원 전압단과 제1 저장 노드의 사이에 결합된 제1 트랜지스터;
    상기 전원 전압단과 제2 저장 노드의 사이에 결합된 제2 트랜지스터;
    상기 제1 저장 노드와 접지 전압단의 사이에 결합된 제3 트랜지스터; 및
    상기 제2 저장 노드와 상기 접지 전압단의 사이에 결합된 제4 트랜지스터를 포함하는 데이터 출력 장치.
  5. 청구항 4에 있어서, 상기 라이트 포트 회로는,
    제1 데이터 라인과 상기 제1 저장 노드의 사이에 결합되며, 라이트 제어 신호에 응답하여 상기 제1 데이터 라인의 데이터를 상기 제1 저장 노드로 패스하는 제5 트랜지스터; 및
    제2 데이터 라인과 상기 제2 저장 노드의 사이에 결합되며, 상기 라이트 제어 신호에 응답하여 상기 제2 데이터 라인의 데이터를 상기 제2 저장 노드로 패스하는 제6 트랜지스터를 포함하는 데이터 출력 장치.
  6. 청구항 5에 있어서, 상기 리드 포트 회로는,
    상기 접지 전압단과 출력 데이터 라인의 사이에 결합되며, 리드 제어 신호에 응답하여 상기 제1 저장 노드의 데이터를 상기 출력 데이터 라인으로 패스하는 제7 트랜지스터 및 제8 트랜지스터를 포함하는 데이터 출력 장치.
  7. 청구항 3에 있어서, 상기 출력 회로는,
    상기 데이터 출력 노드로 출력되는 리드 데이터를 래치하기 위한 래치 회로;
    전원 전압단과 상기 데이터 출력 노드의 사이에 결합되고, 상기 리드 데이터가 상기 셀의 프리챠지 이후에 출력되도록 제어하는 제1 트랜지스터; 및
    상기 데이터 출력 노드와 상기 접지 전압단의 사이에 결합되고, 상기 데이터 출력 노드로 상기 리드 데이터의 출력이 유지되도록 제어하는 제2 트랜지스터를 포함하는 데이터 출력 장치.
  8. 청구항 7에 있어서, 상기 래치 회로는,
    상기 데이터 출력 노드와 상기 제2 트랜지스터의 사이에 교차 결합된 제1 인터버 및 제2 인버터를 포함하는 데이터 출력 장치.
  9. 청구항 1에 있어서, 상기 다수의 저장 유닛들은, 16-비트의 저장 영역을 가지며,
    상기 다수의 저장 유닛들 각각은, 4-비트의 저장 영역을 가지는 데이터 출력 장치.
  10. 청구항 9에 있어서, 상기 다수의 저장 유닛들은 제1 내지 제4 저장 유닛들을 포함하고,
    상기 선택기는,
    상기 제1 저장 유닛의 출력과 상기 제2 저장 유닛의 출력을 낸드 연산하여 출력하는 제1 게이트;
    상기 제3 저장 유닛의 출력과 상기 제4 저장 유닛의 출력을 낸드 연산하여 출력하는 제2 게이트;
    상기 제1 게이트의 출력과 상기 제2 게이트의 출력을 노어 연산하여 출력하는 제3 게이트;
    상기 제3 게이트의 출력을 인버팅하여 출력하는 제1 인버터;
    상기 제1 인버터의 출력을 인버팅하여 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력을 메모리 뱅크 선택 신호에 응답하여 출력하는 버퍼를 포함하는 데이터 출력 장치.
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