KR100642436B1 - 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로 - Google Patents

향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로 Download PDF

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Abstract

본 발명은 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 관한 것으로, 본 발명에 따른 파이프 래치 회로는, 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서, 글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 복수 비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부; 제1 선택 제어 신호에 응답하여 복수 비트 중 절반의 입력 데이터들을 선택하여 출력하는 제1 먹스 회로; 제2 선택 제어 신호에 응답하여, 제1 먹스 회로로부터 수신되는 절반의 입력 데이터들 중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및 출력 래치 제어 신호들에 응답하여 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함한다. 바람직하게, 제1 먹스 회로는 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함한다. 본 발명에서는 프리페치된 데이터들을 설정된 출력 순서로 정렬시키는데 필요한 멀티플렉서의 수를 줄임으로써, 전체 칩 사이즈와, 파이프 래치 회로의 소비 전류가 감소될 수 있다.
파이프 래치 회로, 선택 제어 신호, 칼럼 어드레스, 멀티플렉서, 래치

Description

향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로{Pipe latch circuits of multi-bit pre-fetch type semiconductor memory device with improved structure}
도 1은 종래의 파이프 래치 회로를 포함하는 멀티-비트 프리페치 타입 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 파이프 래치 회로의 상세한 블록도이다.
도 3은 본 발명의 일실시예에 따른 파이프 래치 회로와, 출력 드라이버를 나타내는 도면이다.
도 4는 도 3에 도시된 파이프 래치 회로의 상세한 블록도이다.
도 5는 도 4에 도시된 래치의 상세한 회로도이다.
도 6은 도 4에 도시된 멀티플렉서의 상세한 회로도이다.
도 7은 도 4에 도시된 파이프 래치 회로의 시퀀셜 모드(sequential mode) 동작과 관련된 신호들의 타이밍도이다.
도 8은 도 4에 도시된 파이프 래치 회로의 인터리브 모드(interleave mode) 동작과 관련된 신호들의 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 파이프 래치 회로와, 출력 드라이버를 나타내는 도면이다.
도 10은 도 9에 도시된 파이프 래치 회로의 상세한 블록도이다.
도 11은 도 10에 도시된 파이프 래치 회로의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : 파이프 래치 회로 110, 210 : 제1 래치부
120, 220 : 제1 먹스 회로 130, 230 : 제2 먹스 회로
140, 240 : 제2 래치부 111, 211 : 이븐(even) 래치 회로
112, 212 : 오드(odd) 래치 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치의 데이터 입출력 동작은 외부 클럭 신호에 기초하여 발생되는 내부 클럭 신호에 동기하여 이루어진다. 이러한 동기식 반도체 메모리 장치의 종류로서는 SDR(single data rate) SDRAM(synchronous dynamic random access memory), DDR(double data rate) SDRAM, 및 DDR2 SDRAM 등이 있다. 이 중에서 DDR2 SDRAM은 일반적으로 4 비트 프리페치 스킴(scheme)을 사용하고 있다. 4 비트 프리페치 스킴은 하나의 독출 명령에 대하여 4 비트의 데이터를 메모리셀로부터 병렬로 독출하고, 그 독출된 4 비트의 데이터를 2 클럭 사이클 동안에 동일한 데이터 입출력 핀을 통하여 출력하는 방식이다. 이러한 구조를 가지는 일반적인 DDR2 SDRAM이 도 1에 도시되어 있다. 도 1은 종래의 파이프 래치 회로를 포함하는 멀티-비트 프리페치 타입 반도체 메모리 장치의 개략적인 블록도이다. 도 1을 참고하면, 반도체 메모리 장치(10)는 제어부(11), 어드레스 입력부(12), 뱅크 제어 회로(13), 내부 코아(core) 회로(14), 입출력 게이트 회로(15), 파이프 래치 회로(16), 출력 드라이버(17), 입력 회로(18), 및 입력 리시버(19)를 포함한다. 상기 파이프 래치 회로(16)는 글로벌 입출력 라인(GIO)을 통하여 상기 입출력 게이트 회로(15)로부터 수신되는 데이터들(D0-D3)을 수신하고, 제어 신호들(PIN, SOSEZO, SOSEZ1_RD, SOSEZ1_FD, RPOUT, FPOUT)에 응답하여, 시퀀셜 모드 또는 인터리브 모드의 데이터 순서로 상기 데이터들(D0-D3)을 출력한다. 도 1에서, 상기 파이프 래치 회로(16)를 제외한 나머지 상기 반도체 메모리 장치(10)의 내부 블록들의 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 2는 도 1에 도시된 파이프 래치 회로의 상세한 블록도이다. 도 2를 참고하면, 파이프 래치 회로(16)는 제1 래치부(20), 제1 먹스 회로(30), 제2 먹스 회로(40), 및 제2 래치부(50)를 포함한다. 상기 제1 래치부(20)는 제어 신호(PIN)에 응답하여 글로벌 입출력 라인(GIO)으로부터 프리페치된 데이터들(D0-D3)을 각각 동시에 래치하는 래치들(21-24)을 포함한다. 상기 제1 먹스 회로(30)는 멀티플렉서들(31-34)을 포함한다. 상기 멀티플렉서들(31, 32)은 제어 신호(SOSEZ0)에 응답하여 상기 래치들(21, 22)로부터 수신되는 상기 데이터들(D0, D1) 중 하나를 각각 선택하고, 그 선택된 데이터를 제1 선택 데이터들(PRE_RD1, PRE_FD1)로서 각각 출력한다. 상기 멀티플렉서들(33, 34)은 상기 제어 신호(SOSEZ0)에 응답하여 상기 래치들(23, 24)로부터 수신되는 상기 데이터들(D2, D3) 중 하나를 각각 선택하고, 그 선택된 데이터를 제2 선택 데이터들(PRE_RD2, PRE_FD2)로서 각각 출력한다. 상기 제2 먹스 회로(40)는 멀티플렉서들(41, 42)을 포함한다. 상기 멀티플렉서(41)는 제어 신호(SOSEZ1_RD)에 응답하여, 상기 제1 선택 데이터들(PRE_RD1, PRE_FD1) 중 하나를 선택하고, 그 선택된 데이터를 출력하고, 상기 멀티플렉서(42)는 제어신호(SOSEZ1_FD)에 응답하여, 상기 제2 선택 데이터들(PRE_RD2, PRE_FD2) 중 하나를 선택하고, 그 선택된 데이터를 출력한다. 상기 제2 래치부(50)는 래치들(51, 52)을 포함한다. 상기 래치(51)는 제어 신호(RPOUT)에 응답하여 상기 멀티플렉서(41)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(RDOB)로서 출력한다. 또, 상기 래치(52)는 제어신호(FPOUT)에 응답하여 상기 멀티플렉서(42)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(FDOB)로서 출력한다. 여기에서, 상기 제어 신호들(SOSEZ0, SOSEZ1_RD, SOSEZ1_FD)은 독출 명령이 발생될 때, 외부로부터 수신되는 칼럼 어드레스 신호에 기초하여 발생되는 신호들이다. 결과적으로, 상기 제어 신호들(SOSEZ0, SOSEZ1_RD, SOSEZ1_FD)에 의해 상기 파이프 래치 회로(16)로부터 출력될 상기 데이터들(D0-D3)의 순서가 결정된다. 한편, 상술한 종래의 상기 파이프 래치 회로(16)는 상기 데이터들(D0-D3)을 설정된 출력 순서로 정렬시키기 위해 6개의 멀티플렉서들을 포함한다. 파이프 래치 회로는 통상적으로 하나의 입출력 핀 마다 세개 내지 네개씩 연결되므로, 파이프 래치 회로가 차지하는 면적은 반도체 메모리 장치의 입출력 핀 수가 증가할 수록 더욱 증가하게 된다. 결과적으로 파이프 래치 회로의 크기가 반도체 메모리 장치의 내부 회로들을 설계하는 레이아웃(layout) 과정에서 큰 장애 요인이 될 수 있다. 또, 파이프 래치 회로의 크기의 증가로 인하여 전체 칩 사이즈가 증가되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 면적이 감소된 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 파이프 래치 회로는, 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서, 글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 4비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부; 제1 선택 제어 신호에 응답하여 상기 4 비트 중 절반의 입력 데이터들을 선택하여 출력하는 제1 먹스 회로; 제2 선택 제어 신호에 응답하여, 상기 제1 먹스 회로로부터 수신되는 상기 절반의 입력 데이터들 중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및 출력 래치 제어 신호들에 응답하여 상기 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함하고, 상기 제1 먹스 회로는 상기 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함한다.
또한, 본 발명에 따른 또 다른 파이프 래치 회로는,
멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서, 글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 8비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부; 제1 선택 제어 신호에 응답하여 입력 데이터의 짝수 비트의 입력 데이터들중 하나를 응답하여 출력하는 제 1 멀티플렉서들과, 입력 데이터의 홀수 비트의 입력 데이터들 중 하나를 응답하여 출력하는 제 2 멀티플렉서들을 포함하는 제1 먹스 회로; 제2 선택 제어 신호에 응답하여, 상기 제1 먹스 회로로부터 수신되는 출력 신호 들중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및 출력 래치 제어 신호들에 응답하여 상기 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함하고, 상기 제1 먹스 회로는 상기 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 파이프 래치 회로와, 출력 드라이버를 나타내는 도면이다. 도 3에서는 4비트 프리페치 스킴을 사용하는 반도체 메모리 장치(예를 들어, DDR2 SDRAM)에 적용될 수 있는 파이프 래치 회로가 도시되어 있다. 도 3을 참고하면, 파이프 래치 회로(100)는 글로벌 입출력 라인(GIO)을 통하여 내부 코아 회로(미도시)로부터 동시에 프리페치된 입력 데이터들(A0-A3)을 수신한다. 상기 파이프 래치 회로(100)는 입력 래치 제어 신호(PIN), 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD, SOSEZ0), 및 출력 래치 제어 신호들(RPOUT, FPOUT)에 응답하여, 출력 데이터들(IDQ0-IDQ3) 중 하나를 출력한다. 상기 출력 데이터들(IDQ0-IDQ3)은 각각 다른 순서로 정렬되는 상기 입력 데이터들(A0-A3)을 포함한다. 상기 출력 드라이버(101)는 출력 제어 신호(DQS)에 응답하여 상기 파이프 래치 회로(100)로부터 수신되는 출력 데이터(IDQ0-IDQ3 중 하나)를 출력한다.
도 4는 도 3에 도시된 파이프 래치 회로의 상세한 블록도이다. 도 4를 참고하면, 파이프 래치 회로(100)는 제1 래치부(110), 제1 먹스 회로(120), 제2 먹스 회로(130), 및 제2 래치부(140)를 포함한다. 상기 제1 래치부(110)는 이븐(even) 래치 회로(111)와 오드(odd) 래치 회로(112)를 포함한다. 상기 이븐 래치 회로(111)는 래치들(113, 114)을 포함하고, 상기 오드 래치 회로(112)는 래치들(115, 116)을 포함한다. 상기 래치들(113, 114)은 입력 래치 제어 신호(PIN)에 응답하여, 프리페치된 입력 데이터들(A0-A3) 중 짝수 비트의 입력 데이터들, 즉, 상기 입력 데이터들(A0, A2)을 각각 래치한다. 또, 상기 래치들(115, 116)은 상기 입력 래치 제어 신호(PIN)에 응답하여, 상기 입력 데이터들(A0-A3) 중 홀수 비트의 입력 데이터들, 즉, 상기 입력 데이터들(A1, A3)을 각각 래치한다. 이 때, 상기 입력 래치 제어 신호(PIN)는 상기 입력 데이터들(A0-A3)의 프리페치를 위해 발생된 독출 명령에 응답하여 인에이블되는 신호이다.
상기 제1 먹스 회로(120)는 멀티플렉서들(121, 122)을 포함한다. 상기 멀티플렉서(121)는 선택 제어 신호(SOSEZ1_RD)에 응답하여 상기 래치들(113, 114)로부터 수신되는 상기 입력 데이터들(A0, A2) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PRD)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ1_RD)가 로직 '1' 상태일 때(또는 인에이블될 때), 상기 멀티플렉서(121)가 상기 입력 데이터(A2)를 선택하고, 상기 선택 제어 신호(SOSEZ1_RD)가 로직 '0' 상태일 때(또는 디세이블될 때), 상기 멀티플렉서(121)가 상기 입력 데이터(A0)를 선택한다. 상기 멀티플렉서(122)는 선택 제어 신호(SOSEZ1_FD)에 응답하여 상기 래치들(115, 116)로부터 수신되는 상기 입력 데이터들(A1, A3) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PFD)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ1_FD)가 로직 '1' 상태일 때(또는 인에이블될 때), 상기 멀티플렉서(122)가 상기 입력 데이터(A3)를 선택하고, 상기 선택 제어 신호(SOSEZ1_FD)가 로직 '0' 상태일 때(또는 디세이블될 때), 상기 멀티플렉서(122)가 상기 입력 데이터(A1)를 선택한다.
상기 제2 먹스 회로(130)는 멀티플렉서들(131, 132)을 포함한다. 상기 멀티플렉서(131)는 선택 제어 신호(SOSEZ0)에 응답하여 상기 선택 데이터들(PRD, PFD) 중 하나를 선택하여 출력한다. 또, 상기 멀티플렉서(132)는 상기 선택 제어 신호(SOSEZ0)에 응답하여 상기 선택 데이터들(PFD, PRD) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ0)가 로직 '1' 상태일 때(또는 인에이블될 때) 상기 멀티플렉서(131)가 상기 선택 데이터(PFD)를, 상기 멀티플렉서(132)가 상기 선택 데이터(PRD)를 각각 선택한다. 또, 상기 선택 제어 신호(SOSEZ0)가 로직 '0' 상태일 때(또는 디세이블될 때) 상기 멀티플렉서(131)가 상기 선택 데이터(PRD)를, 상기 멀티플렉서(132)가 상기 선택 데이터(PFD)를 각각 선택한다. 여기에서, 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD, SOSEZ0)은 상기 입력 데이터들(A0-A3)의 프리페치를 위해 독출 명령이 발생될 때, 외부로부터 입력되는 칼럼 어드레스 신호들의 하위 일부 비트들의 값들에 따라 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는 하위 2비트들의 값들에 따라 그 로직 상태가 결정된다.
상기 제2 래치부(140)는 래치들(141, 142)을 포함한다. 상기 래치(141)는 출력 래치 제어 신호(RPOUT)에 응답하여, 상기 멀티플렉서(131)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(RD)로서 출력한다. 상기 래치(142)는 출력 래치 제어 신호(FPOUT)에 응답하여, 상기 멀티플렉서(132)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(FD)로서 출력한다. 이 때, 상기 출력 래치 제어 신호들(RPOUT, FPOUT)은 교대로 인에이블된다. 좀 더 상세하게는 상기 출력 래치 제 어 신호(RPOUT)가 인에이블된 후, 상기 출력 래치 제어 신호(FPOUT)가 인에이블된다. 따라서 상기 래치(141)가 상기 출력 데이터(RD)를 먼저 출력한 후, 상기 래치(142)가 상기 출력 데이터(FD)를 출력한다. 결과적으로, 상기 파이프 래치 회로(100)로부터 상기 출력 데이터들(RD, FD)을 포함하는 출력 데이터(IDQ0-IDQ3 중 하나)가 출력된다.
도 5는 도 4에 도시된 래치(113)의 상세한 회로도이다. 상기 래치들(114, 115, 116, 141, 142)의 구성 및 구체적인 동작은 상기 래치(113)와 유사하다. 도 5를 참고하면, 상기 래치(113)는 인버터(IV1), PMOS 트랜지스터들(P1, P2), NMOS 트랜지스터들(N1, N2), 및 래치 회로(LA)를 포함한다. 상기 래치 회로(LA)는 인버터들(IV2, IV3)을 포함한다. 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N1)는 CMOS 인버터 회로를 구성하고, 상기 PMOS 트랜지스터(P1), 상기 NMOS 트랜지스터(N2), 및 상기 인버터(IV1)는 상기 입력 래치 제어 신호(PIN)에 응답하여, 상기 CMOS 인버터 회로를 인에이블시키거나 또는 디세이블시킨다. 결국, 상기 입력 래치 제어 회로(PIN)가 인에이블될 때, 상기 래치 회로(113)가 상기 입력 데이터(A0)를 래치하여 출력한다.
도 6은 도 4에 도시된 멀티플렉서(121)의 상세한 회로도이다. 상기 멀티플렉서들(122, 131, 132)의 구성 및 구체적인 동작은 상기 멀티플렉서(121)와 유사하다. 도 6을 참고하면, 상기 멀티플렉서(121)는 인버터(IV)와 전송 게이트들(TG1, TG2)을 포함한다. 상기 인버터(IV)는 상기 선택 제어 신호(SOSEZ1_RD)를 반전시켜 출력한다. 상기 전송 게이트들(TG1, TG2)은 상기 입력 데이터들(A0, A2)을 각각 수 신한다. 상기 선택 제어 신호(SOSEZ1_RD)와 상기 인버터(IV)의 출력 신호에 응답하여, 상기 전송 게이트들(TG1, TG2) 중 하나가 턴 온된다. 그 결과 상기 입력 데이터들(A0, A2) 중 하나가 출력된다.
다음으로, 상기 파이프 래치 회로(100)의 동작을 좀 더 상세히 설명한다. 상기 파이프 래치 회로(100)는 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD, SOSEZ0)에 따라 시퀀셜(sequential) 모드 또는 인터리브(interleave) 모드로 동작한다. 먼저, 상기 시퀀셜 모드일 때 상기 파이프 래치 회로(100)의 동작을 설명하면 다음과 같다. 도 7은 도 4에 도시된 파이프 래치 회로의 시퀀셜 모드 동작과 관련된 신호들의 타이밍도이다. 도 7을 참고하면, 독출 명령(READ)에 응답하여 반도체 메모리 장치의 내부 코아 회로로부터 4비트의 입력 데이터들(A0-A3)이 동시에 프리페치된다. 상기 파이프 래치 회로(100)의 제1 래치부(110)는 글로벌 입출력 라인(GIO)을 통하여 수신되는 상기 입력 데이터들(A0-A3)을 입력 래치 제어 신호(PIN)에 응답하여 동시에 래치하여 출력한다. 예를 들어, 상기 독출 명령(READ)이 발생될 때 수신되는 칼럼 어드레스 신호의 최하위 비트들(B1,B0)(미도시)의 값들이 '00'일 때(즉, 상기 비트들(B1B0)의 값들이 0일 때), 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)은 초기에 상기 비트(B1)의 값과 동일한 로직 '0'로 되고, 제2 래치부(140)로부터 2비트의 데이터가 출력된 후, 로직 '1'로 변경된다. 이 때, 상기 선택 제어 신호(SOSEZ0)는 상기 파이프 래치 회로(100)에 의해 상기 입력 데이터들(A0-A3)이 모두 출력될 때까지 상기 비트(B0)의 값과 동일한 로직 '0' 상태를 유지한다. 초기에, 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '0' 상태이므로, 상기 멀티플렉서(121)는 상기 입력 데이터(A0)를 선택하여, 선택 데이터(PRD)로서 출력하고, 상기 멀티플렉서(122)는 상기 입력 데이터(A1)를 선택하여, 선택 데이터(PFD)로서 출력한다.
또, 상기 선택 제어 신호(SOSEZ0)가 로직 '0' 상태이므로, 상기 멀티플렉서(131)가 상기 선택 데이터(PRD)를 선택하여 출력하고, 상기 멀티플렉서(132)가 상기 선택 데이터(PFD)를 선택하여 출력한다. 상기 제2 래치부(140)의 래치(141)는 출력 래치 제어 신호(RPOUT)에 응답하여 상기 선택 데이터(PRD)를 래치하고, 출력 데이터(RD)로서 출력한다. 결과적으로, 상기 출력 데이터(RD)는 상기 입력 데이터(A0)를 포함한다. 또, 상기 제2 래치부(140)의 래치(142)는 출력 래치 제어 신호(FPOUT)에 응답하여 상기 선택 데이터(PFD)를 래치하고, 출력 데이터(FD)로서 출력한다. 결과적으로, 상기 출력 데이터(FD)는 상기 입력 데이터(A1)를 포함한다. 이 후, 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '1' 상태로 변경된다. 따라서 상기 멀티플렉서(121)는 상기 입력 데이터(A2)를 선택하여, 상기 선택 데이터(PRD)로서 출력하고, 상기 멀티플렉서(122)는 상기 입력 데이터(A3)를 선택하여, 상기 선택 데이터(PFD)로서 출력한다. 또, 상기 멀티플렉서(131)는 상기 선택 데이터(PRD)를, 상기 멀티플렉서(132)는 상기 선택 데이터(PFD)를 각각 선택하여 출력한다. 결과적으로, 상기 선택 데이터(PRD)는 상기 입력 데이터(A2)를 포함하고, 상기 선택 데이터(PFD)는 상기 입력 데이터(A3)를 포함한다. 따라서 상기 파이프 래치 회로(100)는 상기 칼럼 어드레스 신호의 상기 비트들(B1B0)의 값들이 '00'일 때, A0, A1, A2, A3의 순서를 가지는 출력 데이터(IDQ0)를 출력한다.
또, 상기 비트들(B1B0)의 값들이 '01'일 때(즉, 상기 비트들(B1B0)의 값들이 1일 때), 초기에, 상기 선택 제어 신호(SOSEZ1_RD)는 로직 '1', 상기 선택 제어 신호(SOSEZ1_FD)는 로직 '0' 상태로 된다. 이 후, 상기 파이프 래치 회로(100)로부터 2비트의 데이터가 출력되면, 상기 선택 제어 신호(SOSEZ1_RD)는 로직 '0', 상기 선택 제어 신호(SOSEZ1_FD)는 로직 '1' 상태로 변경된다. 이 때, 상기 선택 제어 신호(SOSEZ0)는 로직 '1' 상태로 유지된다. 그 결과 상기 파이프 래치 회로(100)가 상술한 것과 유사하게 동작하여, A1, A2, A3, A0의 순서를 가지는 출력 데이터(IDQ1)를 출력한다.
또, 상기 비트들(B1B0)의 값들이 '10'일 때(즉, 상기 비트들(B1B0)의 값들이 2일 때), 초기에 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '1' 상태로 되고, 상기 파이프 래치 회로(100)로부터 2비트의 데이터가 출력되면, 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '0' 상태로 변경된다. 이 때, 상기 선택 제어 신호(SOSEZ0)는 로직 '0' 상태로 유지된다. 그 결과 상기 파이프 래치 회로(100)가 상술한 것과 유사하게 동작하여, A2, A3, A0, A1의 순서를 가지는 출력 데이터(IDQ2)를 출력한다.
또, 상기 비트들(B1B0)의 값들이 '11'일 때(즉, 상기 비트들(B1B0)의 값들이 3일 때), 초기에, 상기 선택 제어 신호(SOSEZ1_RD)는 로직 '0', 상기 선택 제어 신호(SOSEZ1_FD)는 로직 '1' 상태로 된다. 이 후, 상기 파이프 래치 회로(100)로부터 2비트의 데이터가 출력되면, 상기 선택 제어 신호(SOSEZ1_RD)는 로직 '1', 상기 선택 제어 신호(SOSEZ1_FD)는 로직 '0' 상태로 변경된다. 이 때, 상기 선택 제어 신 호(SOSEZ0)는 로직 '1' 상태로 유지된다. 그 결과 상기 파이프 래치 회로(100)가 상술한 것과 유사하게 동작하여, A3, A0, A1, A2의 순서를 가지는 출력 데이터(IDQ3)를 출력한다.
다음으로, 상기 인터리브 모드일 때 상기 파이프 래치 회로(100)의 동작을 설명하면 다음과 같다. 도 8은 도 4에 도시된 파이프 래치 회로의 인터리브 모드 동작과 관련된 신호들의 타이밍도이다. 인터리브 모드일 때 상기 파이프 래치 회로(100)의 동작은 한 가지 차이점을 제외하고, 상기 시퀀셜 모드일 때 상기 파이프 래치 회로(100)의 동작과 실질적으로 동일하다. 즉, 상기 차이점은 상기 비트들(B1B0)의 값들이 1일 때, 초기에 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '0' 이고, 이 후, 로직 '1'로 변경되고, 상기 비트들(B1B0)의 값들이 3일 때, 초기에 상기 선택 제어 신호들(SOSEZ1_RD, SOSEZ1_FD)이 로직 '1'이고, 이 후, 로직 '0'으로 변경되는 것이다. 결과적으로, 상기 파이프 래치 회로(100)는 상기 비트들(B1B0)의 값들이 0일 때, A0, A1, A2, A3의 순서를 가지는 출력 데이터(IDQ0)를 출력하고, 상기 비트들(B1B0)의 값들이 1일 때, A1, A0, A3, A2의 순서를 가지는 출력 데이터(IDQ1)를 출력한다. 또, 상기 파이프 래치 회로(100)는 상기 비트들(B1B0)의 값들이 2일 때, A2, A3, A0, A1의 순서를 가지는 출력 데이터(IDQ2)를 출력하고, 상기 비트들(B1B0)의 값들이 3일 때, A3, A2, A1, A0의 순서를 가지는 출력 데이터(IDQ3)를 출력한다.
상술한 것과 같이, 상기 파이프 래치 회로(100)는 프리페치된 상기 입력 데이터들(A0-A3)을 설정된 출력 순서로 정렬시키기 위해 4개의 멀티플렉서들을 포함 하므로, 기존의 파이프 래치 회로(16, 도 2참고)에 비하여 그 점유 면적이 더 감소될 수 있다. 예를 들어, X16의 데이터 입출력 폭을 가지는 반도체 메모리 장치의 경우 64개의 파이프 래치 회로들이 필요하다. 따라서, 이러한 반도체 메모리 장치에 상기 파이프 래치 회로(100)가 적용될 때, 기존의 파이프 래치 회로(16)가 적용될 때에 비하여, 128개(2*64)의 멀티플렉서들의 점유 면적만큼 감소될 수 있다. 그 결과 전체 칩 사이즈가 감소될 수 있고, 파이프 래치 회로의 소비 전류도 감소될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 파이프 래치 회로와, 출력 드라이버를 나타내는 도면이다. 도 9에서는 8비트 프리페치 스킴을 사용하는 반도체 메모리 장치(예를 들어, DDR3 SDRAM)에 적용될 수 있는 파이프 래치 회로가 도시되어 있다. 도 3을 참고하면, 파이프 래치 회로(200)는 글로벌 입출력 라인(GIO)을 통하여 내부 코아 회로(미도시)로부터 동시에 프리페치된 입력 데이터들(A0-A7)을 수신한다. 상기 파이프 래치 회로(200)는 입력 래치 제어 신호(PIN), 선택 제어 신호들(SOSEZ2, SOSEZ1, SOSEZ0), 및 출력 래치 제어 신호들(RPOUT, FPOUT)에 응답하여, 출력 데이터들(IDQ0-IDQ7) 중 하나를 출력한다. 상기 출력 데이터들(IDQ0-IDQ7)은 각각 다른 순서로 정렬되는 상기 입력 데이터들(A0-A7)을 포함한다. 상기 출력 드라이버(201)는 출력 제어 신호(DQS)에 응답하여 상기 파이프 래치 회로(200)로부터 수신되는 출력 데이터(IDQ0-IDQ7 중 하나)를 출력한다.
도 10은 도 9에 도시된 파이프 래치 회로의 상세한 블록도이다. 도 10을 참고하면, 파이프 래치 회로(200)는 제1 래치부(210), 제1 먹스 회로(220), 제2 먹스 회로(230), 및 제2 래치부(240)를 포함한다. 상기 제1 래치부(210)는 이븐 래치 회로(211)와 오드 래치 회로(212)를 포함한다. 상기 이븐 래치 회로(211)는 래치들(EL1-EL4)을 포함하고, 상기 오드 래치 회로(212)는 래치들(OL1-OL4)을 포함한다. 상기 래치들(EL1-EL4)은 입력 래치 제어 신호(PIN)에 응답하여, 프리페치된 입력 데이터들(A0-A7) 중 짝수 비트의 입력 데이터들, 즉, 상기 입력 데이터들(A0, A4, A2, A6)을 각각 래치한다. 또, 상기 래치들(OL1-OL4)은 상기 입력 래치 제어 신호(PIN)에 응답하여, 상기 입력 데이터들(A0-A7) 중 홀수 비트의 입력 데이터들, 즉, 상기 입력 데이터들(A1, A5, A3, A7)을 각각 래치한다. 이 때, 상기 입력 래치 제어 신호(PIN)는 상기 입력 데이터들(A0-A7)의 프리페치를 위해 발생된 독출 명령에 응답하여 인에이블되는 신호이다.
상기 제1 먹스 회로(220)는 멀티플렉서들(221-224)을 포함한다. 상기 멀티플렉서(221)는 선택 제어 신호(SOSEZ2)에 응답하여 상기 래치들(EL1, EL2)로부터 수신되는 상기 입력 데이터들(A0, A4) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PRD1)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ2)가 로직 '1' 상태일 때(또는 인에이블될 때), 상기 멀티플렉서(221)가 상기 입력 데이터(A4)를 선택하고, 상기 선택 제어 신호(SOSEZ2)가 로직 '0' 상태일 때(또는 디세이블될 때), 상기 멀티플렉서(221)가 상기 입력 데이터(A0)를 선택한다. 상기 멀티플렉서(222)는 상기 선택 제어 신호(SOSEZ2)에 응답하여 상기 래치들(EL3, EL4)로부터 수신되는 상기 입력 데이터들(A2, A6) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PRD2)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ2) 가 로직 '1' 상태일 때, 상기 멀티플렉서(222)가 상기 입력 데이터(A6)를 선택하고, 상기 선택 제어 신호(SOSEZ2)가 로직 '0' 상태일 때, 상기 멀티플렉서(222)가 상기 입력 데이터(A2)를 선택한다.
또, 상기 멀티플렉서(223)는 상기 선택 제어 신호(SOSEZ2)에 응답하여, 상기 래치들(OL1, OL2)로부터 수신되는 상기 입력 데이터들(A1, A5) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PFD1)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ2)가 로직 '1' 상태일 때, 상기 멀티플렉서(223)가 상기 입력 데이터(A5)를 선택하고, 상기 선택 제어 신호(SOSEZ2)가 로직 '0' 상태일 때, 상기 멀티플렉서(223)가 상기 입력 데이터(A1)를 선택한다. 상기 멀티플렉서(224)는 상기 선택 제어 신호(SOSEZ2)에 응답하여, 상기 래치들(OL3, OL4)로부터 수신되는 상기 입력 데이터들(A3, A7) 중 하나를 선택하고, 그 선택된 데이터를 선택 데이터(PFD2)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ2)가 로직 '1' 상태일 때, 상기 멀티플렉서(224)가 상기 입력 데이터(A7)를 선택하고, 상기 선택 제어 신호(SOSEZ2)가 로직 '0' 상태일 때, 상기 멀티플렉서(224)가 상기 입력 데이터(A3)를 선택한다.
상기 제2 먹스 회로(230)는 멀티플렉서들(231-234)을 포함한다. 상기 멀티플렉서(231)는 선택 제어 신호(SOSEZ1)에 응답하여 상기 선택 데이터들(PRD1, PRD2) 중 하나를 선택하여 선택 데이터(MX1)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ1)가 로직 '1' 상태일 때(또는 인에이블될 때), 상기 멀티플렉서(231)가 상기 선택 데이터(PRD2)를 선택하고, 상기 선택 제어 신호(SOSEZ1)가 로직 '0' 상태일 때(또는 디세이블될 때), 상기 멀티플렉서(231)가 상기 선택 데이터(PRD1)를 선택한다. 또, 상기 멀티플렉서(232)는 상기 선택 제어 신호(SOSEZ1)에 응답하여 상기 선택 데이터들(PFD1, PFD2) 중 하나를 선택하여 선택 데이터(MX2)로서 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ1)가 로직 '1' 상태일 때 상기 멀티플렉서(232)가 상기 선택 데이터(PFD2)를 선택하고, 상기 선택 제어 신호(SOSEZ1)가 로직 '0' 상태일 때, 상기 멀티플렉서(232)가 상기 선택 데이터(PFD1)를 선택한다.
상기 멀티플렉서들(233, 234)은 각각 선택 제어 신호(SOSEZ0)에 응답하여 상기 선택 데이터들(MX1, MX2) 중 하나를 선택하여 출력한다. 좀 더 상세하게는, 상기 선택 제어 신호(SOSEZ0)가 로직 '1' 상태일 때, 상기 멀티플렉서(233)가 상기 선택 데이터(MX2)를, 상기 멀티플렉서(234)가 상기 선택 데이터(MX1)를 각각 선택한다. 또, 상기 선택 제어 신호(SOSEZ0)가 로직 '0' 상태일 때, 상기 멀티플렉서(233)가 상기 선택 데이터(MX1)를, 상기 멀티플렉서(234)가 상기 선택 데이터(MX2)를 각각 선택한다.
여기에서, 상기 선택 제어 신호들(SOSEZ2, SOSEZ1, SOSEZ0)은 상기 입력 데이터들(A0-A7)의 프리페치를 위해 독출 명령이 발생될 때, 외부로부터 입력되는 칼럼 어드레스 신호들의 하위 일부 비트들의 값들에 따라 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는 하위 3비트들의 값들에 따라 그 로직 상태가 결정된다. 예들 들어, 상기 하위 3비트가 'B2B1B0'일 때, 상기 선택 제어 신호(SOSEZ2)의 로직 레벨은 상기 비트(B2)의 값에 따라 결정될 수 있고, 상기 선택 제어 신호 (SOSEZ1)의 로직 레벨은 상기 비트(B1)의 값에 따라 결정될 수 있고, 상기 선택 제어 신호(SOSEZ0)의 로직 레벨은 상기 비트(B0)의 값에 따라 결정될 수 있다.
상기 제2 래치부(240)는 래치들(241, 242)을 포함한다. 상기 래치(241)는 출력 래치 제어 신호(RPOUT)에 응답하여, 상기 멀티플렉서(233)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(RD)로서 출력한다. 상기 래치(242)는 출력 래치 제어 신호(FPOUT)에 응답하여, 상기 멀티플렉서(234)의 출력 신호를 래치하고, 그 래치된 신호를 출력 데이터(FD)로서 출력한다. 이 때, 상기 출력 래치 제어 신호들(RPOUT, FPOUT)은 교대로 인에이블된다. 좀 더 상세하게는 상기 출력 래치 제어 신호(RPOUT)가 인에이블된 후, 상기 출력 래치 제어 신호(FPOUT)가 인에이블된다. 따라서 상기 래치(241)가 상기 출력 데이터(RD)를 먼저 출력한 후, 상기 래치(242)가 상기 출력 데이터(FD)를 출력한다. 결과적으로, 상기 파이프 래치 회로(200)로부터 상기 출력 데이터들(RD, FD)을 포함하는 출력 데이터(IDQ0-IDQ7 중 하나)가 출력된다. 도 10에서 상기 래치들(EL1-EL4, OL1-OL4, 241, 242)의 구성 및 구체적인 동작은 도 5를 참고하여 상술한 상기 래치(113)와 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다. 또, 상기 멀티플렉서들(221-224, 231-234)의 구성 및 구체적인 동작 역시 도 6을 참고하여 상술한 상기 멀티플렉서(121)와 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.
다음으로, 상기 파이프 래치 회로(200)의 동작을 좀 더 상세히 설명한다. 도 11은 도 10에 도시된 파이프 래치 회로의 동작과 관련된 신호들의 타이밍도이다. 도 11을 참고하면, 독출 명령(READ)에 응답하여 반도체 메모리 장치의 내부 코아 회로로부터 8비트의 입력 데이터들(A0-A7)이 동시에 프리페치된다. 상기 파이프 래치 회로(200)의 제1 래치부(210)는 글로벌 입출력 라인(GIO)을 통하여 수신되는 상기 입력 데이터들(A0-A7)을 입력 래치 제어 신호(PIN)에 응답하여 동시에 래치하여 출력한다. 예를 들어, 상기 독출 명령(READ)이 발생될 때 수신되는 칼럼 어드레스 신호의 최하위 비트들(B2B1B0)(미도시)의 값들이 '000'일 때(즉, 상기 비트들(B2B1B0)의 값들이 0일 때), 선택 제어 신호(SOSEZ2)는 초기에 상기 비트(B2)의 값과 동일한 로직 '0'로 되고, 제2 래치부(240)로부터 4비트의 데이터가 출력될 때마다 그 로직 상태가 반전된다. 또, 상기 선택 제어 신호(SOSEZ1)는 초기에 상기 비트(B1)의 값과 동일한 로직 '0'로 되고, 상기 제2 래치부(240)로부터 2비트의 데이터가 출력될 때마다 그 로직 상태가 반전된다. 이 때, 상기 선택 제어 신호(SOSEZ0)는 상기 파이프 래치 회로(200)에 의해 상기 입력 데이터들(A0-A7)이 모두 출력될 때까지 상기 비트(B0)의 값과 동일한 로직 '0' 상태를 유지한다.
초기에, 상기 선택 제어 신호들(SOSEZ2)이 로직 '0' 상태이므로, 상기 멀티플렉서(221)는 상기 입력 데이터(A0)를 선택하여, 선택 데이터(PRD1)로서 출력하고, 상기 멀티플렉서(222)는 상기 입력 데이터(A2)를 선택하여, 선택 데이터(PRD2)로서 출력한다. 또, 상기 멀티플렉서(223)는 상기 입력 데이터(A1)를 선택하여 선택 데이터(PFD1)로서 출력하고, 상기 멀티플렉서(224)는 상기 입력 데이터(A3)를 선택하여 선택 데이터(PFD2)로서 출력한다.
또, 상기 선택 제어 신호(SOSEZ1)가 로직 '0' 상태이므로, 상기 멀티플렉서(231)가 상기 선택 데이터(PRD1)를 선택하여 선택 데이터(MX1)로서 출력하고, 상기 멀티플렉서(232)가 상기 선택 데이터(PFD1)를 선택하여 선택 데이터(MX2)로서 출력한다.
상기 선택 제어 신호(SOSEZ0)가 로직 '0' 상태이므로, 상기 멀티플렉서(233)가 상기 선택 데이터(MX1)를 선택하여 출력하고, 상기 멀티플렉서(234)가 상기 선택 데이터(MX2)를 선택하여 출력한다. 상기 제2 래치부(240)의 래치(241)는 출력 래치 제어 신호(RPOUT)에 응답하여 상기 선택 데이터(MX1)를 래치하고, 출력 데이터(RD)로서 출력한다. 결과적으로, 상기 출력 데이터(RD)는 상기 입력 데이터(A0)를 포함한다. 또, 상기 제2 래치부(240)의 래치(242)는 출력 래치 제어 신호(FPOUT)에 응답하여 상기 선택 데이터(MX2)를 래치하고, 출력 데이터(FD)로서 출력한다. 결과적으로, 상기 출력 데이터(FD)는 상기 입력 데이터(A1)를 포함한다.
이 후, 상기 선택 제어 신호들(SOSEZ2, SOSEZ0)은 로직 '0' 상태로 유지되고, 상기 선택 제어 신호(SOSEZ1)가 로직 '1' 상태로 변경된다. 따라서 상기 멀티플렉서들(221-224)은 상기 입력 데이터들(A0, A2, A1, A3)을 선택하여, 상기 선택 데이터들(PRD1, PRD2, PFD1, PFD2)로서 각각 출력한다. 또, 상기 멀티플렉서들(231, 232)은 상기 선택 데이터들(PRD2, PFD2)을 선택하여, 상기 선택 데이터들(MX1, MX2)로서 각각 출력한다. 상기 멀티플렉서(233)는 상기 선택 데이터(MX1)를 선택하고, 상기 멀티플렉서(234)는 상기 선택 데이터(MX2)를 선택하여 각각 출력한다. 상기 래치들(241, 242)은 각각 상기 선택 데이터들(MX1, MX2)을 래치하여, 출력 데이터들(RD, FD)로서 출력한다. 결과적으로, 상기 출력 데이터(RD)는 상기 입력 데이터(A2)를 포함하고, 상기 출력 데이터(FD)는 상기 입력 데이터(A3)를 포함한다.
이 후, 상기 선택 제어 신호(SOSEZ0)는 로직 '0' 상태로 유지되고, 상기 선택 제어 신호(SOSEZ2)가 로직 '1' 상태로 변경되고, 상기 선택 제어 신호(SOSEZ1)가 로직 '0' 상태로 변경된다. 따라서 상기 멀티플렉서들(221-224)은 상기 입력 데이터들(A4, A6, A5, A7)을 선택하여, 상기 선택 데이터들(PRD1, PRD2, PFD1, PFD2)로서 각각 출력한다. 또, 상기 멀티플렉서들(231, 232)은 상기 선택 데이터들(PRD1, PFD1)을 선택하여, 상기 선택 데이터들(MX1, MX2)로서 각각 출력한다. 이 후의 동작은 상술한 것과 유사하다. 결과적으로, 상기 출력 데이터(RD)는 상기 입력 데이터(A4)를 포함하고, 상기 출력 데이터(FD)는 상기 입력 데이터(A5)를 포함한다.
또, 상기 선택 제어 신호(SOSEZ2)는 로직 '1' 상태로 유지되고, 상기 선택 제어 신호(SOSEZ1)는 로직 '0' 상태로 유지되고, 상기 선택 제어 신호(SOSEZ1)가 로직 '1' 상태로 다시 변경된다. 따라서 상기 멀티플렉서들(221-224)은 상기 입력 데이터들(A4, A6, A5, A7)을 선택하여, 상기 선택 데이터들(PRD1, PRD2, PFD1, PFD2)로서 각각 출력한다. 또, 상기 멀티플렉서들(231, 232)은 상기 선택 데이터들(PRD2, PFD2)을 선택하여, 상기 선택 데이터들(MX1, MX2)로서 각각 출력한다. 결과적으로, 상기 출력 데이터(RD)는 상기 입력 데이터(A6)를 포함하고, 상기 출력 데이터(FD)는 상기 입력 데이터(A7)를 포함한다. 따라서 상기 파이프 래치 회로(200)는 상기 칼럼 어드레스 신호의 상기 비트들(B2B1B0)의 값들이 '000'일 때, 도 11에 도시된 것과 같이, A0, A1, A2, A3, A4, A5, A6, A7의 순서를 가지는 출력 데이터(IDQ0)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '001'일 때(즉, 상기 비트들(B2B1B0)의 값들이 1일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A1, A0, A3, A2, A5, A4, A7, A6의 순서를 가지는 출력 데이터(IDQ1)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '010'일 때(즉, 상기 비트들(B2B1B0)의 값들이 2일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A2, A3, A0, A1, A6, A7, A4, A5의 순서를 가지는 출력 데이터(IDQ2)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '011'일 때(즉, 상기 비트들(B2B1B0)의 값들이 3일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A3, A2, A1, A0, A7, A6, A5, A4의 순서를 가지는 출력 데이터(IDQ3)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '100'일 때(즉, 상기 비트들(B2B1B0)의 값들이 4일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A4, A5, A6, A7, A0, A1, A2, A3의 순서를 가지는 출력 데이터(IDQ4)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '101'일 때(즉, 상기 비트들(B2B1B0)의 값들이 5일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A5, A4, A7, A6, A1, A0, A3, A2의 순서를 가지는 출력 데이터(IDQ5)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '110'일 때(즉, 상기 비트들(B2B1B0)의 값들이 6일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A6, A7, A4, A5, A2, A3, A0, A1의 순서를 가지는 출력 데이터(IDQ6)를 출력한다.
또, 상기 비트들(B3B1B0)의 값들이 '111'일 때(즉, 상기 비트들(B2B1B0)의 값들이 7일 때), 상기 파이프 래치 회로(200)는 상술한 것과 유사하게 동작하여, 도 11에 도시된 것과 같이, A7, A6, A5, A4, A3, A2, A1, A0의 순서를 가지는 출력 데이터(IDQ7)를 출력한다. 상술한 것과 같이, 상기 파이프 래치 회로(200)는 8개의 멀티플렉서들만으로 프리페치된 상기 입력 데이터들(A0-A7)을 설정된 출력 순서로 정렬시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 프리페치된 데이터들을 설정된 출력 순서로 정렬시키는데 필요한 멀티플렉서의 수를 줄임으로써, 전체 칩 사이즈와, 파이프 래치 회로의 소비 전류가 감소될 수 있다

Claims (10)

  1. 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서,
    글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 4비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부;
    제1 선택 제어 신호에 응답하여 상기 4 비트 중 절반의 입력 데이터들을 선택하여 출력하는 제1 먹스 회로;
    제2 선택 제어 신호에 응답하여, 상기 제1 먹스 회로로부터 수신되는 상기 절반의 입력 데이터들 중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및
    출력 래치 제어 신호들에 응답하여 상기 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함하고,
    상기 제1 먹스 회로는 상기 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함하는 파이프 래치 회로.
  2. 제1항에 있어서, 상기 제1 래치부는,
    상기 입력 데이터들 중 짝수 비트의 입력 데이터들을 각각 래치하는 이븐(even) 래치 회로; 및
    상기 4 비트의 입력 데이터들 중 홀수 비트의 입력 데이터들을 각각 래치하는 오드(odd) 래치 회로를 포함하는 파이프 래치 회로.
  3. 제1항에 있어서,
    상기 제1 및 제2 선택 제어 신호들의 로직 레벨들은 상기 입력 데이터들이 동시에 프리페치될 때 외부로부터 수신되는 칼럼 어드레스 신호들 중 하위 일부 비트들의 값들에 따라 결정되는 파이프 래치 회로.
  4. 제2항에 있어서,
    상기 제1 선택 제어 신호는 제1 및 제2 선택 신호들을 포함하고,
    상기 제1 먹스 회로에 포함되는 상기 멀티플렉서들은,
    상기 제1 선택 신호에 응답하여 상기 짝수 비트의 입력 데이터들 중 하나를 선택하여 출력하는 제1 멀티플렉서; 및
    상기 제2 선택 신호에 응답하여 상기 홀수 비트의 입력 데이터들 중 하나를 선택하여 출력하는 제2 멀티플렉서를 포함하는 파이프 래치 회로.
  5. 제4항에 있어서,
    상기 제2 먹스 회로는,
    상기 제2 선택 제어 신호에 응답하여 상기 제1 멀티플렉서의 출력 신호와 상기 제2 멀티플렉서의 출력 신호 중 하나를 선택하여 출력하는 제3 멀티플렉서; 및
    상기 제2 선택 제어 신호에 응답하여 상기 제2 멀티플렉서의 출력 신호와 상기 제1 멀티플렉서의 출력 신호 중 하나를 선택하여 출력하는 제4 멀티플렉서를 포함하고,
    상기 제3 멀티플렉서가 상기 제1 멀티플렉서의 출력 신호를 선택할 때, 상기 제4 멀티플렉서는 상기 제2 멀티플렉서의 출력 신호를 선택하는 파이프 래치 회로.
  6. 제4항에 있어서,
    상기 제1 및 제2 선택 신호들의 로직 레벨들은 상기 4 비트의 입력 데이터들이 동시에 프리페치될 때 외부로부터 수신되는 칼럼 어드레스 신호들의 최하위 2비트들 중 하나의 값에 따라 변경되고, 상기 제2 선택 제어 신호의 로직 레벨은 상기 최하위 2비트들 중 다른 하나의 값에 따라 변경되는 파이프 래치 회로.
  7. 제4항에 있어서,
    상기 제1 및 제2 선택 신호들과 상기 제2 선택 제어 신호에 응답하여, 상기 제1 및 제2 먹스 회로들이 시퀀셜(sequential) 모드 또는 인터리브(interleave) 모드로 동작하고, 상기 시퀀셜 모드일 때 상기 제2 래치부로부터 출력되는 상기 출력 데이터의 순서는 상기 인터리브 모드일 때 상기 제2 래치부로부터 출력되는 상기 출력 데이터의 순서와 다른 파이프 래치 회로.
  8. 멀티-비트 프리페치 타입 반도체 메모리 장치의 파이프 래치 회로에 있어서,
    글로벌 입출력 라인을 통하여 내부 코아 회로로부터 동시에 프리페치되어 수신되는 8비트의 입력 데이터들을 입력 래치 제어 신호에 응답하여 동시에 래치하여 출력하는 제1 래치부;
    제1 선택 제어 신호에 응답하여 입력 데이터의 짝수 비트의 입력 데이터들중 하나를 응답하여 출력하는 제 1 멀티플렉서들과, 입력 데이터의 홀수 비트의 입력 데이터들 중 하나를 응답하여 출력하는 제 2 멀티플렉서들을 포함하는 제1 먹스 회로;
    제2 선택 제어 신호에 응답하여, 상기 제1 먹스 회로로부터 수신되는 출력 신호 들중 2비트의 입력 데이터들을 선택하여 출력하는 제2 먹스 회로; 및
    출력 래치 제어 신호들에 응답하여 상기 2비트의 입력 데이터들을 교번적으로 래치하여 출력 데이터로서 각각 출력하는 제2 래치부를 포함하고,
    상기 제1 먹스 회로는 상기 입력 데이터들의 비트 수의 절반에 해당하는 수의 멀티플렉서들을 포함하는 파이프 래치 회로.
  9. 제8항에 있어서,
    상기 제2 선택 제어 신호는 제1 및 제2 선택 신호들을 포함하고,
    상기 제2 먹스 회로는,
    상기 제1 선택 신호에 응답하여 상기 제1 멀티플렉서들의 출력 신호들 중 하나를 선택하여 출력하는 제3 멀티플렉서;
    상기 제1 선택 신호에 응답하여 상기 제2 멀티플렉서들의 출력 신호들 중 하나를 선택하여 출력하는 제4 멀티플렉서;
    상기 제2 선택 신호에 응답하여 상기 제3 멀티플렉서의 출력 신호와 상기 제4 멀티플렉서의 출력 신호들 중 하나를 선택하여 출력하는 제5 멀티플렉서; 및
    상기 제2 선택 신호에 응답하여 상기 제4 멀티플렉서의 출력 신호와 상기 제3 멀티플렉서의 출력 신호들 중 하나를 선택하여 출력하는 제6 멀티플렉서를 포함하고,
    상기 제5 멀티플렉서가 상기 제3 멀티플렉서의 출력 신호를 선택할 때, 상기 제6 멀티플렉서는 상기 제4 멀티플렉서의 출력 신호를 선택하는 파이프 래치 회로.
  10. 제8항에 있어서,
    상기 제1 선택 제어 신호의 로직 레벨은 상기 입력 데이터들이 동시에 프리페치될 때 외부로부터 수신되는 칼럼 어드레스 신호들의 최하위 3비트들 중 하나의 값에 따라 변경되고, 상기 제1 선택 신호의 로직 레벨들은 상기 최하위 3비트들 중 다른 하나의 값에 따라 변경되고, 상기 제2 선택 신호의 로직 레벨들은 상기 최하위 3비트들 중 또 다른 하나의 값에 따라 변경되는 파이프 래치 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190122971A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
KR20220162672A (ko) * 2015-12-30 2022-12-08 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI252406B (en) * 2001-11-06 2006-04-01 Mediatek Inc Memory access interface and access method for a microcontroller system
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
KR100761394B1 (ko) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 반도체 메모리 장치
US7551107B2 (en) 2006-12-05 2009-06-23 Electronics And Telecommunications Research Institute Multiplexer for controlling data output sequence and parallel-to-serial converter using the same
KR100882804B1 (ko) * 2006-12-05 2009-02-09 한국전자통신연구원 데이터의 출력 순서를 제어할 수 있는 멀티플렉서 및 이를이용한 병렬-직렬 변환기
US7567465B2 (en) * 2007-08-30 2009-07-28 Micron Technology, Inc. Power saving sensing scheme for solid state memory
KR100927784B1 (ko) * 2008-03-14 2009-11-20 주식회사 하이닉스반도체 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자
US7924637B2 (en) 2008-03-31 2011-04-12 Advanced Micro Devices, Inc. Method for training dynamic random access memory (DRAM) controller timing delays
US7869287B2 (en) * 2008-03-31 2011-01-11 Advanced Micro Devices, Inc. Circuit for locking a delay locked loop (DLL) and method therefor
US7929361B2 (en) * 2008-03-31 2011-04-19 Advanced Micro Devices, Inc. Circuit using a shared delay locked loop (DLL) and method therefor
US7872937B2 (en) * 2008-03-31 2011-01-18 Globalfoundries Inc. Data driver circuit for a dynamic random access memory (DRAM) controller or the like and method therefor
US7961533B2 (en) * 2008-05-27 2011-06-14 Advanced Micro Devices, Inc. Method and apparatus for implementing write levelization in memory subsystems
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
US8633753B2 (en) 2012-02-09 2014-01-21 Analog Devices, Inc. Clock distribution system and method for a multi-bit latch
KR102075497B1 (ko) * 2013-05-20 2020-02-10 에스케이하이닉스 주식회사 반도체 집적회로
KR102683734B1 (ko) * 2016-12-13 2024-07-12 에스케이하이닉스 주식회사 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로
US10607692B2 (en) 2017-06-29 2020-03-31 SK Hynix Inc. Serializer and memory device including the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291194B1 (ko) * 1998-12-30 2001-06-01 박종섭 디디알 에스디램에서의 읽기 구동 방법 및 장치
US6557090B2 (en) * 2001-03-09 2003-04-29 Micron Technology, Inc. Column address path circuit and method for memory devices having a burst access mode
US6549444B2 (en) * 2001-04-12 2003-04-15 Samsung Electronics Co., Ltd. Memory device with prefetched data ordering distributed in prefetched data path logic, circuit, and method of ordering prefetched data
US6950350B1 (en) * 2002-01-08 2005-09-27 #Dlabs, Inc., Ltd. Configurable pipe delay with window overlap for DDR receive data
US6785168B2 (en) * 2002-12-27 2004-08-31 Hynix Semiconductor Inc. Semiconductor memory device having advanced prefetch block
JP4370507B2 (ja) * 2003-11-27 2009-11-25 エルピーダメモリ株式会社 半導体集積回路装置
US7577038B2 (en) * 2005-09-29 2009-08-18 Hynix Semiconductor, Inc. Data input/output multiplexer of semiconductor device
KR100805007B1 (ko) * 2006-03-22 2008-02-20 주식회사 하이닉스반도체 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220162672A (ko) * 2015-12-30 2022-12-08 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR102578200B1 (ko) * 2015-12-30 2023-09-14 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR20190122971A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
KR102508309B1 (ko) 2018-04-23 2023-03-10 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템

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