KR100927784B1 - 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자 - Google Patents

제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자 Download PDF

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Abstract

본 발명은 제어신호 출력 장치에 관한 것으로, 제 1 또는 제 2 제어신호를 선택하고, 선택된 제어신호가 하이 레벨인지 로우 레벨인지를 선택하는 레벨 선택신호를 출력하는 신호 선택부; 상기 신호 선택부가 출력하는 레벨 선택신호에 따라 상기 선택된 제어신호의 전압 레벨을 변경하여 출력하는 신호 출력부; 및 상기 신호 출력부가 출력하는 신호를 상기 신호 선택부의 레벨 선택신호의 유무에 따라 출력하는 출력 제어부를 포함한다.
마이크로 컨트롤러, 제어신호, 논리 게이트

Description

제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자{Apparatus of outputting a control signal and flash memory device having the same}
본 발명은 제어 신호 출력을 위한 신호 출력 장치에 관한 것으로, 특히 마이크로 컨트롤러 등에 제어신호 출력을 위한 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자에 관한 것이다.
마이크로 컨트롤러(Micro Controller)는 시스템 제어를 위해 필요한 연산장치와 주변 장치들을 하나의 칩(One Chip)으로 만든 것을 말한다. 마이크로 컨트롤러는 동작 제어 프로그램을 수행함에 따라 시스템의 동작을 제어하기 위한 제어신호를 출력한다.
상기 마이크로 컨트롤러가 제어신호를 출력하기 위해서는 제어신호 출력을 담당하는 신호 출력 장치가 포함되어야 한다. 신호 출력 장치로는 두 종류의 제어신호를 출력할 수 있는 신호 출력 장치를 사용할 수 있다.
이러한 제어신호를 출력하는 장치의 회로는 실세 시스템( 또는 마이크로 컨트롤러)에 사용하기 위하여, 입력되는 신호들에 따라서 출력되는 신호 레벨을 정의하는 셀 캐릭터(Cell Character) 측정이 필요하다. 상기 셀 캐릭터는 회로의 특성 을 나타내는 사실값(True Table)을 만드는 과정에 속한다.
상기한 제어신호 출력을 위한 신호 출력장치는 불휘발성 메모리 소자의 동작 제어를 위한 제어부(또는 마이크로 컨트롤러)에서도 중요하게 사용되는 회로이다. 불휘발성 메모리 소자의 제어부는 프로그램 동작이나 독출 동작을 위해서 반드시 필요한 제어신호를 출력하는 중요한 부분으로 에러없는 제어신호 출력을 위한 신호 출력장치는 중요한 요소이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 제어신호를 출력하기 위한 신호를 논리 게이트 회로로 구성하여 셀 캐릭터가 쉽고 신호 출력 특성을 향상시킨 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 특징에 따른 제어신호 출력 장치는,
제 1 또는 제 2 제어신호를 선택하고, 선택된 제어신호가 하이 레벨인지 로우 레벨인지를 선택하는 레벨 선택신호를 출력하는 신호 선택부; 상기 신호 선택부가 출력하는 레벨 선택신호에 따라 상기 선택된 제어신호의 전압 레벨을 변경하여 출력하는 신호 출력부; 및 상기 신호 출력부가 출력하는 신호를 상기 신호 선택부의 레벨 선택신호의 유무에 따라 출력하는 출력 제어부를 포함한다.
상기 신호 선택부는, 제 1 인에이블 신호에 의해 제 1 제어신호를 선택하고, 상기 제 1 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 1 신호 선택부; 및 제 2 인에이블 신호에 의해 제 2 제어신호를 선택하고, 상기 제 2 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 2 신호 선택부를 포함하는 것을 특징으로 한다.
상기 제 1 신호선택부는, 상기 제 1 인에이블 신호의 반전신호와, 상기 제 1 제어신호의 레벨을 제어하는 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 하이 레벨이 되도록 하는 제 1 레벨 선택신호를 출력하는 제 1 논리 게이트와, 상기 제 1 인에이블신호와, 상기 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 로우 레벨이 되도록 하는 제 2 레벨 선택신호를 출력하는 제 2 논리 게이트를 포함하는 것을 특징으로 한다.
상기 제 2 신호선택부는, 상기 제 2 인에이블 신호의 반전신호와, 상기 제 2 제어신호의 레벨을 제어하는 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 하이 레벨이 되도록 하는 제 3 레벨 선택신호를 출력하는 제 3 논리 게이트와, 상기 제 2 인에이블신호와, 상기 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 로우 레벨이 되도록 하는 제 4 레벨 선택신호를 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 한다.
제 1 및 제 3 논리 게이트는 NOR 게이트이고, 상기 제 2 및 제 4 논리 게이트는 NAND 게이트와 인버터로 구성되는 것을 특징으로 한다.
상기 신호 출력부는, 상기 제 1 레벨 선택 신호에 의해 상기 제 1 제어신호를 전원전압 레벨로 출력하는 제 1 출력부; 상기 제 2 레벨 선택 신호에 의해 상기 제 1 제어신호를 접지전압 레벨로 출력하는 제 2 출력부; 상기 제 3 레벨 선택 신호에 의해 상기 제 2 제어신호를 전원전압 레벨로 출력하는 제 3 출력부; 및 상기 제 4 레벨 선택 신호에 의해 상기 제 2 제어신호를 접지전압 레벨로 출력하는 제 4 출력부를 포함하는 것을 특징으로 한다.
상기 제 1 내지 제 4 출력부의 출력단은 공통노드에 연결되는 것을 특징으로 한다.
상기 출력제어부는, 상기 제 1 내지 제 4 레벨 선택신호들을 논리 연산하고, 그 결 과를 데이터 출력 인에이블 신호로 출력하는 제 5 논리 게이트; 및 상기 데이터 출력 인에이블 신호에 의해 상기 신호 출력부가 출력하는 신호를 출력하는 플립플롭을 포함하는 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 다수의 메모리 셀들이 워드라인과 비트라인으로 연결되는 메모리 셀 어레이; 상기 메모리 셀 어레이에 저장하기 위한 데이터를 임시 저장하거나, 상기 메모리 셀 어레이에 저장된 데이터를 독출하여 임시 저장하는 페이지 버퍼 회로들을 포함하는 페이지 버퍼부; 및 상기 메모리 셀 어레이에 데이터를 저장하거나, 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 제어신호들 중 제 1 또는 제 2 개의 제어신호중 어느 하나를 선택하여 원하는 전압 레벨로 출력하기 위해 논리 게이트들로 구성되는 신호 출력장치를 포함하는 제어부를 포함한다.
제 1 또는 제 2 제어신호를 선택하고, 선택된 제어신호가 하이 레벨인지 로우 레벨인지를 선택하는 레벨 선택신호를 출력하는 신호 선택부; 상기 신호 선택부가 출력하는 레벨 선택신호에 따라 상기 선택된 제어신호의 전압 레벨을 변경하여 출력하는 신호 출력부; 및 상기 신호 출력부가 출력하는 신호를 상기 신호 선택부의 레벨 선택신호의 유무에 따라 출력하는 출력 제어부를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자는 제어신호 출력을 위한 신호 출력 장치를 논리 게이트를 이용하여 회로를 구성함으로써 셀 캐릭터가 손쉽고, 데이터 출력 특성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명의 실시 예에 따른 신호 출력 장치의 블록도이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 마이크로 컨트롤러의 제어신호 출력을 위한 신호 출력 장치(100)는 신호 선택부(110)와 신호 출력부(120)와 출력 제어부(130)를 포함한다.
신호 선택부(110)는 제 1 제어신호를 출력하도록 선택하는 제 1 신호선택부(111)와, 제 2 제어신호를 출력하도록 선택하는 제 2 신호선택부(112)를 포함한다.
신호 선택부(110)가 제 1 제어신호나 제 2 제어신호의 출력을 선택하면, 신호 출력부(120)는 상기 신호 선택부(110)가 선택한 제 1 제어신호 또는 제 2 제어신호의 전압 레벨을 하이 또는 로우 레벨로 결정하고, 출력 제어부(130)는 상기 신호 출력부(120)의 출력을 제어한다.
상기 신호 출력 장치(100)의 회로는 다음과 같이 구성된다.
도 1b는 도 1a의 신호 선택부의 회로도이다.
도 1a를 참조하면, 신호 선택부(110)는 제 1 제어신호를 출력하기 위한 제 1 신호 선택부(111)와 제 2 제어신호를 출력하기 위한 제 2 신호 선택부(112)를 포함한다.
제 1 신호 선택부(111)는 제 1 NOR 게이트(NOR1)와, 제 1 NAND 게이트(NAND1) 및 제 1 인버터(IN10)를 포함하고, 제 2 신호 선택부(112)는 제 2 NOR 게이트(NOR2)와 제 2 NAND 게이트(NAND2) 및 제 2 인버터(IN20)를 포함한다.
제 1 NOR 게이트(NOR1)는 제 1 제어신호 설정신호(SAN)와 제 1 인에이블 반전신호(ENAN)와 초기화 신호(CD)를 입력받는다. 그리고 제 1 NOR 게이트(NOR1)는 상기 제 1 제어신호 설정신호(SAN)와 제 1 인에이블 반전신호(ENAN) 및 초기화 신호(CD)의 NOR 논리 연산 결과를 출력한다. 제 1 NOR 게이트(NOR1)의 출력 신호는 제 1 세트 제어신호(SET_A)이다.
그리고 제 1 NAND 게이트(NAND1)는 제 1 리셋 신호(RA)와, 제 1 인에이블 신호(ENA) 및 제 1 제어신호 설정신호(SAN)를 입력받는다. 그리고 제 1 NAND 게이트(NAND1)는 제 1 리셋 신호(RA)와 제 1 인에이블 신호(ENA) 및 제 1 제어신호 설정신호(SAN)의 NAND 논리 연산 결과를 출력한다.
제 1 인버터(IN10)는 상기 제 1 NAND 게이트(NAND1)의 출력 신호를 반전한다. 제 1 인버터(IN10)의 출력 신호는 제 1 리셋 제어신호(RST_A)이다.
또한, 제 2 NOR 게이트(NOR2)는 제 2 제어신호 설정신호(SBN)와 제 2 인에이블 반전신호(ENBN)와 초기화 신호(CD)를 입력받는다. 그리고 제 2 NOR 게이트(NOR2)는 상기 제 2 제어신호 설정신호(SBN)와 제 2 인에이블 반전신호(ENBN) 및 초기화 신호(CD)의 NOR 논리 연산 결과를 출력한다. 제 2 NOR 게이트(NOR2)의 출력 신호는 제 2 세트 제어신호(SET_B)이다.
그리고 제 2 NAND 게이트(NAND2)는 제 2 리셋 신호(RB)와, 제 2 인에이블 신호(ENB) 및 제 2 제어신호 설정신호(SBN)를 입력받는다. 그리고 제 2 NAND 게이트(NAND2)는 제 2 리셋 신호(RB)와 제 2 인에이블 신호(ENB) 및 제 2 제어신호 설정신호(SBN)의 NAND 논리 연산 결과를 출력한다.
제 2 인버터(IN20)는 상기 제 2 NAND 게이트(NAND2)의 출력 신호를 반전한다. 제 2 인버터(IN20)의 출력신호는 제 2 리셋 제어신호(RST_B)이다.
상기 제 1 및 제 2 세트신호(SET_A, SET_B)와 제 1 및 제 2 리셋신호(RST_A, RST_B)는 제 1 또는 제 2 제어신호가 하이 레벨이나 로우 레벨이 되도록 선택하는 레벨 선택 신호이다.
상기 초기화 신호(CD)는 신호 출력 장치(100)의 동작이 시작되면서 하이 레벨로 입력되었다가 로우 레벨로 변경된다. 제 1 및 제 2 인에이블 신호(ENA, ENB)의 반전된 신호가 각각 제 1 및 제 2 인에이블 반전신호(ENAN, ENBN)이다.
만약 신호 출력 장치(100)가 제 1 제어신호를 출력하도록 하기 위해서는 제 1 인에이블 신호(ENA)가 하이 레벨이 되고, 제 2 제어신호를 출력하도록 하기 위해서는 제 2 인에이블 신호(ENB)가 하이 레벨이 된다.
신호 선택부(110)의 동작은 다음과 같다.
먼저 모든 입력신호들이 로우 레벨인 상태에서, 초기화 신호(CD)가 하이 레벨이 된다. 상기 초기화 신호(CD)에 의해서 제 1 NOR(NOR1) 게이트와 제 2 NOR 게 이트(NOR2)는 로우 레벨신호를 출력한다. 상기 제 1 및 제 2 NOR 게이트(NOR1, NOR2)가 출력하는 로우 레벨 신호가 제 1 및 제 2 세트신호(SET_A, SET_B)이다.
한편, 제 1 및 제 2 NAND 게이트(NAND1, NAND2)는 하이 레벨신호를 출력한다. 제 1 및 제 2 인버터(IN10, IN20)는 상기 제 1 및 제 2 NAND 게이트(NAND1, NAND2)의 출력신호를 로우 레벨로 반전 시킨다. 상기 제 1 및 제 2 인버터(IN10, IN20)가 출력하는 로우 레벨 신호가 제 1 및 제 2 리셋 신호(RST_A, RST_B)이다.
제 1 제어신호를 출력하도록 하기 위해 제 1 인에이블 신호(ENA)가 하이 레벨이 되고, 제 2 인에이블 신호(ENB)는 로우 레벨이 된다.
그리고 상기 제 1 제어신호를 하이 레벨로 출력하기 위해서 제 1 제어신호 설정신호(SAN)를 로우 레벨로 만든다. 상기 제 1 인에이블 신호(ENA)가 하이 레벨인 동안, 제 1 인에이블 반전신호(ENAN)는 로우 레벨이 된다.
제 1 NOR 게이트(NOR1)에는 로우 레벨의 제 1 제어신호 설정신호(SAN)와, 로우 레벨의 제 1 인에이블 반전신호(ENAN)와 로우 레벨의 초기화 신호(CD)가 입력된다. 따라서 제 1 NOR 게이트(NOR1)는 하이 레벨 신호를 출력한다. 제 1 NOR 게이트(NOR1)가 출력하는 하이 레벨 신호는 제 1 세트신호(SET_A)가 된다.
이때 제 1 NAND 게이트(NAND1)에는 하이 레벨의 제 1 리셋 신호(RA)와, 하이 레벨의 제 1 인에이블 신호(ENA)와 로우 레벨의 제 1 제어신호 설정신호(SAN)가 입력된다. 따라서 제1 NAND 게이트(NAND1)는 로우 레벨 신호를 출력한다. 제 1 NAND 게이트(NAND1)가 출력하는 로우 레벨 신호는 제 1 리셋 신호(RST_A)가 된다.
또한, 제 1 제어신호를 로우 레벨로 출력하기 위해서는 제 1 제어신호 설정 신호(SAN)를 하이 레벨로 만든다. 제 1 제어신호 설정신호(SAN)가 하이 레벨인 동안 제 1 세트신호(SET_A)는 로우 레벨이 되고, 제 1 리셋 신호(RST_A)는 하이 레벨이 된다.
상술한 제 1 제어신호 선택부(111)의 동작과 같이 제 2 제어신호 선택부(112)가 동작은 유사하다. 제 2 제어신호 선택부(112)가 동작하는 동안에는 제 2 인에이블 신호(ENB)가 하이 레벨이 되고 제 1 인에이블 신호(ENA)는 로우 레벨이 된다.
제어신호 선택부(110)의 출력 신호에 따라서 제 1 제어신호와 제 2 제어신호의 실제 출력 레벨을 제어하는 신호 출력부(120)는 다음과 같다.
도 1c는 도 1a의 신호 출력부의 회로도이다.
도 1c를 참조하면, 신호 출력부(120)는 제 1 내지 제 4 버퍼(B1 내지 B4)를 포함한다. 상기 제 1 내지 제 4 버퍼(B1 내지 B4)는 인에이블 신호(E)가 하이 레벨로 입력되면, 입력단의 신호를 출력하는 기능을 한다.
제 1 세트 신호(SET_A)는 제 1 버퍼(B1)의 인에이블 신호이고, 제 1 리셋 신호(RST_A)는 제 2 버퍼(B2)의 인에이블 신호이다. 또한 제 2 세트 신호(SET_B)는 제 3 버퍼(B3)의 인에이블 신호이고, 제 2 리셋 신호(RST_B)는 제 4 버퍼(B4)의 인에이블 신호이다.
제 1 버퍼(B1)는 제 1 세트신호(SET_A)가 하이 레벨일 때, 전원전압(VDD)을 출력하고, 제 2 버퍼(B2)는 제 1 리셋 신호(RST_A)가 하이 레벨일 때, 접지전압(GND)을 출력한다.
제 3 버퍼(B3)는 제 2 세트신호(SET_B)가 하이 레벨일 때, 전원전압(VDD)레벨의 신호를 출력하고, 제 4 버퍼(B4)는 제 2 리셋 신호(RST_B)가 하이 레벨일 때, 접지전압(GND)레벨의 신호를 출력한다.
제 1 내지 제 4 버퍼(B1 내지 B4)들 중에서는 어느 하나의 버퍼만이 동작하고, 출력단이 노드(OUT1)에 공통적으로 연결된다.
신호 출력부(120)의 노드(OUT1)의 신호는 출력 제어부(130)로 입력된다.
도 1d는 도 1a의 출력 제어부의 회로도이다.
도 1d를 참조하면, 출력 제어부(130)는 제 3 NOR 게이트(NOR3)와, 제 3 인버터(IN30) 및 D 플립플롭(D-FF)을 포함한다.
D 플립플롭(D-FF)은 제어단(CN)으로 입력되는 신호에 따라 입력단(D)의 신호를 입력단(Q)으로 출력한다. 제 3 NOR 게이트(NOR3)에는 제 1 및 제 2 세트신호(SET_A, SET_B)와, 제 1 및 제 2 리셋신호(RST_A, RST_B)가 입력된다. 제 3 NOR 게이트(NOR3)의 출력 신호는 반전되어 제어단(CN)으로 입력된다.
제 3 NOR 게이트(NOR3)는 입력되는 신호들이 모두 로우 레벨인 경우에만 하이 레벨 신호를 출력한다. 제 1 및 제 2 세트신호(SET_A, SET_B)와 제 1 및 제 2 리셋 신호(RST_A, RST_B)들 중 하나라도 하이 레벨이면, 제 3 NOR 게이트(NOR3)는 로우 레벨 신호를 출력한다. 그리고 제 3 NOR 게이트(NOR3)의 추력 신호는 반전되어 D 플롭플롭(D-FF)의 제어단(CN)에 입력된다.
따라서 제 1 및 제 2 세트신호(SET_A, SET_B)와 제 1 및 제 2 리셋 신호(RST_A, RST_B)들 중 하나라도 하이 레벨인 동안에 제어단(CN)에는 하이 레벨 신 호가 입력된다. 제어단(CN)에 하이 레벨 신호가 입력되면 입력단(D)으로 입력되는 신호가 출력단(Q)으로 출력된다. 제어단(CN)에 로우 레벨 신호가 입력되면, 출력단(Q)은 바로 직전에 출력했던 신호 레벨을 유지한다.
그리고 제 3 인버터(IN30)는 초기화 신호(CD)를 반전하여 출력하고, 제 3 인버터(IN30)의 출력 신호는 반전되어 D 플립플록(D-FF)의 초기화단(RN)에 입력된다. 초기화 신호(CD)가 하이 레벨이면 D 플립플롭(D-FF)의 출력단(Q)에서 하이 레벨 신호를 출력하고, 초기화 신호(CD)가 로우 레벨이면 D 플립플롭(D-FF)의 출력단(Q)에서 입력단(D)으로 입력되는 신호를 출력한다.
상기 도 1a 내지 도 1d에서 설명한 본 발명의 실시 예에 따른 신호 출력 장치의 동작을 설명하는데 있어서, 제 1 제어신호를 출력하는 경우를 예를 들어 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 데이터 출력장치의 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 초기화 신호(CD)가 먼저 하이 레벨일 때, 제 1 세트신호(SET_A)와 제 1 리셋 신호(RST_A)가 로우 레벨로 초기화 된다. 그리고 초기화 신호(CD)는 로우 레벨이다.
이후에 제 1 제어신호의 출력을 위해서 제 1 제어신호 선택부(111)가 동작할 수 있도록 제 1 인에이블 신호(ENA)가 하이 레벨이 된다. 이때 제 1 인에이블 반전신호(ENAN)는 로우 레벨이 된다.
제 1 제어신호를 하이 레벨로 출력하고 싶은 경우에는 제 1 제어신호 설정신 호(SAN)를 로우 레벨로 만든다. 제 1 제어신호 설정신호(SAN)가 로우 레벨이 되면, 제 1 세트신호(SET_A)는 하이 레벨이 된다. 제 1 세트신호(SET_A)가 하이 레벨이면, 신호 선택부(120)에서 제 1 버퍼(B1)가 동작을 하므로 전원전압 레벨의 하이 레벨 신호가 출력 제어부(130)를 통해서 출력된다.
또한 제 1 제어신호를 로우 레벨로 출력하고 싶은 경우에는 제 1 제어신호 설정신호(SAN)를 하이 레벨로 만든다. 제 1 제어신호 설정신호(SAN)가 하이 레벨이 되면, 제 1 리셋 신호(RST_A)가 하이 레벨이 된다. 제 1 리셋 신호(RST_A)가 하이 레벨이면, 신호 선택부(120)에서 제 2 버퍼(B2)가 동작을 하므로, 접지전압 레벨의 로우 레벨 신호가 출력 제어부(130)를 통해서 출력된다.
상기와 같이 논리 게이트를 이용하여 구성되는 신호 출력 장치(100)는 셀 캐릭터를 측정하기에 용이하고, 낮은 전원전압에서의 동작 특성도 좋아진다. 또한 외부 요인으로 인해 제 1 제어신호와 제 2 제어신호가 동시에 인가되어 오류가 발생하는 일이 방지된다.
상기한 제어신호 출력을 위한 신호 출력 장치는 불휘발성 메모리 소자를 제어하는 제어부에 포함될 수 있다. 즉 불휘발성 메모리 소자의 제어부가 동작 제어를 위해서 출력하는 다양한 종류의 제어신호들을 상기 신호 출력장치를 통해서 출력하도록 제어부를 설계할 수 있다.
불휘발성 메모리 소자의 제어부는 동작 제어를 위한 다양한 알고리즘에 의해 동작한다. 이러한 알고리즘의 수행에 따라 출력되는 제어신호들은 상기의 신호 출력장치를 통해서 출력된다. 이로서 불휘발성 메모리소자가 동작할 때 동시에 인가 되면 안되는 제어신호들은 충돌없이 출력될 수 있다. 또한 낮은 전원전압에서의 동작 특성이 좋기 때문에 불휘발성 메모리 소자와 같은 낮은 전원전압에서 동작하는 장치에 적용하기에 적합하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 본 발명의 실시 예에 따른 신호 출력 장치의 블록도이다.
도 1b는 도 1a의 신호 선택부의 회로도이다.
도 1c는 도 1a의 신호 출력부의 회로도이다.
도 1d는 도 1a의 출력 제어부의 회로도이다.
도 2는 본 발명의 실시 예에 따른 데이터 출력장치의 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
110 : 신호 선택부 120 : 신호 출력부
130 : 출력 제어부

Claims (17)

  1. 제 1 또는 제 2 제어신호를 선택하고, 선택된 제어신호가 하이 레벨인지 로우 레벨인지를 선택하는 레벨 선택신호를 출력하는 신호 선택부;
    상기 신호 선택부가 출력하는 레벨 선택신호에 따라 상기 선택된 제어신호의 전압 레벨을 변경하여 출력하는 신호 출력부; 및
    상기 신호 출력부가 출력하는 신호를 상기 신호 선택부의 레벨 선택신호의 유무에 따라 출력하는 출력 제어부
    를 포함하는 제어신호 출력 장치.
  2. 제 1항에 있어서,
    상기 신호 선택부는,
    제 1 인에이블 신호에 의해 제 1 제어신호를 선택하고, 상기 제 1 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 1 신호 선택부; 및
    제 2 인에이블 신호에 의해 제 2 제어신호를 선택하고, 상기 제 2 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 2 신호 선택부를 포함하는 것을 특징으로 하는 제어신호 출력 장치.
  3. 제 2항에 있어서,
    상기 제 1 신호선택부는,
    상기 제 1 인에이블 신호의 반전신호와, 상기 제 1 제어신호의 레벨을 제어하는 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 하이 레벨이 되도록 하는 제 1 레벨 선택신호를 출력하는 제 1 논리 게이트와,
    상기 제 1 인에이블신호와, 상기 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 로우 레벨이 되도록 하는 제 2 레벨 선택신호를 출력하는 제 2 논리 게이트를 포함하는 것을 특징으로 하는 제어신호 출력 장치.
  4. 제 3항에 있어서,
    상기 제 2 신호선택부는,
    상기 제 2 인에이블 신호의 반전신호와, 상기 제 2 제어신호의 레벨을 제어하는 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 하이 레벨이 되도록 하는 제 3 레벨 선택신호를 출력하는 제 3 논리 게이트와,
    상기 제 2 인에이블신호와, 상기 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 로우 레벨이 되도록 하는 제 4 레벨 선택신호를 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 하는 제어신호 출력 장치
  5. 제 4항에 있어서,
    제 1 및 제 3 논리 게이트는 NOR 게이트이고,
    상기 제 2 및 제 4 논리 게이트는 NAND 게이트와 인버터로 구성되는 것을 특 징으로 하는 제어신호 출력 장치.
  6. 제 4항에 있어서,
    상기 신호 출력부는,
    상기 제 1 레벨 선택 신호에 의해 상기 제 1 제어신호를 전원전압 레벨로 출력하는 제 1 출력부;
    상기 제 2 레벨 선택 신호에 의해 상기 제 1 제어신호를 접지전압 레벨로 출력하는 제 2 출력부;
    상기 제 3 레벨 선택 신호에 의해 상기 제 2 제어신호를 전원전압 레벨로 출력하는 제 3 출력부; 및
    상기 제 4 레벨 선택 신호에 의해 상기 제 2 제어신호를 접지전압 레벨로 출력하는 제 4 출력부를 포함하는 것을 특징으로 하는 제어신호 출력 장치.
  7. 제 6항에 있어서,
    상기 제 1 내지 제 4 출력부의 출력단은 공통노드에 연결되는 것을 특징으로 하는 제어신호 출력 장치.
  8. 제 6항에 있어서,
    상기 출력제어부는,
    상기 제 1 내지 제 4 레벨 선택신호들을 논리 연산하고, 그 결과를 데이터 출력 인에이블 신호로 출력하는 제 5 논리 게이트; 및
    상기 데이터 출력 인에이블 신호에 의해 상기 신호 출력부가 출력하는 신호를 출력하는 플립플롭을 포함하는 것을 특징으로 하는 제어신호 출력 장치.
  9. 데이터 저장을 위한 다수의 메모리 셀들이 워드라인과 비트라인으로 연결되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 저장하기 위한 데이터를 임시 저장하거나, 상기 메모리 셀 어레이에 저장된 데이터를 독출하여 임시 저장하는 페이지 버퍼 회로들을 포함하는 페이지 버퍼부; 및
    상기 메모리 셀 어레이에 데이터를 저장하거나, 상기 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 제어신호들 중 제 1 또는 제 2 개의 제어신호중 어느 하나를 선택하여 원하는 전압 레벨로 출력하기 위해 논리 게이트들로 구성되는 신호 출력장치를 포함하는 제어부
    를 포함하는 불휘발성 메모리 소자.
  10. 제 9 항에 있어서,
    제 1 또는 제 2 제어신호를 선택하고, 선택된 제어신호가 하이 레벨인지 로우 레벨인지를 선택하는 레벨 선택신호를 출력하는 신호 선택부;
    상기 신호 선택부가 출력하는 레벨 선택신호에 따라 상기 선택된 제어신호의 전압 레벨을 변경하여 출력하는 신호 출력부; 및
    상기 신호 출력부가 출력하는 신호를 상기 신호 선택부의 레벨 선택신호의 유무에 따라 출력하는 출력 제어부
    를 포함하는 불휘발성 메모리 소자.
  11. 제 10항에 있어서,
    상기 신호 선택부는,
    제 1 인에이블 신호에 의해 제 1 제어신호를 선택하고, 상기 제 1 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 1 신호 선택부; 및
    제 2 인에이블 신호에 의해 제 2 제어신호를 선택하고, 상기 제 2 제어신호가 하이 레벨인지 로우레벨인지를 선택하는 레벨 선택 신호를 출력하는 제 2 신호 선택부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  12. 제 11항에 있어서,
    상기 제 1 신호선택부는,
    상기 제 1 인에이블 신호의 반전신호와, 상기 제 1 제어신호의 레벨을 제어하는 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 하이 레벨이 되도록 하는 제 1 레벨 선택신호를 출력하는 제 1 논리 게이트와,
    상기 제 1 인에이블신호와, 상기 제 1 레벨 제어신호의 논리 연산 결과에 따라 상기 제 1 제어신호가 로우 레벨이 되도록 하는 제 2 레벨 선택신호를 출력하는 제 2 논리 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  13. 제 12항에 있어서,
    상기 제 2 신호선택부는,
    상기 제 2 인에이블 신호의 반전신호와, 상기 제 2 제어신호의 레벨을 제어하는 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 하이 레벨이 되도록 하는 제 3 레벨 선택신호를 출력하는 제 3 논리 게이트와,
    상기 제 2 인에이블신호와, 상기 제 2 레벨 제어신호의 논리 연산 결과에 따라 상기 제 2 제어신호가 로우 레벨이 되도록 하는 제 4 레벨 선택신호를 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  14. 제 13항에 있어서,
    제 1 및 제 3 논리 게이트는 NOR 게이트이고,
    상기 제 2 및 제 4 논리 게이트는 NAND 게이트와 인버터로 구성되는 것을 특징으로 하는 불휘발성 메모리 소자.
  15. 제 13항에 있어서,
    상기 신호 출력부는,
    상기 제 1 레벨 선택 신호에 의해 상기 제 1 제어신호를 전원전압 레벨로 출력하는 제 1 출력부;
    상기 제 2 레벨 선택 신호에 의해 상기 제 1 제어신호를 접지전압 레벨로 출력하는 제 2 출력부;
    상기 제 3 레벨 선택 신호에 의해 상기 제 2 제어신호를 전원전압 레벨로 출력하는 제 3 출력부; 및
    상기 제 4 레벨 선택 신호에 의해 상기 제 2 제어신호를 접지전압 레벨로 출력하는 제 4 출력부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  16. 제 15항에 있어서,
    상기 제 1 내지 제 4 출력부의 출력단은 공통노드에 연결되는 것을 특징으로 하는 불휘발성 메모리 소자.
  17. 제 15항에 있어서,
    상기 출력제어부는,
    상기 제 1 내지 제 4 레벨 선택신호들을 논리 연산하고, 그 결과를 데이터 출력 인에이블 신호로 출력하는 제 5 논리 게이트; 및
    상기 데이터 출력 인에이블 신호에 의해 상기 신호 출력부가 출력하는 신호를 출력하는 플립플롭을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
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* Cited by examiner, † Cited by third party
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JP2000268571A (ja) 1999-03-19 2000-09-29 Fujitsu Ltd 半導体記憶装置
KR20030002251A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 반도체 메모리 장치의 센스앰프 전원 공급회로
KR20060071977A (ko) * 2004-12-22 2006-06-27 주식회사 하이닉스반도체 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로

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