KR20030002251A - 반도체 메모리 장치의 센스앰프 전원 공급회로 - Google Patents

반도체 메모리 장치의 센스앰프 전원 공급회로 Download PDF

Info

Publication number
KR20030002251A
KR20030002251A KR1020010039024A KR20010039024A KR20030002251A KR 20030002251 A KR20030002251 A KR 20030002251A KR 1020010039024 A KR1020010039024 A KR 1020010039024A KR 20010039024 A KR20010039024 A KR 20010039024A KR 20030002251 A KR20030002251 A KR 20030002251A
Authority
KR
South Korea
Prior art keywords
voltage
power supply
sense amplifier
control
control signal
Prior art date
Application number
KR1020010039024A
Other languages
English (en)
Other versions
KR100764367B1 (ko
Inventor
이병재
김준호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010039024A priority Critical patent/KR100764367B1/ko
Publication of KR20030002251A publication Critical patent/KR20030002251A/ko
Application granted granted Critical
Publication of KR100764367B1 publication Critical patent/KR100764367B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는, 피모스 트랜지스터에 의해 외부 전원전압으로 센스앰프 전원을 구동하여 발생하는 오버슈트(overshoot)를 방지하여 AC 특성을 향상시키고, 안정적인 동작을 수행할 수 있으며, 칩 면적을 줄이기 위해, 엔모스 트랜지스터를 사용하여 외부 전원전압으로 센스앰프 전원을 구동하고, 그 엔모스 트랜지스터를 제어하기 위한 제어신호가 인에이블 될 때의 전압 레벨을 코어 전압보다 그 엔모스 트랜지스터의 문턱전압만큼 높은 전압으로 설정하였다.

Description

반도체 메모리 장치의 센스앰프 전원 공급회로{Circuit for providing a voltage to a sense amplifier of semiconductor memory device}
본 발명은 반도체 메모리 장치의 센스앰프 전원 공급회로에 관한 것으로, 보다 상세하게는 외부 전원전압을 피모스 트랜지스터를 사용하여 센스앰프 전원을 구동하기 때문에 발생하는 오버슈트(overshoot)를 방지하여 AC 특성을 향상시키고, 안정적인 동작을 수행할 수 있으며, 칩 면적을 줄일 수 있는 반도체 메모리 장치의 센스앰프 전원 공급회로에 관한 것이다.
일반적으로 센스앰프를 구동하기 위한 제어신호(RTO)는 센스앰프의 동작 속도를 향상시키기 위해 센스앰프의 동작 초기에는 외부 전원전압(VEXT)으로 구동하여 스큐(skew)를 줄이고, 정상 동작 시에는 내부 전원전압(코어 전압(VCORE) 또는 내부 전원전압(VPERI))으로 구동한다.
따라서, 센스앰프를 구동하기 위한 제어신호(RTO)의 전압 레벨은 센스앰프 전원 공급 회로에 의해 제어된다.
도 1은 종래 기술의 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 회로도이다.
센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(1)와, 센스앰프 전원 발생부(1)를 제어하는 제어신호(CON1, CON2)를 발생하는 제어신호 발생부(2)를 포함하여 구성된다.
여기서, 센스앰프 전원 발생부(1)는 게이트에 제어신호(CON1)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 피모스 트랜지스터(PM1)와, 게이트에 제어신호(CON2)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 피모스 트랜지스터(PM2)를 포함하여 구성되어, 피모스 트랜지스터들(PM1, PM2)의 드레인이 공통 연결되어 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.
이와 같이 구성된 종래 기술에 따른 센스앰프 전원 공급회로의 동작을 첨부된 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
먼저, 워드라인이 인에이블 되고 일정시간 지연된 후 센싱동작을 제어하는 센싱 인에이블 신호(SG)가 인에이블 되어 제어신호 발생부(2)에 인가되면, 도 2에 도시된 초기에 외부 전원전압(VEXT)으로 프리차지 되어 있는 제어신호(CON1)가 로우 레벨로 천이한다.
따라서, 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 되어 외부 전원전압(VEXT)을 인가하여 센스앰프 전원(RTO)이 상승하기 시작한다.
센스앰프 전원(RTO)이 일정 전압까지 상승하면, 제어신호 발생부(2)는 이를 검출하여 제어신호(CON1)를 외부 전원전압(VEXT)으로 프리차지 시키고, 내부 전원전압(VPERI)(여기서는 2.5V)으로 프리차지 되어 있는 제어신호(CON2)를 로우 레벨로 천이시킨다.
따라서, 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)는 턴 오프 되고, 피모스 트랜지스터(PM2)가 턴 온 되어 코어 전압(VCORE)(여기서는 2.0V)으로 구동하여 센스앰프 전원(RTO)이 코어 전압(VCORE)으로 유지된다.
이와 같이 최초에 센스앰프 전원(RTO)을 외부 전원전압(VEXT)으로 인가하는 이유는 외부 전원전압(VEXT)을 통해 높은 전압으로 구동하여 센스앰프의 동작 속도를 향상시키기 위한 것이다.
그러나, 도 2에 도시된 바와 같이 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 된 후 높은 전압인 외부 전원전압(VEXT)에 의해 센스앰프 전원(RTO)을 구동하기 때문에 내부 전원전압(VCORE) 이상으로 급격히 상승하는 오버슈트(overshoot)가 발생하는 문제점이 발생한다.
또한, 이와 같이 발생한 오버슈트 전위는 센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM2)가 턴 온 되었을 때 코어 전압(VCORE)을 상승시키게 되어 비트 라인 프리차지 전압(VBLP)의 레벨을 상승시켜 반도체 메모리 장치의 동작 성능을 저하시키는 문제점이 발생한다.
센스앰프 전원 발생부(1)의 피모스 트랜지스터(PM1)가 턴 온 된 후 흐르는 전류의 양은 피모스 트랜지스터(PM1)의 게이트-소오스 전압(VGS)에 의해 결정되는데, 외부 전원 전압(VEXT)이 도 3에 도시된 바와 같은 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되는 경우와 저전압(여기서는 2.5V)으로 인가되는 경우에 피모스 트랜지스터(PM1)의 게이트-소오스 전압(VGS)이 차이가 나며, 따라서 피모스 트랜지스터(PM1)를 통해 흐르는 전류의 양이 변하게 된다.
이때, 코어 전압(VCORE)은 도 3에 도시된 바와 같이 외부 전원전압(VEXT)의 동작구간(TD)에서는 일정한 레벨을 유지한다.
그러나, 도 4에 도시된 바와 같이, 외부 전원전압(VEXT)이 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되었을 때보다 저전압(여기서는 2.5V)으로 인가되었을 때 동작 파라미터(tRCD)가 더욱 지연되어 동작 속도가 지연되는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 외부 전원전압을 구동할 때에 발생하는 오버슈트를 방지하는 것이다.
본 발명의 다른 목적은, 외부 전원전압이 변하더라도 안정적으로 센스앰프 전원을 유지하는 것이다.
본 발명의 또 다른 목적은, 피모스 트랜지스터를 엔모스 트랜지스터로 대체하거나, 코어 영역에 분포되어 있는 엔모스 트랜지스터를 사용하여 칩 면적을 줄이는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 센스앰프 전원 공급 회로를 나타낸 회로도.
도 2는 도 1의 회로도에서 전원 공급 제어신호(CON1, CON2)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.
도 3은 도 1의 회로도에서 전원전압(VCC)에 대한 외부 전원전압(VEXT) 및 코어 전압(VCORE)의 관계를 나타낸 파형도.
도 4는 도 1의 회로도에서 동작 전압(VEXT)에 대한 동작 파라미터(tRCD)의 관계를 나타낸 파형도.
도 5는 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 회로도.
도 6은 도 5의 회로도에서 제어전압(VCON)을 발생하는 제어전압 발생부의 상세 회로를 나타낸 회로도.
도 7은 도 5의 회로도에서 전원공급 제어신호(CON11, CON12)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.
도 8은 도 5의 회로도에서 전원전압(VCC)에 대한 외부 전원전압(VEXT)과 제어전압(VCON)의 관계를 나타낸 파형도.
도 9는 도 5의 회로도에서 동작 전압(VEXT)에 대한 동작 파라미터(tRCD)의 관계를 나타낸 파형도.
도 10은 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다른 실시예를 나타낸 회로도.
도 11은 도 10의 회로도에서 전원공급 제어신호(CON21, CON22)에 따른 센스앰프 제어신호(RTO)의 파형을 나타낸 파형도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 센스앰프 전원 발생부20, 200 : 제어신호 발생부
21. 101 : 타이밍 제어부30 : 제어전압 발생부
31 : 차동 증폭부32 : 전압 구동부
DRV1, DRV2, DRV11, DRV12 : 구동부
NM11, NM12, NM21, NM22 : 엔모스 트랜지스터
PM11, PM12 : 피모스 트랜지스터
R : 저항
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는, 복수개의 제어신호에 의해 복수개의 전압 레벨로 센스앰프 전원을 구동하는 전원 구동 수단; 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호를 발생하는 제어신호 발생 수단; 및 제2 인에이블 신호에 따라 제어되어, 상기 복수개의 제어신호의 전압 레벨을 설정하기 위한 복수개의 제어전압을 발생하는 전압 발생 수단을 포함하여 구성되되, 상기 제어신호 발생수단은, 제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호의 인에이블 타이밍을 제어하는 타이밍 제어 수단; 및 상기 타이밍 제어 수단에 의해 인에이블 타이밍이 제어된 복수개의 타이밍 신호를 상기 전압 발생 수단에서 생성된 복수개의 전압에 의해 구동하는 복수개의 신호 구동 수단; 을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 5는 본 발명의 바람직한 실시예로서 반도체 메모리 장치의 센스앰프 전원 공급회로를 나타낸 블록도이다.
이에 도시된 바와 같이, 센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(10)와, 센스앰프 전원 발생부(10)를 제어하는 제어신호(CON11, CON12)를 발생하는 제어신호 발생부(20)와, 제어전압(VCON)을 발생하여 제어신호 발생부(20)로 인가하는 제어전압 발생부(30)를 포함하여 구성된다.
여기서, 센스앰프 전원 발생부(10)는 게이트에 제어신호(CON11)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 엔모스 트랜지스터(NM11)와, 게이트에 제어신호(CON12)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 피모스 트랜지스터(PM11)를 포함하여 구성되어, 엔모스 트랜지스터(NM11)의 소오스와 피모스 트랜지스터(PM11)의 드레인이 공통 연결되어 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.
제어신호 발생부(20)는, 센싱동작을 제어하는 센싱 인에이블 신호(SG)와 센스앰프 전원(RTO)에 따라 제어신호(CON11, CON12)가 발생하는 타이밍을 조절하는 타이밍 제어부(21)와, 타이밍 제어부(21)의 타이밍 신호(EN1, EN2)를 각각 구동하여 제어신호(CON11, CON12)를 출력하는 구동부들(DRV1, DRV2)을 포함하여 구성된다.
여기서, 제어신호 발생부(20)의 구동부(DRV1)는 코어 전압(VCORE)보다 문턴전압(VTH)만큼 높은 제어전압(VCON)에 의해 구동된다.
도 6은 제어전압(VCON)을 발생하는 제어전압 발생부(30)의 상세 회로를 나타낸 회로도이다.
제어전압 발생부(30)는, 승압전압(VPP)으로 구동되는 차동 증폭부(31)와, 제어전압(VCON)을 출력하는 전압 구동부(32)를 포함하여 구성된다.
여기서, 전압 구동부(32)는 승압전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 차동 증폭부(31)의 출력신호가 인가되는 피모스 트랜지스터(PM12)와, 게이트가 드레인에 공통 연결된 엔모스 트랜지스터(NM12)와, 한 단자가 엔모스 트랜지스터(NM12)의 소오스에 연결되고, 다른 한 단자가 접지전압(VSS)에 연결된 저항(R)을 포함하여 구성되어, 피모스 트랜지스터(PM12)와 엔모스 트랜지스터(NM12)의 공통 연결된 드레인이 출력단자를 형성하여 제어전압(VCON)을 출력한다.
차동 증폭부(31)는 인에이블 신호(ONOFF)에 의해 제어되어, 전압 구동부(32)의 엔모스 트랜지스터(NM12)와 저항(R)이 공통 연결된 단자에서의 전압이 기준전압으로 인가되고, 입력전압으로 내부 전원전압(VCORE)이 인가된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 동작을 첨부된 도 7 내지 도 9를 참조하여 설명하면 다음과 같다.
먼저, 워드라인이 인에이블 되고 일정한 시간이 지연된 후 센싱 인에이블 신호(SG)가 인에이블 되어, 도 7에 도시된 바와 같이, 로우 레벨로 프리차지 되어있는 제어신호(CON11)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(20)의엔모스 트랜지스터(NM11)를 턴 온 시켜 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동한다.
따라서, 센스앰프 전원(RTO)의 레벨이 상승하는데, 이때, 외부 전원전압(VEXT)을 엔모스 트랜지스터(NM11)를 통하여 인가하기 때문에, 전류의 변동 없이 안정적으로 외부 전원전압(VEXT)을 인가할 수 있다.
왜냐하면, 엔모스 트랜지스터(NM11)를 통해 흐르는 전류는 엔모스 트랜지스터(NM11)의 게이트-소오스 전압 차이(VGS)에 의해 결정되는데, 외부 전원전압(VEXT)이 도 8 에 도시된 바와 같은 동작구간(TD)에서 고전압(여기서는 3.3 V)으로 인가되는 경우 또는 저전압(여기서는 2.5V)으로 인가되는 경우 모두에서 엔모스 트랜지스터(NM11)의 게이트-소오스 전압 차이(VGS)는 거의 변하지 않기 때문에 엔모스 트랜지스터(NM11)를 통해 흐르는 전류는 거의 일정하다. 따라서, 외부 전원전압(VEXT)에 의한 오버슈트를 방지할 수 있다.
이어서, 센스앰프 전원(RTO)이 일정 레벨 이상이 되면, 내부 전원전압(VPERI)(여기서는 2.5V)으로 프리차지 되어있는 제어신호(CON12)를 로우 레벨로 설정하여 센스앰프 발생부(20)의 피모스 트랜지스터(PM11)를 턴 온 시켜 코어전압(VCORE)(여기서는 2.0V)으로 센스앰프 전원(RTO)을 구동한다.
도 7에 도시된 바와 같이, 센스앰프 전원 발생부(10)의 엔모스 트랜지스터(NM11)를 통해 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동하고, 일정시간이 지난 후에 피모스 트랜지스터(PM11)를 통해 코어 전압(VCORE)을 동시에 공급하여 안정적인 센스앰프 전원(RTO)을 출력할 수 있다.
도 6에 도시된 바와 같은 제어전압 발생부(30)는 인에이블 신호(ONOFF)에 의해 인에이블 되어, 코어 전압(VCORE)보다 전압 구동부(32)의 엔모스 트랜지스터(NM12)의 문턱전압(VTH)만큼 높은 제어전압(VCON)을 발생하여 제어신호(CON11)를 구동하는 구동부(DRV1)에 공급한다.
여기서, 전압 구동부(32)의 엔모스 트랜지스터(NM12)는 센스앰프 전원 발생부(10)의 엔모스 트랜지스터(NM11)와 동일한 특성을 가지도록 형성한다.
또한, 제어전압 발생부(30)는 외부 전원전압(VEXT)의 동작구간(TD)에서 동일한 레벨을 유지하는 안정된 승압 전압(VPP)을 사용하고, 제어신호(CON12)는 내부 전원전압(VPERI)으로 구동된다.
따라서, 도 9에 도시된 바와 같이, 외부 전원전압(VEXT)이 동작구간(TD)에서 고전압(여기서는 3.3V)으로 인가되었을 때와 저전압(여기서는 2.5V)으로 인가되었을 때의 동작 파라미터(tRCD)는 거의 동일한 값을 갖는다.
또한, 도 1에 도시된 종래 기술에 따른 센스앰프 전원 공급회로에서 사용된 피모스 트랜지스터(PM1)를 도 5에 도시된 바와 같이 본 발명에 따른 센스앰프 전원 공급회로에서는 동일한 구동능력을 갖는 엔모스 트랜지스터(NM10)로 대체하게 되면, 소자를 형성하기 위한 면적을 절반으로 줄일 수 있으며, 본 발명에 따른 센스앰프 전원 공급회로에서 사용되는 엔모스 트랜지스터(NM10)로 사용될 수 있는 엔모스 트랜지스터들은 코어 영역에 다수개가 분포하고 있기 때문에 이를 활용한다면 칩 면적을 감소시킬 수 있다.
도 10은 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다른 실시예를 나타낸 블록도이다.
이에 도시된 바와 같이, 센스앰프 전원 공급회로는, 센스앰프 전원(RTO)을 발생하는 센스앰프 전원 발생부(100)와, 센스앰프 전원 발생부(100)를 제어하는 제어신호(CON21, CON22)를 발생하는 제어신호 발생부(200)와, 제어전압(VCON)을 발생하여 제어신호 발생부(200)로 인가하는 제어전압 발생부(300)를 포함하여 구성된다.
여기서, 센스앰프 전원 발생부(100)는 게이트에 제어신호(CON21)가 인가되고, 소오스에 외부 전원전압(VEXT)이 인가되는 엔모스 트랜지스터(NM21)와, 게이트에 제어신호(CON22)가 인가되고, 소오스에 코어 전압(VCORE)이 인가되는 엔모스 트랜지스터(NM22)를 포함하여 구성되어, 엔모스 트랜지스터들(NM21, NM22)의 공통 연결된 소오스가 센스앰프 전원(RTO)이 출력되는 출력 단자를 형성한다.
제어신호 발생부(200)는, 센싱동작을 제어하는 센싱 인에이블 신호(SG)와 센스앰프 전원(RTO)에 따라 제어신호가 발생하는 타이밍으로 조절하는 타이밍 제어부(101)와, 타이밍 제어부(101)의 타이밍 신호(EN11, EN12)를 구동하여 각각 제어신호(CON21, CON22)를 출력하는 구동부들(DRV11, DRV12)을 포함하여 구성된다.
여기서, 제어신호 발생부(100)의 구동부들(DRV11, DRV12)은 코어 전압(VCORE)에 센스앰프 전원 발생부(100)의 엔모스 트랜지스터들(NM21, NM22)의 문턴전압(VTH)만큼의 전압이 더하여진 제어전압(VCON)에 의해 구동된다.
제어전압 발생부(300)는 상기한 도 6에 도시된 제어전압 발생부(30)와 동일한 구성을 갖는다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로의 다른 실시예의 동작을 첨부된 도 11을 참조하여 설명하면 다음과 같다.
먼저, 워드라인이 인에이블 되고 일정한 시간이 지연된 후 센싱 인에이블 신호(SG)가 인에이블 되어, 도 11에 도시된 바와 같이, 로우 레벨로 프리차지 되어있는 제어신호(CON21)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(100)의 엔모스 트랜지스터(NM21)를 턴 온 시켜 외부 전원전압(VEXT)으로 센스앰프 전원(RTO)을 구동한다.
이어서, 센스앰프 전원(RTO)이 일정 레벨 이상이 되면, 로우 레벨로 프리차지 되어 있는 제어신호(CON22)를 제어전압(VCON)으로 설정하여 센스앰프 전원 발생부(100)의 엔모스 트랜지스터(NM22)를 턴 온 시켜 코어전압(VCORE)(여기서는 2.0V)으로 센스앰프 전원(RTO)을 구동한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 센스앰프 전원 공급회로는 외부 전원전압을 피모스 트랜지스터로 구동하여 발생하는 오버슈트를 방지하고, 엔모스 트랜지스터를 코어전압보다 문턱전압만큼 높은 제어전압에 의해 제어하여 안정된 동작을 수행할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 복수개의 제어신호에 의해 복수개의 전압 레벨로 센스앰프 전원을 구동하는 전원 구동 수단;
    제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호를 발생하는 제어신호 발생 수단; 및
    제2 인에이블 신호에 따라 제어되어, 상기 복수개의 제어신호의 전압 레벨을 설정하기 위한 복수개의 제어전압을 발생하는 전압 발생 수단을 포함하여 구성되되,
    상기 제어신호 발생수단은,
    제1 인에이블 신호에 따라 제어되고, 상기 센스앰프 전원의 레벨을 검출하여 그 검출 결과에 따라 상기 복수개의 제어신호의 인에이블 타이밍을 제어하는 타이밍 제어 수단; 및
    상기 타이밍 제어 수단에 의해 인에이블 타이밍이 제어된 복수개의 타이밍 신호를 상기 전압 발생 수단에서 생성된 복수개의 전압에 의해 구동하는 복수개의 신호 구동 수단;
    을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.
  2. 제 1 항에 있어서,
    상기 전원 구동 수단은,
    상기 복수개의 제어신호 중에서 제1 제어신호에 따라 외부 전원전압 레벨로 상기 센스앰프 전원을 구동하는 외부 전원 구동 수단; 및
    상기 복수개의 제어신호 중에서 제2 제어신호에 따라 내부 전원전압 레벨로 상기 센스앰프 전원을 구동하는 내부 전원 구동 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.
  3. 제 2 항에 있어서,
    상기 외부 전원 구동 수단은 엔모스 트랜지스터로 구성하고, 내부 전원 구동 수단은 피모스 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.
  4. 제 3 항에 있어서,
    상기 제 1 제어신호가 인에이블 되었을 때의 전압 레벨은 코어 전압 레벨보다 상기 엔모스 트랜지스터의 문턱전압만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급 회로.
  5. 제 2 항에 있어서,
    상기 외부 전원 구동 수단과 내부 전원 구동 수단을 엔모스 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.
  6. 제 5 항에 있어서,
    상기 제 1 제어신호 및 제 2 제어신호가 인에이블 되었을 때의 전압 레벨은 코어 전압 레벨보다 상기 엔모스 트랜지스터의 문턱전압만큼 높은 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급 회로.
  7. 제 1 항에 있어서,
    상기 전압 발생 수단은,
    승압전압과 접지전압 사이에 직렬 연결되고, 상기 차동 증폭 수단의 출력 신호가 게이트에 인가되는 피모스 트랜지스터, 상기 피모스 트랜지스터의 드레인에 드레인이 공통 연결되고, 게이트와 드레인이 공통 연결된 엔모스 트랜지스터 및 상기 엔모스 트랜지스터의 소오스에 한 단자가 연결되고 다른 한 단자가 접지전압에 연결된 저항; 및
    상기 제2 인에이블 신호에 따라 제어되고, 승압 전압에 의해 구동되어, 코어 전압과 상기 엔모스 트랜지스터의 소오스와 저항의 공통 연결된 단자에서의 전압의 전압 차이를 증폭하는 차동 증폭수단을 포함하여 구성되되,
    상기 피모스 트랜지스터와 엔모스 트랜지스터의 공통 연결된 드레인이 출력 단자를 형성하여 상기 제어전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 전원 공급회로.
KR1020010039024A 2001-06-30 2001-06-30 반도체 메모리 장치의 센스앰프 전원 공급회로 KR100764367B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010039024A KR100764367B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 장치의 센스앰프 전원 공급회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010039024A KR100764367B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 장치의 센스앰프 전원 공급회로

Publications (2)

Publication Number Publication Date
KR20030002251A true KR20030002251A (ko) 2003-01-08
KR100764367B1 KR100764367B1 (ko) 2007-10-08

Family

ID=27712881

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010039024A KR100764367B1 (ko) 2001-06-30 2001-06-30 반도체 메모리 장치의 센스앰프 전원 공급회로

Country Status (1)

Country Link
KR (1) KR100764367B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719147B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 내부전원 공급장치
KR100903388B1 (ko) * 2008-04-24 2009-06-23 주식회사 하이닉스반도체 내부전압 제어회로 및 그 제어방법
KR100927784B1 (ko) * 2008-03-14 2009-11-20 주식회사 하이닉스반도체 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자
KR100930391B1 (ko) * 2008-05-08 2009-12-08 주식회사 하이닉스반도체 전원전압 공급 제어 장치
US8183912B2 (en) 2005-09-29 2012-05-22 Hynix Semiconductor Inc. Internal voltage supplying device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253276B1 (ko) * 1997-02-18 2000-05-01 김영환 메모리 소자의 셀 리프레쉬 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719147B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 내부전원 공급장치
US8183912B2 (en) 2005-09-29 2012-05-22 Hynix Semiconductor Inc. Internal voltage supplying device
KR100927784B1 (ko) * 2008-03-14 2009-11-20 주식회사 하이닉스반도체 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자
KR100903388B1 (ko) * 2008-04-24 2009-06-23 주식회사 하이닉스반도체 내부전압 제어회로 및 그 제어방법
KR100930391B1 (ko) * 2008-05-08 2009-12-08 주식회사 하이닉스반도체 전원전압 공급 제어 장치

Also Published As

Publication number Publication date
KR100764367B1 (ko) 2007-10-08

Similar Documents

Publication Publication Date Title
US10878854B2 (en) Voltage generation circuit
US7336121B2 (en) Negative voltage generator for a semiconductor memory device
KR100406539B1 (ko) 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법
US7023262B2 (en) Negative voltage generator for a semiconductor memory device
KR100567916B1 (ko) 반도체 메모리 소자의 전원 공급 장치 및 방법
KR100753034B1 (ko) 내부 전원전압 발생 회로
KR100904423B1 (ko) 반도체 메모리 소자
KR100764367B1 (ko) 반도체 메모리 장치의 센스앰프 전원 공급회로
KR20100129991A (ko) 반도체 메모리 장치의 기판 바이어스 전압 레벨 감지 장치
KR20050101687A (ko) 고전압 발생 회로
KR100650371B1 (ko) 전압 발생 장치
KR100904426B1 (ko) 내부 전압 생성 회로
US7583547B2 (en) Over-driving circuit in semiconductor memory device
US8629697B2 (en) Semiconductor integrated circuit and method of operating the same
US20070070720A1 (en) Voltage generator for use in semiconductor device
US7978536B2 (en) Semiconductor memory device and method of operating the same
KR20030002508A (ko) 안정적인 승압 전압을 발생시킬 수 있는 반도체 메모리장치의 승압 전압 발생 회로
KR100798765B1 (ko) 반도체 메모리 소자
KR100360022B1 (ko) 액티브 내부전압 발생회로
KR100668807B1 (ko) 센스앰프 구동회로
KR100557625B1 (ko) 코아전압 클램프 회로
KR100861192B1 (ko) 외부전원전압에 따른 순차적 제어가 가능한 내부전원전압발생장치
KR20050046070A (ko) 파워 업 신호 발생 회로
KR100733416B1 (ko) 전압 발생 장치
KR20070051062A (ko) 백바이어스 전압 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee