KR100557625B1 - 코아전압 클램프 회로 - Google Patents

Abstract

본 발명은 코아전압 클램프 회로에 관한 것으로서, 보다 상세하게는 코아전압의 레벨을 감지하여 특정레벨 이상 상승하면 오버 드라이빙 동작을 멈추도록 제어하여 안정적인 코아전압을 제공하는 기술이다. 이를 위해 본 발명은 내부전원전압인 코아전압을 코아전압 라인으로 구동하는 코아전압 드라이버와,상기 코아전압을 기준전압과 비교하여 그 결과에 따라서 외부전원전압을 코아전압 라인에 인가하는 오버 드라이빙을 수행하는 오버 드라이버를 포함하여 코아전압이 지나치게 상승함으로 인해 발생하는 노이즈를 방지하고 안정적인 코아전압을 제공할 수 있다.

Description

코아전압 클램프 회로{Core voltage clamp circuit}

도 1은 종래의 코아전압 클램프 회로도.

도 2 및 도 3은 종래의 코아전압 클램프 회로의 동작 시물레이션도.

도 4는 본 발명의 실시예에 따른 코아전압 클램프 회로도.

도 5는 도 4의 비교부의 내부 회로도.

도 6은 본 발명의 실시예에 따른 코아전압 클램프 회로의 동작 시물레이션도.

도 7 및 도 8은 본 발명의 실시예에 따른 오버 드라이빙 회로의 동작 타이밍도.

본 발명은 코아전압 클램프 회로에 관한 것으로서, 보다 상세하게는 코아전압의 레벨을 감지하여 특정레벨 이상 상승하면 오버 드라이빙 동작을 멈추도록 제어하여 안정적인 코아전압을 제공하는 기술이다.

일반적으로, 반도체 메모리 장치는 외부전원전압을 이용하여 다양한 내부소자에 필요한 다양한 레벨의 내부전원전압으로 변환하여 공급한다.

코아전압 VCORE은 이러한 내부전원전압 중의 하나로서 디램셀에서 데이터를 읽고 쓰는 센싱 동작시에 사용되며, 코아전압 클램프 회로는 이러한 코아전압을 클램핑(clamping) 시키기 위한 회로이다.

도 1은 종래의 코아전압 클램프 회로도이다.

종래의 코아전압 클램프 회로는 코아전압 VCORE을 구동시키는 코아전압 드라이버(1) 및 오버 드라이버(2)로 구성된다.

오버 드라이버(2)는 센스앰프 인에이블신호 SEN_ENZ에 의해 제어되어 외부전원전압 VEXT을 드랍시켜 코아전압 VCORE 라인으로 인가하는 피모스 트랜지스터 PM1로 구성된다.

이러한 종래의 오버 드라이버는 평상시에는 센스앰프 인에이블신호 SEN_ENZ가 하이레벨이므로 피모스 트랜지스터 PM1가 턴오프되어 외부전원전압 VEXT과 코아전압 VCORE이 분리되는 반면에, 오버 드라이빙 동작시에는 센스앰프 인에이블신호 SEN_ENZ가 로우레벨이므로 피모스 트랜지스터 PM1가 턴온되어 외부전원전압 VEXT과 코아전압 VCORE이 숏트된다. 이처럼 오버 드라이빙 동작시에는 외부전원전압 VEXT을 코아전압 라인에 인가함으로써 코아전압 VCORE이 상승하게 된다.

그런데, 오버 드라이버의 동작전압이 너무 높거나 동작 시간이 너무 길면 코아전압 VCORE이 지나치게 상승하는 반면, 오버 드라이버의 동작전압이 너무 낮거나 구동시간이 너무 짧으면 코아전압 VCORE이 낮아져 tRCD가 길어지는 문제점이 있다. 그에 따라 통상적으로 오버 드라이빙 시간을 충분히 주어 코아전압 VCORE을 지나치게 상승하게 하는 경우가 많다.

이러한 문제점을 설명하기 위해 도 2 및 도 3을 참조하기로 한다.

도 2는 외부전원전압 VEXT이 2.5V, 코아전압 VCORE은 2.0V인 경우이고, 도 3은 외부전원전압 VEXT이 2.8V, 코아전압 VCORE은 2.0V인 경우의 종래의 코아전압 클램프 회로의 동작 시물레이션도이다.

센스앰프 인에이블신호 SEN_ENZ가 로우레벨이 되면 오버 드라이빙 동작이 시작되어 코아전압 VCORE의 레벨이 상승하기 시작한다. 그 후, 코아전압 VCORE이 어느정도 상승하면 센스앰프 인에이블신호 SEN_ENZ가 하이레벨이 되어 오버 드라이빙 동작을 멈추게 된다.

도 2에 도시한 바와 같이 외부전원전압 VEXT이 2.5V인 경우, 코아전압 VCORE이 초기의 2.0V보다 높은 2.2V 정도의 레벨로 출력되고(A), 도 3에 도시한 바와같이 외부전원전압 VEXT이 2.8V 인 경우에는 코아전압 VCORE이 초기의 2.0V보다 높은 2.4V 정도의 레벨로 출력된다(B).

이와같이, 지나친 오버 드라이빙 동작에 의해 특정 레벨 이상으로 높아진 코아전압 VCORE으로 인해 노이즈가 발생하고, 이러한 불안정한 코아전압 VCORE을 내부전원전압으로 사용하는 내부회로의 동작에도 악영향을 미치게 된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 오버 드라이빙 시에 코아전압이 지나치게 상승하면 이를 감지하여 오버 드라이버회로가 구동되지 않도록 제어하여 코아전압을 안정화시키는데 있다.

상기 과제를 달성하기 위한 본 발명은 내부전원전압인 코아전압을 코아전압 라인으로 구동하는 코아전압 드라이버와, 상기 코아전압을 기준전압과 비교하여 그 결과에 따라서 외부전원전압을 코아전압 라인에 인가하는 오버 드라이빙을 수행하는 오버 드라이버를 포함하여 구성함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 코아전압 클램프 회로의 블록도이다.

코아전압 클램프 회로는 코아전압 VCORE을 구동시키는 코아전압 드라이버(10)와 오버 드라이버(20)로 구성된다.

오버 드라이버(20)는 기준전압 VREF과 코아전압 VCORE을 비교하여 증폭하는 비교부(21), 비교부(21)의 출력과 센스앰프 인에이블신호 SEN_ENZ를 이용하여 소정의 제어신호 OVDR를 출력하는 구동제어부(22) 및 제어신호 OVDR에 의해 제어되어 외부전원전압 VEXT을 드랍시켜 코아전압 VCORE 라인에 인가하는 피모스 트랜지스터 PM2로 구성된다.

구동제어부(22)는 비교부(21)의 출력 VOUT과 센스앰프 인에이블신호 SEN_ENZ를 노아연산하여 출력하는 노아게이트 NOR와 노아게이트 NOR의 출력을 반전시키는 인버터 IN로 구성된다.

비교부(21)는 코아전압 VCORE과 기준전압 VREF의 레벨을 비교하여, 코아전압 VCORE이 기준전압 VREF 보다 작으면 로우레벨의 출력전압 VOUT을 출력하고, 코아전압 VCORE이 기준전압 VREF 보다 크면 하이레벨의 출력전압 VOUT을 출력한다.

비교부(21)의 출력 VOUT이 로우레벨이고 센스앰프 인에이블신호 SEN_ENZ가 로우레벨일 때, 노아게이트 NOR의 출력이 하이레벨이 되어 인버터 IN의 출력 OVDR이 로우레벨이 된다. 따라서, 피모스 트랜지스터 PM2가 구동되어 오버 드라이빙 동작을 수행한다. 반면에, 비교부(21)의 출력 VOUT이 하이레벨이면 노아게이트 NOR의 출력은 항상 로우레벨이 되어 인버터 IN의 출력 OVDR은 하이레벨이 된다. 따라서 피모스 트랜지스터 PM2는 구동되지 않게 된다.

도 4에서는 오버 드라이버(20)를 하나만 구동하는 예를 도시하고 있으나, 오버 드라이버(20)를 분할하여 복수개로 구현하는 것도 가능하다.

도 5는 도 4의 비교부의 내부 회로도이다.

비교부(21)는 피모스 트랜지스터 PM3, PM4 및 엔모스 트랜지스터 NM1 내지 NM7로 구성된다.

여기서, 피모스 트랜지스터 PM3는 전원전압 VDD 인가단과 엔모스 트랜지스터 NM6 사이에 연결되어 게이트 단자가 피모스 트랜지스터 PM4의 게이트 단자와 공통 연결된다. 그리고, 피모스 트랜지스터 PM4는 전원전압 VDD 인가단과 엔모스 트랜지스터 NM7 사이에 연결되어 게이트 단자가 피모스 트랜지스터 PM3의 게이트 단자와 공통 연결되고, 피모스 트랜지스터 PM4의 게이트 단자는 피모스 트랜지스터 PM4의 드레인 단자와 공통 연결된다.
엔모스 트랜지스터 NM1 내지 NM3는 인에이블신호인 액티브신호 ACT에 의해 제어되어 턴온되고, 엔모스 트랜지스터 NM4, NM5는 기준전압 VREF과 코아전압 VCORE에 의해 각각 제어된다.

엔모스 트랜지스터 NM4는 전원전압 VDD을 엔모스 트랜지스터 NM4의 문턱전압 Vt만큼 드랍시켜 드랍된 다운기준전압 VREF_DN을 엔모스 트랜지스터 NM1의 드레인에 인가하고, 엔모스 트랜지스터 NM6는 엔모스 트랜지스터 NM4에 의해 드랍된 다운기준전압 VREF_DN에 의해 제어된다.

엔모스 트랜지스터 NM5는 전원전압 VDD을 엔모스 트랜지스터 NM5의 문턱전압 Vt만큼 드랍시켜 드랍된 다운코아전압 VCORE_DN을 엔모스 트랜지스터 NM3의 드레인에 인가하고, 엔모스 트랜지스터 NM7는 엔모스 트랜지스터 NM5에 의해 드랍된 다운코아전압 VCORE_DN에 의해 제어된다.

여기서, 엔모스 트랜지스터 NM4의 채널길이를 NM5의 채널길이 보다 작게 하면 채널길이에 따른 문턱전압 Vt의 차이에 의하여 기준전압 VREF과 코아전압 VCORE이 동일한 경우에도 다운코아전압 VCORE_DN이 다운기준전압 VREF_DN보다 약간 낮게되어 로우레벨의 출력전압 VOUT을 출력한다. 즉, 다운코아전압 VCORE_DN이 다운기준전압 VREF_DN 보다 작으면 엔모스 트랜지스터 NM6가 엔모스 트랜지스터 NM7보다 더 강하게 턴온되어 로우레벨의 출력전압 VOUT을 출력한다.

반면에, 다운코아전압 VCORE_DN이 다운기준전압 VREF_DN보다 크면 엔모스 트랜지스터 NM7가 엔모스 트랜지스터 NM6보다 강하게 턴온되어 하이레벨의 출력전압 VOUT을 출력한다.

도 6은 외부전원전압 VEXT이 2.5V, 초기 코아전압 VCORE이 2.0V인 경우이고, 도 7은 외부전원전압 VEXT이 2.8V, 초기 코아전압 VCORE이 2.0V인 인 경우의 코아전압 클램프 회로의 동작 시물레이션도이다.

도 6 및 도 7에 도시한 바와 같이, 센스앰프 인에이블신호 SEN_ENZ를 따라가는 인버터 IN의 출력 OVDR이 로우레벨이 되면 오버 드라이빙을 시작하면서 코아전압 VCORE이 상승하기 시작한다. 이때, 다운코아전압 VCORE_DN이 다운기준전압 VREF_DN보다 낮으면 출력전압 VOUT은 로우레벨을 유지하고, 다운코아전압 VCORE_DN이 다운기준전압 VREF_DN보다 높아지면 출력전압 VOUT이 하이레벨이 되어 오버 드라이빙 동작을 멈추게 됨으로써 상승하던 코아전압 VCORE이 하락하게 된다. 그 후, 코아전압 VCORE은 초기레벨과 거의 동일하게 유지한다(C, D).

이처럼 본 발명에 따른 코아전압 클램프 회로는 코아전압 VCORE 레벨을 감지하여 그 레벨에 따라 오버 드라이빙 동작을 제어함으로써, 종래의 도 2 및 도 3에 비하여 코아전압이 초기레벨과 동일하게 안정적으로 출력된다.(C, D)

이상에서 살펴본 바와 같이, 본 발명은 오버 드라이빙 동작을 제어하여 안정적인 코아전압을 이용하여 반도체 메모리 장치를 안정적으로 구동시킴으로써 노이즈를 방지하고 신뢰성을 확보할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 내부전원전압인 코아전압을 코아전압 라인으로 구동하는 코아전압 드라이버; 및

   상기 코아전압을 기준전압과 비교하여 그 결과에 따라서 외부전원전압을 코아전압 라인에 인가하는 오버 드라이빙을 수행하는 오버 드라이버;

   를 포함하여 구성함을 특징으로 하는 코아전압 클램프 회로.
2. 제 1 항에 있어서, 상기 오버 드라이버는,

   상기 코아전압과 상기 기준전압을 비교하여 그 결과에 따라 출력신호를 출력하는 비교부;

   상기 비교부의 출력과 센스앰프 인에이블신호를 연산하는 구동제어수단; 및

   상기 구동제어수단의 출력에 의해 제어되어 상기 외부전원전압을 드랍시켜 상기 코아전압라인에 인가하는 드라이버;

   를 구비함을 특징으로 하는 코아전압 클램프 회로.
3. 제 2항에 있어서, 상기 비교부의 출력이 로우레벨이면 상기 드라이버가 턴온되고 상기 비교부의 출력이 하이레벨이면 상기 드라이버가 턴오프됨을 특징으로 하는 코아전압 클램프 회로.
4. 제 2항에 있어서, 상기 비교부는,

   소정의 인에이블신호에 의해 인에이블되는 스위칭그룹;

   상기 기준전압에 의해 제어되어 전원전압을 문턱전압만큼 드랍시켜 드랍된 다운기준전압을 출력하는 제 1 스위칭부;

   상기 드랍된 다운기준전압에 의해 제어되고, 드레인이 출력단에 연결되고 소스는 상기 스위칭그룹에 연결되는 제 2 스위칭부;

   상기 코아전압에 의해 제어되어 상기 전원전압을 문턱전압만큼 드랍시켜 드랍된 다운코아전압을 출력하는 제 3 스위칭부;

   상기 드랍된 다운코아전압에 의해 제어되고 드레인이 제 6스위칭부에 연결되고 소스는 상기 스위칭그룹에 연결되는 제 4 스위칭부;

   상기 전원전압의 인가단과 상기 제 2 스위칭부, 상기 제 4 스위칭부 사이에 각각 연결되어 게이트 단자가 공통 연결된 제 5스위칭부 및 상기 제 6스위칭부를 구비함을 특징으로 하는 코아전압 클램프 회로.
5. 제 4항에 있어서, 상기 제 1 스위칭부의 채널길이가 상기 제 3 스위칭부의 채널길이보다 짧게 구현함을 특징으로 하는 코아전압 클램프 회로.
6. 제 4항에 있어서, 상기 기준전압이 상기 코아전압보다 크면 로우레벨의 출력전압을 출력하고, 상기 기준전압이 상기 코아전압보다 작으면 하이레벨의 출력전압을 출력함을 특징으로 하는 코아전압 클램프 회로.

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