KR20060088679A - 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법 - Google Patents

휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법 Download PDF

Info

Publication number
KR20060088679A
KR20060088679A KR1020050009602A KR20050009602A KR20060088679A KR 20060088679 A KR20060088679 A KR 20060088679A KR 1020050009602 A KR1020050009602 A KR 1020050009602A KR 20050009602 A KR20050009602 A KR 20050009602A KR 20060088679 A KR20060088679 A KR 20060088679A
Authority
KR
South Korea
Prior art keywords
word line
pulse signal
volatile memory
activation time
memory device
Prior art date
Application number
KR1020050009602A
Other languages
English (en)
Inventor
변희진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050009602A priority Critical patent/KR20060088679A/ko
Priority to US11/111,249 priority patent/US7283415B2/en
Publication of KR20060088679A publication Critical patent/KR20060088679A/ko
Priority to US11/768,351 priority patent/US7660179B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
    • H05B41/14—Circuit arrangements
    • H05B41/26—Circuit arrangements in which the lamp is fed by power derived from dc by means of a converter, e.g. by high-voltage dc
    • H05B41/28—Circuit arrangements in which the lamp is fed by power derived from dc by means of a converter, e.g. by high-voltage dc using static converters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B41/00—Circuit arrangements or apparatus for igniting or operating discharge lamps
    • H05B41/14—Circuit arrangements
    • H05B41/36—Controlling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치를 제공하여, 상기 휘발성 메모리 장치의 동작 모드에 따라서 상기 워드라인을 활성화시키는 펄스 신호의 폭을 조절하는 수단을 이용하여 상기 워드 라인의 활성화 시간을 조절한다.

Description

휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및 그 방법{Device for controlling the activation period of a word line of a volatile memory circuit and the method therefor}
도 1a와 1b는 메모리 셀과 메모리 셀 트랜지스터의 특성을 설명하는 도면이다.
도 2a와 도 2b는 본 발명에 따른 워드 라인의 활성화 시간 제어 장치의 일예이다.
도 3a는, 메모리 장치가 정상 동작 모드인 경우, 워드 라인을 활성화 시키는 신호(trasmin)와 비트 라인(BL, /BL)의 전위 레벨 변화를 나타내는 도면이다.
도 3b는, 메모리 장치가 리프레쉬 동작 모드인 경우, 워드 라인을 활성화 시키는 신호(trasmin)와 비트 라인(BL, /BL)의 전위 레벨 변화를 나타내는 도면이다.
본 발명은 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및 그 방법에 관한 것으로, 특히 휘발성 메모리 장치의 동작 모드에 따라서 워드 라인의 활성화 시간을 상이하게 하는 워드라인 활성화 시간 제어 장치 및 그 방법에 관한 것 이다.
주지된 바와같이, 휘발성 메모리 장치(이하, 메모리 장치)는 메모리 셀에 저장된 데이타의 손실을 방지하기 위하여 일정 시간마다 리프레쉬 동작을 수행한다.
리프레쉬 동작은 외부 커맨드에 의하여 실시되는 오토 리프레쉬 동작과 메모리 장치 자체내에서 실시되는 셀프 리프레쉬 동작으로 구분되는 데, 본 발명에서는 특히 셀프 리프레쉬 동작과 관련하여 설명하기로 한다.
일반적으로, 셀프 리프레쉬 동작은 다음과 같다.
먼저, 셀프 리프레쉬 동작을 나타내는 셀프 리프레쉬 플래그 신호가 인에이블되면, 메모리 장치의 내부 카운터 회로에 의하여 생성된 어드레스 신호에 의하여 상기 어드레스 신호에 대응하는 워드 라인이 활성화된다.
워드 라인이 활성화 되면, 메모리 셀에 저장된 데이타의 전하와 비트 라인간에 전하 분배(charge sharing) 작용이 발생하여, 비트 라인상의 전위 레벨이 변하게 된다.
비트 라인상의 전위 변화를 감지한 감지 증폭기는 상기 전위 변화를 증폭하여 메모리 셀에 재저장(restore)한다. 재저장 동작이 완료되면, 오토 프리차지 커맨드에 의하여 워드라인이 비활성화되고 비트라인은 프리차지된다.
위에서 알 수 있듯이, 셀프리프레쉬 동작시, 워드라인이 일정 시간동안 활성화되어 있다. 여기서, 워드라인이 활성화 되어있는 시간은 메모리 셀에 데이타를 재저장하기 위하여 필요한 시간이다. 워드라인을 일정 시간동안 활성화시켜 놓는 것은 리드 동작과 같은 정상 동작시에도 마찬가지이다.
그런데, 셀프 리프레쉬 동작시에 워드라인이 활성화되어 있는 시간은 정상 동작시에 워드라인이 활성화되어 있는 시간과 동일할 필요는 없다. 왜냐하면, 정상 동작시에는 데이타 처리 속도 등으로 인하여 워드라인이 활성화되어 있을 필요가 있는 최소한의 시간이 스펙 등에 의하여 정하여져 있으나, 셀프 리프레쉬 동작시에는 데이타 처리 속도보다는 메모리 셀에 데이타를 안전하게 재저장하는 것이 더 중요하므로 정상 동작시보다는 워드라인의 활성화 시간(또는 시간)을 더 길게 할 수 있기 때문이다.
그런데, 종래의 경우에는 메모리 장치의 동작 모드와 무관하게 워드라인의 활성화 시간을 제어하는 장치는 일정한 폭을 갖는 펄스 신호를 출력하였다. 따라서, 동작 모드와 무관하게 워드 라인이 활성화되어 있는 시간은 동일하였다.
일반적으로, 메모리 셀의 특성이 양호한 경우, 워드 라인이 활성화되어 있는 시간은 동작 모드와 상관없이 일정 시간으로 설정되어 있어도 무방하다.
그러나, 메모리 셀의 특성이 좋지 않은 경우에는 사정이 달라진다. 왜냐하면, 메모리 셀의 특성이 좋지 않은 경우에는 메모리 셀에 데이타를 재저장하기 위해서 충분한 시간이 필요하기 때문이다.
이에 대하여는 도 1a와 도 1b를 참조하여 설명한다.
도 1a와 1b는 메모리 셀과 메모리 셀 트랜지스터의 특성을 설명하는 도면이다. 도 1a에서 ln(Id)는 드레인 전류를 나타내고, Vgs는 트랜지스터의 게이트-소오스 전압을 나타낸다.
도 1b에 도시된 바와같이, 메모리 셀 트랜지스터의 특성이 A인 경우에는 시 간(t1)내에 데이타를 재저장할 수 있으나, 메모리 셀 트랜지스터의 특성이 B인 경우에는 시간(t1)내에 데이타를 재저장하기에는 불충분하다. 즉, 도 1b에서 알 수 있듯이, 메모리 셀 트랜지스터의 특성이 B인 경우에는 데이타를 재저장하기 위해서 시간(t2)이 필요할 것이다. 따라서, 이러한 점들을 고려하여 메모리 장치의 동작 모드에 따라 워드라인의 활성화 시간을 제어할 필요가 있다.
그러나, 종래의 경우에는 동작 모드와 무관하게 워드라인이 활성화되어 있는 시간이 일정하였으므로, 동작 모드 또는 메모리 셀의 특성에 따라 데이타를 재저장하는 데 필요한 시간을 조절할 수 없었다는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 동작 모드에 따라서 워드라인의 활성화 시간을 제어할 수 있는 장치와 그 방법을 제공한다.
본 발명은 셀프 리프레쉬 동작시에는 워드라인의 활성화 시간을 길게 함으로써 메모리 셀 트랜지스터의 특성이 좋지 않은 경우에도 데이타를 안정하게 재저장할 수 있는 방안을 제공한다.
본 발명의 제 1 실시예인 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치는 상기 휘발성 메모리 장치의 동작 모드에 따라서 상기 워드라인을 활성화시키는 펄스 신호의 폭을 조절하는 수단을 이용하여 상기 워드 라인의 활성화 시간을 조절한다.
제 1 실시예에 있어서, 상기 동작 모드가 정상 모드인 경우의 상기 워드라인 활성화 시간보다 상기 동작 모드가 리프레쉬 모드인 경우의 상기 워드라인 활성화 시간이 더 길다.
제 1 실시예에서, 상기 펄스 신호의 폭을 조절하는 수단은 펄스 폭이 상이한 제 1 펄스 신호와 제 2 펄스 신호중의 하나를 선택하여 상기 워드 라인을 활성화하는 데 사용한다. 여기서, 상기 제 2 펄스 신호는 상기 동작 모드가 리프레쉬 모드인 경우에 선택되고, 상기 제 1 펄스 신호는 상기 동작 모드가 정상 모드인 경우에 선택되며, 상기 제 2 펄스 신호의 활성화 시간은 상기 제 1 펄스 신호의 활성화 시간보다 더 길다.
본 발명의 제 2 실시예인 휘발성 메모리 장치의 워드라인 활성화 시간 제어 방법은 상기 휘발성 메모리 장치의 동작 모드에 따라서 상기 워드라인을 활성화시키는 펄스 신호의 폭을 조절하여 상기 워드 라인의 활성화 시간을 조절한다.
제 2 실시예에 있어서, 상기 동작 모드가 정상 모드인 경우의 상기 워드라인 활성화 시간보다 상기 동작 모드가 리프레쉬 모드인 경우의 상기 워드라인 활성화 시간이 더 길다.
제 3 실시예인 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치는 상기 워드라인을 활성화시키기 위한 제 1 펄스 신호를 수신하여 상기 제 1 펄스 신호와 다른 펄스 폭을 갖는 제 2 펄스 신호를 출력하는 제 1 스큐드 딜레이부와,상기 제 2 펄스 신호를 수신하여 상기 제 2 펄스 신호와 다른 펄스 폭을 갖는 제 3 펄스 신호를 출력하는 제 2 스큐드 딜에이부와, 상기 제 2 펄스신호와 상기 제 3 펄스신호중의 하나를 선택하기 위한 스위칭부를 구비한다.
제 3 실시예에서, 상기 스위칭부를 통과한 상기 제 2 펄스 신호 또는 상기 제 3 펄스 신호는 상기 워드라인을 활성화시키는 신호이다. 여기서, 상기 제 3 펄스 신호의 펄스 폭은 상기 제 2 펄스 신호의 펄스 폭 보다 넓고, 상기 제 2 펄스 신호의 펄스 폭은 상기 제 1 펄스 신호의 펄스 폭보다 넓다. 그리고, 상기 워드라인은 상기 제 3 펄스 신호의 펄스 폭 구간동안 또는 상기 제 2 펄스 신호의 펄스 폭 구간동안 활성화된다. 또한, 상기 휘발성 메모리 장치의 동작 모드의 정상 모드인 경우, 상기 워드라인은 상기 제 2 펄스 신호에 의하여 활성화되며, 상기 휘발성 메모리 장치의 동작 모드의 리프레쉬 모드인 경우, 상기 워드라인은 상기 제 3 펄스 신호에 의하여 활성화된다.
(실시예)
이하, 도면을 참고하여 본 발명의 실시예를 설명한다.
도 2a와 도 2b는 본 발명에 따른 워드 라인의 활성화 시간 제어 장치의 일예이다. 참고로, 도 2a에서, 신호(actb)는 정상 동작 혹은 리프레쉬 커맨드에 의해 초래되는 로우 액티브(row active)에 의하여 생성되는 신호로서, 일정한 시간동안 로우 레벨을 유지하는 펄스 신호이다. 그리고, 신호(tramin)는 리프레쉬 규정을 만족하도록 데이타를 재저장하는 데 필요한 최소한의 시간동안 메모리 장치의 워드라인을 활성화시키는 신호이다(신호(trasmin)의 파형도는 도 3a와 도 3b에 도시되어 있다).
도시된 바와같이, 도 2a의 제어 장치는 신호(actb)를 수신하는 스큐드 딜레이부(skewed delay part: 201)와, 스큐드 딜레이부(201)의 출력 신호를 수신하는 스큐드 딜레이부(202)와, 스큐드 딜레이부(202)의 출력 신호를 수신하는 스큐드 딜레이부(203)와, 스큐드 딜레이부(202)의 출력과 스큐드 딜레이부(203)의 출력중의 하나를 선택하여 출력하는 스위칭부(204)와, 스위칭부(204)의 출력신호를 수신하는 구동 인버터(205)를 구비한다. 참고로, 스위칭부(204)는 제어 신호(selfref)에 의하여 제어된다. 제어 신호(selfref)는 리프레쉬 커맨드에 응답하여 발생된 신호로서, 정상 동작시에는 로우 레벨이고, 리프레쉬 동작시에는 하이 레벨이다.
도 2a에 도시된 스큐드 딜레이부는 입력된 신호의 펄스 폭을 변조하는 회로로서, 구체적인 일예는 도 2b에 도시되어 있다.
도 2b에 도시된 스큐드 딜레이부의 일예는 입력신호(in)를 수신하여 일정시간 지연시키는 딜레이부(20)와, 입력신호(in)와 딜레이부(20)의 출력신호를 수신하는 낸드 게이트(21)와, 낸드 게이트(21)의 출력신호를 수신하는 인버터(22)를 구비하며, 인버터(22)이 출력신호(out)는 스큐드 딜레이부의 출력신호이다.
도 2b에 도시된 스큐드 딜레이부의 일예는 로우 펄스 신호를 수신하여 펄스 폭 변조된 로우 펄스 신호를 출력하는 회로이다. 도 2b의 회로는 입력신호(in)의 펄스 폭을 증가시켜 출력하는 회로로서, 당업자는 도 2b의 회로와 동일한 기능을 갖는 펄스 폭 변조 회로를 다양하게 구현할 수 있을 것이다.
이하, 도 2a, 2b를 참조하여 본 발명에서 제안하는 실시예의 동작을 설명한다.
먼저, 정상 동작시에는 제어 신호(selfref)가 로우 레벨이므로, 로우 펄스인 신호(actb)는 경로(1)를 통하여 전달된다. 즉, 신호(actb)는 스큐드 딜레이부 (201, 202)를 경유하여 인버터(205)로 전달된다. 인버터(205)의 출력신호(trasmin)의 펄스 폭은 신호(actb)의 펄스 폭보다 더 길다. 왜냐하면, 입력신호의 펄스 폭을 증가시키는 펄스 폭 변조 회로인 스큐드 딜레이부(201, 202)를 통과하면서 펄스 폭이 변조되었기 때문이다.
다음, 리프레쉬 동작시에는 제어 신호(selfref)가 하이 레벨이므로, 신호(actb)는 경로(2)를 통하여 전달된다. 즉, 신호(actb)는 스큐드 딜레이부(201, 202, 203)를 경유하여 인버터(205)로 전달된다. 인버터(205)의 출력신호(trasmin)의 펄스 폭은 신호(actb)의 펄스 폭보다 더 길다. 왜냐하면, 입력신호의 펄스 폭을 증가시키는 펄스 폭 변조 회로인 스큐드 딜레이부(201, 202, 203)를 통과하면서 펄스 폭이 변조되었기 때문이다. 도면에서 알 수 있듯이, 경로(2)가 선택된 경우, 스큐드 딜레이부(203)가 추가된다. 따라서, 경로(1)가 선택된 경우의 출력신호(tramin)의 펄스 폭보다 경로(2)가 선택된 경우의 출력신호(trasmin)의 펄스 폭이 더 길다.
위에서 알 수 있듯이, 신호(trasmin)의 펄스 폭은 정상 동작을 하는 경우보다 리프레쉬 동작을 하는 경우에 더 길므로, 리프레쉬 동작을 하는 경우에 워드 라인의 활성화 시간을 더 길게 할 수 있음을 알 수 있다.
도 3a는, 메모리 장치가 정상 동작 모드인 경우, 워드 라인을 활성화 시키는 신호(trasmin)와 비트 라인(BL, /BL)의 전위 레벨 변화를 나타내는 도면이고, 도 3b는, 메모리 장치가 리프레쉬 동작 모드인 경우, 워드 라인을 활성화 시키는 신호(trasmin)와 비트 라인(BL, /BL)의 전위 레벨 변화를 나타내는 도면이다.
도 3a, 3b에서, 비트라인(BL, /BL)의 전위 레벨 변화는 감지 증폭기의 작용에 의한 것으로, 당업자에게는 주지된 개념들이므로 추가 설명은 생략한다. 그리고, 신호(trasmin)의 하이 레벨 구간은 워드라인이 활성화되어 있는 시간을 나타낸다.
메모리 셀 트랜지스터의 특성이 양호한 경우 도 3a의 비트라인(BL)의 전위 레벨은 신호(trasmin)가 로우 레벨로 천이하기 전에 구동전압 레벨(VCORE)까지 상승되어 있을 것이다. 그러나, 메모리 셀 트랜지스터의 특성이 좋지 않은 경우에는 도 3a과 같이 구동전압(VCORE)까지 상승하지 못한 상태에서 재저장 동작이 일어 날 수도 있을 것이다. 리드 동작과 같은 정상 동작시에는 처리 속도 등의 문제로 인하여 워드라인이 활성화되어 있어야 하는 최소 시간이 필요하기 때문에 도 3a와 같은 문제가 초래될 수 있다. 그러나, 리프레쉬 동작시에는 이러한 제약이 완화되므로 워드라인의 활성화 시간을 증가시킬 수 있을 것이다. 도 3b는 이를 설명한다.
도 3b로부터 알 수 있듯이, 워드라인의 활성화 시간을 제어하는 신호(trasmin)의 펄스 폭은 도 3a의 경우보다 더 넓다. 따라서, 메모리 셀 트랜지스터의 특성이 조금 떨어지는 경우에도 안정된 데이타 재저장 동작을 할 수 있다.
본 발명은 메모리 장치가 정상 모드인지, 리프레쉬 모드인지 여부에에 따라 워드라인의 활성화 시간을 다르게 하는 방안을 제공하였다.
이상에서 알 수 있듯이, 본 발명에서는 동작 모드에 따라 워드라인의 활성화 시간을 서로 다르게 제어할 수 있는 회로를 제공한다.
따라서, 메모리 셀의 특성이 좋지 않은 경우에도 안정된 재저장 동작을 수행할 수 있다.

Claims (11)

  1. 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치에 있어서,
    상기 휘발성 메모리 장치의 동작 모드에 따라서 상기 워드라인을 활성화시키는 펄스 신호의 폭을 조절하는 수단을 이용하여 상기 워드 라인이 활성화 시간을 조절하는 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  2. 제 1 항에 있어서,
    상기 동작 모드가 정상 모드인 경우의 상기 워드라인 활성화 시간보다 상기 동작 모드가 리프레쉬 모드인 경우의 상기 워드라인 활성화 시간이 더 긴 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  3. 제 1 항에 있어서,
    상기 펄스 신호의 폭을 조절하는 수단은 펄스 폭이 상이한 제 1 펄스 신호와 제 2 펄스 신호중의 하나를 선택하여 상기 워드 라인을 활성화하는 데 사용하는 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  4. 제 3 항에 있어서,
    상기 제 2 펄스 신호는 상기 동작 모드가 리프레쉬 모드인 경우에 선택되고, 상기 제 1 펄스 신호는 상기 동작 모드가 정상 모드인 경우에 선택되며,
    상기 제 2 펄스 신호의 활성화 시간은 상기 제 1 펄스 신호의 활성화 시간보다 더 긴 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  5. 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치에 있어서,
    상기 워드라인을 활성화시키기 위한 제 1 펄스 신호를 수신하여 상기 제 1 펄스 신호와 다른 펄스 폭을 갖는 제 2 펄스 신호를 출력하는 제 1 스큐드 딜레이부와,
    상기 제 2 펄스 신호를 수신하여 상기 제 2 펄스 신호와 다른 펄스 폭을 갖는 제 3 펄스 신호를 출력하는 제 2 스큐드 딜에이부와,
    상기 제 2 펄스신호와 상기 제 3 펄스신호중의 하나를 선택하기 위한 스위칭부를 구비하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  6. 제 5 항에 있어서,
    상기 스위칭부를 통과한 상기 제 2 펄스 신호 또는 상기 제 3 펄스 신호는 상기 워드라인을 활성화시키는 신호인 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  7. 제 6 항에 있어서,
    상기 제 3 펄스 신호의 펄스 폭은 상기 제 2 펄스 신호의 펄스 폭 보다 넓고, 상기 제 2 펄스 신호의 펄스 폭은 상기 제 1 펄스 신호의 펄스 폭보다 넓은 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  8. 제 7 항에 있어서,
    상기 워드라인은 상기 제 3 펄스 신호의 펄스 폭 구간동안 또는 상기 제 2 펄스 신호의 펄스 폭 구간동안 활성화되는 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  9. 제 8항에 있어서,
    상기 휘발성 메모리 장치의 동작 모드의 정상 모드인 경우, 상기 워드라인은 상기 제 2 펄스 신호에 의하여 활성화되며,
    상기 휘발성 메모리 장치의 동작 모드의 리프레쉬 모드인 경우, 상기 워드라인은 상기 제 3 펄스 신호에 의하여 활성화되는 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  10. 휘발성 메모리 장치의 워드라인 활성화 시간 제어 방법에 있어서,
    상기 휘발성 메모리 장치의 동작 모드에 따라서 상기 워드라인을 활성화시키는 펄스 신호의 폭을 조절하여 상기 워드 라인이 활성화 시간을 조절하는 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치.
  11. 제 10 항에 있어서,
    상기 동작 모드가 정상 모드인 경우의 상기 워드라인 활성화 시간보다 상기 동작 모드가 리프레쉬 모드인 경우의 상기 워드라인 활성화 시간이 더 긴 것을 특징으로 하는 휘발성 메모리 장치의 워드라인 활성화 시간 제어 방법.
KR1020050009602A 2005-02-02 2005-02-02 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법 KR20060088679A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050009602A KR20060088679A (ko) 2005-02-02 2005-02-02 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법
US11/111,249 US7283415B2 (en) 2005-02-02 2005-04-21 Apparatus for controlling activation period of word line of volatile memory device and method thereof
US11/768,351 US7660179B2 (en) 2005-02-02 2007-06-26 Apparatus for controlling activation period of word line of volatile memory device and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050009602A KR20060088679A (ko) 2005-02-02 2005-02-02 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법

Publications (1)

Publication Number Publication Date
KR20060088679A true KR20060088679A (ko) 2006-08-07

Family

ID=36756370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050009602A KR20060088679A (ko) 2005-02-02 2005-02-02 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법

Country Status (2)

Country Link
US (2) US7283415B2 (ko)
KR (1) KR20060088679A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813552B1 (ko) * 2006-12-22 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 워드라인 구동회로

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US20230352082A1 (en) * 2022-04-30 2023-11-02 Ceremorphic, Inc. Dynamic Adjustment of Word Line Timing in Static Random Access Memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
US6269041B1 (en) * 2000-05-03 2001-07-31 Sunplus Technology Co., Ltd. Embedded auto-refresh circuit for pseudo static random access memory
EP1398792A1 (en) * 2001-04-02 2004-03-17 NEC Corporation Semiconductor storage device
KR100412131B1 (ko) * 2001-05-25 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 셀 데이타 보호회로
KR100476891B1 (ko) * 2002-04-18 2005-03-17 삼성전자주식회사 반도체 메모리 장치의 동작 모드에 따라 가변적인리스토어 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813552B1 (ko) * 2006-12-22 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 워드라인 구동회로

Also Published As

Publication number Publication date
US7283415B2 (en) 2007-10-16
US20070280019A1 (en) 2007-12-06
US7660179B2 (en) 2010-02-09
US20060171216A1 (en) 2006-08-03

Similar Documents

Publication Publication Date Title
US20080019204A1 (en) Apparatus and Method for Supplying Power in Semiconductor Device
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US9627033B2 (en) Sense amplifier and semiconductor device for securing operation margin of sense amplifier
KR100546188B1 (ko) 감지증폭수단을 포함하는 반도체 메모리 장치 및 그의감지증폭수단을 오버드라이브 하는 방법
KR100488542B1 (ko) 비트라인 프리차아지 타임을 개선한 반도체 메모리 장치
KR100349371B1 (ko) 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로
KR100263256B1 (ko) 광범위한 범위의 전력 공급 전압에 걸쳐 작동할 수 있는 자체 차단형 센스 증폭기
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
KR20060088679A (ko) 휘발성 메모리 장치의 워드라인 활성화 시간 제어 장치 및그 방법
KR100940265B1 (ko) 센스앰프 전원공급 회로
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
JP5580179B2 (ja) 半導体装置
US7599243B2 (en) Sense amplifier over driver control circuit and method for controlling sense amplifier of semiconductor device
US7622962B2 (en) Sense amplifier control signal generating circuit of semiconductor memory apparatus
KR100652797B1 (ko) 반도체 메모리 소자의 센스앰프 오버드라이버 제어회로 및그 제어 방법
KR100571645B1 (ko) 전압손실없이 고속으로 셀에 데이터를 저장하기 위한 방법및 그를 위한 메모리 장치
KR100353484B1 (ko) 컬럼 게이트를 갖는 반도체 메모리 및 컬럼 게이트의 제어 방법
KR100813524B1 (ko) 비트라인 센스앰프 드라이버 및 이를 이용한 비트라인 센싱방법
KR100615087B1 (ko) 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치
US7417912B2 (en) Bit-line sense amplifier driver
KR100846390B1 (ko) 반도체 메모리 소자의 비트라인 감지증폭기 전원 구동 회로
KR100728960B1 (ko) 메모리 장치용 감지 증폭기의 구동 장치
KR100780634B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR20070003049A (ko) 오버 드라이버를 디스에이블하는 테스트 모드 회로 및 그방법
KR20060018974A (ko) 비트 라인 감지 증폭기 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application