KR100353484B1 - 컬럼 게이트를 갖는 반도체 메모리 및 컬럼 게이트의 제어 방법 - Google Patents

컬럼 게이트를 갖는 반도체 메모리 및 컬럼 게이트의 제어 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리는 내부 메모리 셀에 접속된 비트 라인쌍을 구비한다. 감지 증폭기는 비트 라인쌍을 가로질러 접속된다. 컬럼 게이트쌍은 상기 비트 라인쌍에 접속되고, 데이터 버스쌍은 컬럼 게이트쌍을 통해 비트 라인쌍에 접속된다. 컬럼 게이트 구동 제어 회로는 컬럼 게이트쌍에 접속되고, 기록 마스크 동작시 선택된 컬럼 게이트쌍을 오프시킨다.

Description

컬럼 게이트를 갖는 반도체 메모리 및 컬럼 게이트의 제어 방법{SEMICONDUCTOR MEMORY WITH COLUMN GATES AND METHOD OF CONTROLLING COLUMN GATES}
본 발명은 컬럼 게이트를 갖는 반도체 메모리에 관한 것이며, 더 상세히 말하자면 기록 마스크 기능을 갖는 반도체 메모리 및 기록 마스크 동작시 컬럼 게이트를 제어하는 방법에 관한 것이다.
종래 다이나믹 랜덤 액세스 메모리(DRAM)에 대한 데이터 판독 및 기록을 위해 어드레스 멀티플렉싱이 사용되어 왔다. 어드레스 멀티플렉싱은 로우 어드레스 스트로브(RAS) 신호, 컬럼 어드레스 스트로브(CAS) 신호 및, 로우 및 컬럼 어드레스를 포함하는 어드레스를 사용한다. DRAM은 RAS 및 CAS 회로를 포함한다. RAS 회로는 RAS 신호에 따라 로우 어드레스를 수신할 때 활성화되는 반면, CAS 회로는 CAS 신호에 따라 컬럼 어드레스를 수신할 때 활성화된다. RAS 회로가 활성화되면 감지 증폭기는 동작 상태로 되고 프리차지 커맨드를 수신할 때까지 동작 상태를 유지한다.
도 1을 참조하면, 종래 DRAM(200)의 일예가 도시되어 있다. DRAM(200)은 복수의 메모리 셀(110)(하나만 도시됨), 복수의 워드 라인 WL, 복수의 비트 라인쌍 BL, /BL, 감지 증폭기(100), 컬럼 게이트(101, 102) 및 기록 증폭기(112)를 포함한다. 각 메모리 셀(110)은 복수의 워드 라인 WL중 하나의 라인과 복수의 비트 라인 BL, /BL 쌍 중 어느 하나와의 사이에 접속되어 있다. 컬럼 게이트(101, 102)는 비트 라인 BL 또는 /BL에 접속된 N채널 MOS 트랜지스터를 각각 포함한다. 컬럼 게이트(101, 102)는 컬럼 선택 신호 CL를 수신하는 게이트를 갖는다. 비트 라인 BL, /BL은 컬럼 게이트(101, 102)를 통해 데이터 버스 DB, /DB에 접속되어 있다. 양 RAS 및 CAS 회로(도시되지 않음)는 워드 라인 WL과 컬럼 선택 신호 CL에 접속되어 있다. 기록 증폭기(112)는 데이터 버스 DB, /DB에 접속된다.
감지 증폭기(100)는 비트 라인 BL, /BL을 가로질러 접속되어, 활성화될 때 그 사이의 전위차를 증폭한다. 감지 증폭기(100)는 P채널 MOS 트랜지스터 Tr1, Tr3 및 N채널 MOS 트랜지스터 Tr2, Tr4를 포함한다. 트랜지스터 Tr1, Tr3의 소스는 활성원 VSAH에 접속되고, 트랜지스터 Tr2, Tr4의 소스는 활성원(activation source) VSAL에 접속된다. 활성원 VSAH이 H 레벨(하이 레벨)을 나타내고, 활성원 VSAL이 로우 레벨을 나타내면, 감지 증폭기(100)는 활성화된다. 반면, 양 활성원 VSAH및 활성원 VSAL이 동일 레벨을 나타내면 감지 증폭기(100)는 비활성화된다.
메모리 셀(110)로부터 데이터가 판독되면, RAS 회로가 처음으로 활성화되고 특정 워드 라인 WL이 선택된다. 워드 라인 WL에 접속된 메모리 셀(110)로부터의 데이터는 비트 라인 BL, /BL 상으로 판독되고, 감지 증폭기(100)에 의해 증폭된다. 이 후, CAS 회로가 활성화되어, 컬럼 선택 신호 CL을 통해 접속된 컬럼 게이트(101, 102)가 온이 된다. 이에 응답하여, 비트 라인 BL, /BL은 데이터 버스 DB, /DB에 각각 접속되고, 그에 따라 비트 라인 BL, /BL 상의 데이터가 데이터 버스 DB, /DB에 각각 공급된다. 컬럼 게이트(101, 102)가 온이 되면, 감지 증폭기(100)에 대한 부하는 증가한다. 이 부하 변동은, 도 2의 이점쇄선에 의해 나타난 바와 같이, 비트 라인 BL 상의 데이터를 방해한다. 이러한 방해는 컬럼 게이트(101, 102)를 오프시키는 컬럼 선택 신호 CL의 하강 엣지에 응답하여 없어진다. 이어서, 감지 증폭기(100)는 프리차지 커맨드에 응답하여 프리차지된다. 이 프리차지 동작은 상기 방해(disturbance)가 없어진 후에 이루어지기 때문에, 방해의 발생은 데이터 판독 동작에 대해 어떠한 문제점도 제공하지 않는다.
기록 동작시, 워드 라인 WL은 컬럼 게이트(101, 102)가 온되기 전에 선택된다. 기록 증폭기(112)는 데이터 버스 DB, /DB 및 컬럼 게이트(101, 102)를 통해 비트 라인 BL, /BL으로 그리고, 메모리 셀(100) 상으로 기록될 데이터를 공급한다. 비트 라인 BL, /BL 상의 데이터에 대한 방해가 발생한다면 기록될 데이터의 기록 증폭기(112)에 의한 강한 구동이 방해의 발생과 관련한 문제점을 회피한다.
도 3을 참조하면, 다이렉트 감지형인 종래 DRAM(210)의 제2 실시예가 도시되어 있다. 다이렉트 감지형 DRAM(210)은 데이터를 감지 증폭기로부터 주변 회로로 신속하게 전송하는 기술을 채용한다. DRAM(200)에 대해 도 1에 도시된 구성 요소에 더하여, DRAM(210)은 기록 컬럼 게이트(103, 104), 판독 데이터 검출용 NMOS 트랜지스터(105) 및 제어용 트랜지스터(107)를 포함한다.
컬럼 게이트(103, 104)는 컬럼 게이트(101, 102)와 각각 직렬로 접속된 N채널 MOS 트랜지스터에 의해 각각 형성된다. 컬럼 게이트 트랜지스터(103, 104)는 기록 컬럼 라인 WCL에 접속된 각 게이트를 갖는다. NMOS 트랜지스터(105, 106)는 비트 라인 BL, /BL에 각각 접속된 게이트를 갖는다. MOS 트랜지스터(105)는 드레인이 데이터 버스 /DB에 접속되고, 소스가 N채널 MOS 트랜지스터(107)에 접속된다.MOS 트랜지스터(106)는 드레인이 데이터 버스 DB에 접속되고 소스가 NMOS 트랜지스터(107)에 접속된다. 컬럼 게이트(101, 102) 및 MOS 트랜지스터(107)는 그 각 게이트에서 컬럼 선택 신호 CL0를 수신한다.
판독 동작시, 컬럼 게이트(101, 102) 및 MOS 트랜지스터(107)가 온되면 MOS 트랜지스터(105, 106)는 각각 비트 라인 BL, /BL의 레벨을 검출한다. 비트 라인 BL이 H 레벨을 나타내고 비트 라인 /BL이 L 레벨(로우 레벨)을 나타내면, MOS 트랜지스터(105)는 온이 되고, MOS 트랜지스터(106)는 오프가 된다. MOS 트랜지스터(105)의 온에 응답하여 데이터 버스 /DB에는 L 레벨이 설정되고, MOS 트랜지스터(106)의 오프에 응답하여 데이터 버스 DB에는 H 레벨이 설정된다. 이렇게 하여 비트 라인 BL, /BL상의 데이터는 데이터 버스 DB, /DB 상으로 판독된다.
기록 동작시, 컬럼 게이트(101, 102) 및 기록 컬럼 게이트(103, 104)는 온이 된다. 기록 증폭기(112)는 기록될 데이터를 증폭하고, 이 증폭된 데이터를 데이터 버스 DB, /DB에 전송한다. 증폭된 데이터는 컬럼 게이트(101, 102) 및 기록 컬럼 게이트(103, 104)를 통해 비트 라인 BL, /BL으로 공급되어, 선택된 메모리 셀(110)로 기록된다.
DRAM(210)은 또한, 기록 동작의 일형태인 기록 마스크 동작을 실행한다. 기록 마스크 동작은 기록 동작이 소정의 비트 라인 또는 비트 라인들에 대해서만 가능하게 한다. 즉, 기록 마스크 동작시, 데이터 기록 동작이 실행되지 않아야 하는 어떤 비트 라인 또는 라인들은 기록 동작이 이들에 대해 행해지는 것을 방지하도록 마스크된다.
특히, 기록 마스크 동작시, 양 데이터 버스 DB, /DB는 H 레벨에서 유지되고, 그에 따라 기록 증폭기(112)의 동작을 금지한다. 이 조건 하에서, 컬럼 게이트(101, 102) 및 기록 컬럼 게이트(103, 104)는 데이터 버스 DB, /DB와 비트 라인 BL, /BL 사이의 접속이 이루어지도록 온이 된다. 이 때, 감지 증폭기(100)는 워드 라인 WL에 의해 선택된 메모리 셀(110)로부터의 데이터를 증폭하고, 데이터 버스 DB, /DB로부터의 데이터에 간섭받지 않으면서 메모리 셀(110)로 이 데이터를 재기록한다. 이와 같이, 데이터 기록 동작은 기록 증폭기(112)의 동작을 디스에이블함으로써 금지된다.
커맨드 및 어드레스가 입력으로서 집합적으로 수신되고, 단일 커맨드가 감지 증폭기의 활성(active) 위상부터 프리차지 위상을 커버하는 DRAM 구동 기술이 제안되어져 왔다. 이 기술은, 특히 다이렉트 감지형 DRAM의 판독 동작에 사용하기에 바람직하다.
판독 동작시, 감지 증폭기(100)는 비트 라인 BL, /BL상의 데이터를 MOS 트랜지스터(105, 106)를 통해 데이터 버스 DB, /DB에 전송하기 때문에, 감지 증폭기(100)에 대한 부하의 변동이 없다. 그 결과, 도 4에 도시된 바와 같이, 비트 라인 BL, /BL상의 데이터에 대한 방해는 없다. 이것에 의해 감지 증폭기(100)는 활성 상태로부터 프리차지 동작 상태로 언제든지 전환될 수 있다.
그러나, 기록 동작시 감지 증폭기(100)에 대한 부하는 컬럼 게이트(101∼104)의 온에 응답하여 증대한다. 따라서, 데이터 버스 DB, /DB로부터 전송되어 오는 데이터는 도 4의 이점쇄선에 나타난 바와 같이 방해의 영향을 받게된다. 이 때, 기록 증폭기(112)에 의해 비트 라인 BL, /BL상의 데이터에 대해 강한 구동이 제공되기 때문에 이 방해는 정상 기록 동작에 대한 특정한 결과는 아니다. 특히, 기록 증폭기(112)는 비트 라인 BL, /BL 상의 데이터 레벨 사이의 레벨차를 증대하도록 동작하여 방해의 모든 역영향을 제거한다.
그러나, 부하 변동은 기록 마스크 동작시 문제를 발생시킨다. 감지 증폭기(100) 상의 부하는 상기 기록 모드뿐 아니라 기록 마스크 동작시 컬럼 게이트(101∼104)의 온에 응답하여 증대한다. 비트 라인 BL에 대한 방해가 발생된다. 기록 마스크 동작에서, 기록 증폭기(112)는 동작하지 않고, 그에 따라 감지 증폭기(100)는 비트 라인쌍 BL, /BL 사이의 전압을 증폭하여 방해를 제거한다. 그러나, 감지 증폭기(100)의 구동 능력은 기록 증폭기보다 작기 때문에, 이 방해를 제거하는데 비교적 오랜 시간이 걸린다. 또한, 퍼스트 사이클(First Cycle) RAM(FCRAM)과 같은 새로운 형태의 장치에서 감지 증폭기의 활성 기간은 종래 메모리 장치보다 짧다.
감지 증폭기(100)가 메모리 셀(110)로의 재기록을 완료하고, 방해가 제거되지 전에 프리차지 동작으로 들어간다면(도 4), 오동작이 발생한다. 즉, 메모리 셀(110)로의 기록은 비트 라인 BL이 접지 레벨로 복구되기 전에 행해진다.
본 발명의 목적은 기록 마스크 동작을 정확하게 실행하는 반도체 메모리를 제공하는 것이다.
도 1은 종래의 DRAM의 일실시예를 나타내는 회로도.
도 2는 도 1의 DRAM에 나타나는 다양한 신호의 타이밍챠트.
도 3은 종래의 DRAM의 제2 실시예를 나타내는 회로도.
도 4는 도 3의 DRAM에 나타나는 다양한 신호의 타이밍챠트.
도 5는 본 발명의 일실시예에 따른 컬럼 게이트 구동 제어 회로의 개략적인 블록도.
도 6은 도 5의 CL 펄스 버퍼 회로의 개략도.
도 7은 도 5의 CL 디코더의 회로도.
도 8은 본 발명에 따른 DRAM에 나타나는 다양한 신호의 타이밍챠트.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 컬럼 게이트 구동 제어 회로
11 : CL 펄스 버퍼 회로
12 : 기록 컬럼(WLC) 증폭기
13 : CL 디코더
상기 목적을 달성하기 위해, 본 발명은, 복수의 메모리 셀과, 메모리 셀에 접속된 비트 라인쌍과, 비트 라인쌍에 접속된 컬럼 게이트쌍과, 컬럼 게이트쌍을 통해 비트 라인쌍에 접속된 데이터 버스쌍과, 기록 마스크 신호를 수신하여 컬럼 게이트쌍에 게이트 제어 신호를 출력하며, 기록 마스크 신호에 응답하여 컬럼 게이트쌍을 오프시키는 컬럼 게이트 구동 제어 회로를 포함하는 반도체 메모리를 제공한다.
본 발명은, 또한 복수의 메모리 셀과, 메모리 셀에 접속된 비트 라인쌍과, 데이터 버스쌍과, 비트 라인쌍과 데이터 버스쌍 사이에 접속된 컬럼 게이트쌍을 포함하는 반도체 메모리를 제공하고, 기록 마스크 동작을 검출하는 단계와, 기록 마스크 동작시 컬럼 게이트쌍을 오프시키는 단계를 포함하는 방법을 제공한다.
본 발명은, 반도체 메모리에 데이터를 기록하는 방법으로서, 워드 라인을 선택하는 단계와, 워드 라인에 접속된 복수의 메모리 셀중 특정 셀을 마스크하는 단계와, 마스크된 메모리 셀에 접속된 게이트 라인으로부터 비트 라인을 분리하는 단계와, 마스크되지 않은 메모리 셀로 데이터를 기록하는 단계를 포함하는 방법을 제공한다.
본 발명의 다른 특징 및 장점은 본 발명의 이론을 예시하기 위한 도면을 참조하여 이하 상세한 설명에 의해 나타난다.
본 발명의 목적 및 장점은 첨부된 도면을 참조한 바람직한 실시예의 이하 설명을 참조하여 더 잘 이해된다.
도면에 있어서, 동일 구성 요소에 대해서는 동일한 참조 부호를 사용한다.
도 5 내지 도 8을 참조하여, 본 발명의 일실시예에 따른 다이렉트형 DRAM은 도 3에 도시된 DRAM(200)과의 차이점에 대해 이론적으로 기술된다. 본 실시예의 DRAM은 도 3에 도시된 DRAM(200)의 구성 요소에 비해, 컬럼 게이트(101∼104) 및 트랜지스터(107)에 접속된 컬럼 게이트 구동 제어 회로(10)를 더 포함한다. 컬럼 게이트 구동 제어 회로(10)는 기록 마스크 동작시, 컬럼 게이트(101, 102)에 L 레벨을 갖는 컬럼 선택 신호 CL0을 공급함으로써 컬럼 게이트(101, 102)를 오프시킨다. 이렇게 하여, 데이터 버스 DB, /DB 및 비트 라인 BL, /BL은 서로 전기적으로 분리되며, 그에 따라 방해의 발생을 회피할 수 있다.
도 5를 참조하면, 컬럼 게이트 구동 제어 회로(10)는 컬럼(CL) 펄스 버퍼 회로(11), 기록 컬럼(WLC) 증폭기(12) 및 컬럼(CL) 디코더(13)를 포함한다. WCL 증폭기(12) 및 CL 디코더(13)는 모두 CL 펄스 버퍼 회로(11)에 접속된다.
CL 펄스 버퍼 회로(11)는 DRAM 내의 도시되지 않은 회로로부터 컬럼(CL) 펄스 신호 CLPZ, 마스크 신호 DQMX 및 기록 상태 신호 WRZ를 수신하여, 제1 및 제2 컬럼 구동 제어 신호 SCL, WSCL을 CL 디코더(13) 및 WCL 증폭기(12)에 각각 공급한다. 신호 CLPZ, DQMX 및 WRZ는 도시되지 않은 DRAM 콘트롤러로부터의 커맨드에 기초하여 DRAM 내에서 발생된다. WCL 증폭기(12)는 한 쌍의 직렬 접속된 인버터 회로(도시되지 않음)를 포함한다. WCL 증폭기(12)는 CL 펄스 버퍼 회로(11)로부터 제2 컬럼 구동 제어 신호 WSCL을 수신하고, 기록 컬럼 신호 WCL을 발생시켜 컬럼 게이트(103, 104)(도 3 참조)에 공급한다. CL 디코더(13)는 CL 펄스 버퍼 회로(11)로부터의 제1 컬럼 구동 제어 신호 SCL과 제1 및 제2 어드레스 데이터AD1, AD2를 수신하고, 컬럼 선택 신호 CL0, CL1을 발생하여 컬럼 게이트(101, 102) 및 트랜지스터(107)에 공급한다.
CL 펄스 신호 CLPZ는 판독 동작, 기록 동작 또는 기록 마스크 동작시 컬럼 게이트(101∼104)가 온이 되는 타이밍을 결정하는데 사용된다. CL 펄스 신호 CLPZ는 각 컬럼 게이트(101∼104)가 온이 될 때 H 레벨로 상승하고, 각 컬럼 게이트가 오프가 될 때 L 레벨로 하강한다. 마스크 신호 DQMX는 기록 마스크 동작을 실행하기 위해 사용되고, 기록 마스크 동작시 L 레벨로 설정되고, 그 외 동작시 H 레벨로 설정된다. 기록 상태 신호 WRZ는 기록 동작 및 기록 마스크 동작을 실행하는데 사용되며, 기록 및 기록 마스크 동작시 H 레벨로 설정되고, 그 외 동작시 L 레벨로 설정된다. 이 실시예에서, 기록 증폭기(112)(도 3)는 WRZ 신호의 H 레벨에 응답하여 기록 마스크 동작시 활성 상태가 된다. 별법으로, 기록 증폭기(112)는 기록 마스크 동작시 비활성 상태가 될 수 있다.
DRAM은 외부 콘트롤러로부터 공급된 컬럼 어드레스 데이터에 따라 어드레스 데이터 AD1, AD2를 생성한다. 어드레스 데이터 AD1, AD2는 인접 비트 라인쌍에 접속된, 컬럼 게이트(101, 102) 또는 도시되지 않은 다른 컬럼 게이트를 선택하는데 사용된다. 본 실시예에서, 어드레스 데이터 AD1, AD2가 모두 H 레벨을 나타낼 때 컬럼 게이트(101, 102)는 선택된다. 제1 어드레스 데이터 AD1이 L 레벨을 나타내고 제2 어드레스 데이터 AD2가 H 레벨을 나타낼 때 컬럼 게이트의 인접쌍이 선택된다. 제1 및 제2 어드레스 데이터 AD1, AD2가 전술한 조합과는 다른 레벨을 나타내면, 컬럼 게이트는 선택되지 않는다.
도 6을 참조하여 이하, CL 펄스 버퍼 회로(11)에 대해서 기술된다. CL 펄스 버퍼 회로(11)는 제1 및 제2 NAND 회로(21, 22)와 제1 및 제2 인버터 회로(23, 24)를 포함한다. 제1 NAND 회로(21)는 CL 펄스 신호 CLPZ 및 마스크 신호 DQMX를 수신한다. CL 펄스 신호 CLPZ 및 마스크 신호 DQMX가 모두 H 레벨을 나타내면, 제1 NAND 회로(21)는 L 레벨 신호를 제1 인버터(23)에 출력한다. 즉, 제1 NAND 회로(21)는 각 컬럼 게이트(101, 102) 및 트랜지스터(107)가 판독 및 기록 동작시 온이 될 때 L 레벨을 출력한다. 제1 NAND 회로(21)는 마스크 신호 DQMX-L 레벨에 응답하여 기록 마스크 동작시 H 레벨 신호를 인버터(23)에 출력한다.
제1 인버터 회로(23)는 제1 NAND 회로(21)로부터 신호를 수신하고 이 신호를반전하여 이 결과적인 신호를 제1 컬럼 구동 제어 신호 SCL로서 CL 디코더 회로(13)에 출력한다. 따라서, 제1 컬럼 구동 제어 신호 SCL은 판독 및 기록 동작시 H 레벨을 나타내고, 기록 마스크 동작시 L 레벨을 나타낸다.
제2 NAND 회로(22)는 CL 펄스 신호 CLPZ 및 기록 상태 신호 WRZ를 수신한다. CL 펄스 신호 CLPZ 및 기록 상태 신호 WRZ가 모두 H 레벨을 나타내면, 제2 NAND 회로(22)는 L 레벨 신호를 제2 인버터(24)에 출력한다. 즉, 제2 NAND 회로(22)는 각 기록 컬럼 게이트(103, 104)가 기록 또는 기록 마스크 동작시 온이 되면, L신호를 출력한다. 제2 NAND 회로(22)는 기록 상태 신호 WRZ-L 레벨에 응답하여 판독 동작시 인버터(24)에 H 레벨 신호를 출력한다.
제2 인버터 회로(24)는 제2 NAND 회로(22)로부터 신호를 수신하여 이 신호를 반전시키고, 반전된 신호를 제2 컬럼 구동 제어 신호 WSCL로서 WCL 증폭기(12)에출력한다. 따라서, 제2 컬럼 구동 제어 신호 WSCL은 기록 및 기록 마스크 동작시 H 레벨을 나타낸다.
CL 디코더(13)는 도 7을 참조하여 이하 설명된다. CL 디코더(13)는 제1 CMOS 트랜지스터 회로(26)와, 이 제1 CMOS 트랜지스터 회로(26)에 접속된 제2 및 제3 CMOS 트랜지스터 회로(29, 30)를 포함한다. 제1 CMOS 트랜지스터 회로(26)는 게이트가 제1 컬럼 구동 제어 신호 SCL을 수신하는 N채널 MOS 트랜지스터(27)를 통해 접지에 접속된다. 제1 컬럼 구동 제어 신호 SCL이 L 레벨에 있으면, MOS 트랜지스터(27)는 오프가 되고, 제1 CMOS 트랜지스터 회로(26)는 비활성화된다. 반대로, 제1 컬럼 구동 제어 신호 SCL이 H 레벨을 나타내면, MOS 트랜지스터(27)는 온이 되고 제1 CMOS 트랜지스터 회로(26)는 활성화된다.
P채널 MOS 트랜지스터(28)는 드레인이 제1 CMOS 트랜지스터 회로(26)의 출력 단자에 접속되고, 소스가 양전원 Vcc에 접속되며, 게이트가 제1 컬럼 구동 제어 신호 SCL을 수신하는 트랜지스터(27)에 접속된다. 제1 컬럼 구동 제어 신호 SCL이 L 레벨에 있으면, MOS 트랜지스터(28)는 온이 된다. 이 때, 제1 CMOS 트랜지스터 회로(26)는 비활성화된다. 따라서, 양전원 Vcc은 MOS 트랜지스터(28)를 통해 CMOS 트랜지스터 회로(26)의 출력 단자에 공급되고, 이에 따라 그 출력 단자에 H 레벨이 설정된다. 반면, 제1 컬럼 구동 제어 신호 SCL가 H 레벨을 나타내면, MOS 트랜지스터(28)는 오프가 된다. 이 때, 제1 CMOS 트랜지스터 회로(26)가 활성화되고, 이에 따라 제1 CMOS 트랜지스터 회로(26)는 그 출력 단자에 제2 어드레스 데이터 AD2의 레벨의 반전값을 나타내는 레벨을 갖는 신호를 출력한다.
제2 및 제3 CMOS 트랜지스터 회로(29, 30)는 각각 P채널 MOS 트랜지스터(31, 32)를 통해 양전원 Vcc에 접속된다. P채널 MOS 트랜지스터(31, 32)가 온이 되면, 제2 및 제3 CMOS 트랜지스터 회로(29, 30)는 활성화된다. 반면, P채널 MOS 트랜지스터(31, 32)가 오프로 되면, 제2 및 제3 CMOS 트랜지스터 회로(29, 30)는 비활성화된다.
제2 CMOS 트랜지스터 회로(29)는 컬럼 게이트(101, 102) 및 트랜지스터(107)의 게이트에 접속된 출력 단자를 갖는다. 제2 CMOS 트랜지스터 회로(29)로부터의 컬럼 선택 신호 CL0이 H 레벨에 있으면, 컬럼 게이트(101, 102) 및 트랜지스터(107)는 온이 된다. 반면, 컬럼 선택 신호 CL0이 L 레벨에 있으면, 컬럼 게이트(101, 102) 및 트랜지스터(107)는 오프가 된다.
제3 CMOS 트랜지스터 회로(30)는 인접하는 비트 라인쌍과 관련 트랜지스터(모두 도시되지 않음)에 접속된 컬럼 게이트의 게이트에 접속된 출력 단자를 갖는다. 제3 CMOS 트랜지스터 회로(30)로부터의 컬럼 선택 신호 CL1이 H 레벨에 있으면, 이들 컬럼 게이트 및 트랜지스터는 온이 된다. 그러나, 컬럼 선택 신호 CL1이 L 레벨에 있으면, 이들 컬럼 게이트 및 트랜지스터는 오프가 된다.
제2 및 제3 CMOS 트랜지스터 회로(29, 30)의 출력 단자는 N채널 MOS 트랜지스터(33, 34)를 통해 접지로 각각 접속된다. P채널 및 N채널 MOS 트랜지스터(32, 34)는 게이트가 함께 접속되어 있고, P채널 MOS 트랜지스터(32)의 게이트는 직렬 접속된 인버터 회로(35, 36)를 통해 제1 어드레스 데이터 AD1에 접속된다. 따라서, 양 MOS 트랜지스터(32, 34)는 제1 어드레스 데이터 AD1을 수신한다. P채널 및N채널 MOS 트랜지스터(31, 33)는 게이트가 함께 접속되고 있고, 인버터 회로(35)를 통해 제1 어드레스 데이터 AD1에 접속된다. 따라서, 양 MOS 트랜지스터(31, 33)는 제1 어드레스 데이터 AD1의 반전값을 수신한다. 제1 CMOS 트랜지스터 회로(26)가 활성화될 때, 제1 및 제2 어드레스 데이터 AD1, AD2가 모두 H 레벨을 나타낸다면 컬럼 선택 신호 CL0에 대해서는 H 레벨이 설정되고, 컬럼 선택 신호 CL1에 대해서는 L 레벨이 설정된다. 따라서, 양 컬럼 게이트(101, 102)는 컬럼 선택 신호 CL0-H 레벨에 응답하여 온이 된다.
제1 CMOS 트랜지스터 회로(26)가 활성화될 때, 제1 어드레스 데이터 AD1이 L 레벨을 나타내고 제2 어드레스 데이터 AD2가 H 레벨을 나타낸다면, 컬럼 선택 신호 CLO에 대해서는 L 레벨이 설정되고, 컬럼 선택 신호 CL1에 대해서는 H 레벨이 설정된다. 따라서, 인접하는 컬럼 게이트는 컬럼 선택 신호 CL1-H 레벨에 응답하여 온이 된다.
제1 CMOS 트랜지스터 회로(26)가 비활성화되거나 제1 컬럼 구동 제어 신호 SCL이 기록 마스크 동작을 지시하는 L 레벨을 나타내면, 제1 및 제2 어드레스 데이터 AD1, AD2의 레벨에 상관없이 컬럼 선택 신호 CL0, CL1에 대해 모두 L 레벨이 설정된다. 즉, 기록 마스크 동작시, 제1 및 제2 어드레스 데이터 AD1, AD2가 임의의 컬럼 게이트(101, 102)를 선택하였다면 이들 컬럼 게이트(101, 102)는 오프가 된다.
기록 마스크 동작시의 본 발명에 따른 DRAM의 동작은 이하 기술된다. CL 펄스 버퍼 회로(11)는 CL 펄스 신호 CLPZ, 마스크 신호 DQMX 및 기록 상태 신호 WRZ에 따라 현재의 동작이 기록 마스크 동작인지의 여부를 판정한다. 현재의 동작이 기록 마스크 동작으로 판정되면, CL 펄스 버퍼 회로(11)는 제2 컬럼 구동 제어 신호 WSCL-H 레벨을 WCL 증폭기(12)에 출력하고, 제1 컬럼 구동 제어 신호 SCL-L 레벨을 CL 디코더(13)에 출력한다. 따라서, WCL 증폭기(12)는 제2 컬럼 구동 제어 신호 WSCL-H 레벨에 응답하여 컬럼 선택 신호 WCL-H 레벨을 출력한다. CL 디코더(13)는 제1 컬럼 구동 제어 신호 SCL-L 레벨에 응답하여 컬럼 선택 신호 CL0, CL1-L 레벨을 출력한다.
도 3을 다시 참조하면, 컬럼 게이트(103, 104)는 컬럼 선택 신호 WCL-H 레벨에 응답하여 온이 되고, 컬럼 게이트(101, 102) 및 MOS 트랜지스터(107)는 컬럼 선택 신호 CL0-L 레벨에 응답하여 오프가 된다. 따라서, 컬럼 게이트(101, 102)가 오프가 되기 때문에, 데이터 버스 DB, /DB는 비트 라인 BL, /BL과 접속되지 않는다. 이 때, 데이터 버스 DB, /DB는 플로팅(floating) 상태를 유지하고, 데이터 버스 DB, /DB 상에서 H 레벨을 나타내는 데이터는 기록 마스크 동작에 영향을 받는 비트 라인 BL, /BL로부터 전기적으로 분리된다. 결과적으로, 컬럼 게이트(101, 103) 온이 되는 것 및 감지 증폭기(100)의 활성화가 연속적으로 동시에 발생한다면, 감지 증폭기(100)는 메모리 셀(110)로부터 데이터를 용이하게 수신할 수 있다.
본 발명에 따르면, 비트 라인 BL, /BL이 데이터 버스 DB, /DB에 접속되지 않기 때문에, 감지 증폭기(100)에 대한 부하 변동은 없다. 따라서, 도 8에 도시된 바와 같이, 비트 라인 BL, /BL 상의 데이터에 대한 방해는 없다. 결과적으로, 메모리 셀(110)에 대한 데이터의 재기록 오류는 기록 마스크 동작시 방지되며, 이것에 의해 정상 판독 동작시에서와 동일한 방식으로 메모리 셀(110)에 정확한 데이터가 유지될 수 있다.
본 실시예의 DRAM은 다이렉트 감지형 DRAM이기 때문에, 임의의 소정수의 데이터 비트를 병렬로 출력할 수 있다. 데이터 출력에 후속하여, 자동 프리차지가 실행되며, 그에 따라 감지 증폭기(100)의 활성 간격이 감소되는 이점도 있다.
본 발명은 DRAM 대신에, SDRAM과 같은 싱크로너스 DRAM에서와 같은 기록 마스크 기능을 갖는 어떤 반도체 메모리에도 내장될 수 있다.
기록 마스크 동작시, 컬럼 게이트(101, 102) 및/또는 컬럼 게이트(103, 104)가 오프될 수 있다. 예컨대, WCL 증폭기(12)는 기록 마스크 동작시 L 레벨을 갖는 컬럼 선택 신호 WCL를 출력하도록 변형될 수 있다. 별법으로, 회로는 컬럼 선택 신호 CL0 및 제1 컬럼 구동 제어 신호 SCL에 따라 기록 마스크 동작시 컬럼 게이트(103,104)를 오프시키는 컬럼 선택 신호 WCL를 생성하는 회로가 따로 제공될 수 있다.
상기 실시예는 단지 예시적인 것일뿐 본 발명을 한정하기 위한 것이 아니기 때문에, 본 발명은 전술된 세부 사항에 의해 제한받지 않으며 첨부된 특허 청구 범위의 범위 및 등량물 내에서 변형될 수 있다.

Claims (16)

  1. 복수의 메모리 셀과;
    상기 메모리 셀에 접속된 비트 라인쌍과;
    상기 비트 라인쌍에 접속된 컬럼 게이트쌍과;
    상기 컬럼 게이트쌍을 통해 상기 비트 라인쌍에 접속된 데이터 버스쌍과;
    기록 마스크 신호를 수신하고 게이트 제어 신호를 상기 컬럼 게이트쌍에 출력하며, 기록 마스크 신호에 응답하여 상기 컬럼 게이트쌍을 오프시키는 컬럼 게이트 구동 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 컬럼 게이트쌍은 상기 비트 라인쌍과 상기 데이터 버스쌍 사이에 직렬로 접속된 제1 및 제2 컬럼 게이트쌍을 포함하며, 상기 컬럼 게이트 구동 제어 회로는 상기 기록 마스크 동작시 상기 제1 컬럼 게이트쌍을 오프시키고, 상기 제2 컬럼 게이트쌍을 온시키는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 컬럼 게이트 구동 제어 회로는,
    마스크 신호를 수신하고, 제1 컬럼 게이트 구동 제어 신호를 생성하는 컬럼 펄스 버퍼 회로와;
    상기 컬럼 펄스 버퍼 회로 및 상기 제1 컬럼 게이트쌍에 접속되어 상기 컬럼 펄스 버퍼 회로로부터의 제1 컬럼 구동 제어 신호 및 메모리 셀을 특정하는 어드레스 데이터를 수신하고, 상기 어드레스 데이터에 대응하는 상기 제1 컬럼 게이트쌍을 오프시키는 제1 컬럼 선택 신호를 생성하는 컬럼 디코더를 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 컬럼 펄스 버퍼 회로는 상기 마스크 신호가 기록 동작 또는 기록 마스크 동작을 지시하는지의 여부를 판정하고, 제2 컬럼 구동 제어 신호를 생성하며, 상기 컬럼 게이트 구동 제어 회로는,
    상기 컬럼 펄스 버퍼 회로 및 상기 제2 컬럼 게이트쌍에 접속되어 상기 컬럼 펄스 버퍼 회로로부터 상기 제2 컬럼 구동 제어 신호를 수신하고 상기 제2 컬럼 게이트쌍을 온시키는 제2 컬럼 선택 신호를 생성하는 기록 컬럼 증폭기를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서, 상기 비트 라인쌍을 가로질러 접속되는 감지 증폭기를 더 포함하며, 신호 커맨드는 상기 감지 증폭기를 활성 상태에서 프리차지 동작 상태로 변경하는 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서, 상기 비트 라인쌍은 제1 및 제2 비트 라인을 포함하고, 상기 데이터 버스쌍은 상기 제1 및 제2 비트 라인에 각각 접속된 제1 및 제2 데이터 버스를 포함하며, 상기 반도체 메모리는,
    게이트가 상기 제1 비트 라인에 접속되고 드레인이 상기 제1 데이터 버스에접속되며 소스가 접지에 접속된 제1 MOS 트랜지스터와;
    게이트가 상기 제1 비트 라인에 접속되고, 드레인이 상기 제1 데이터 버스에 접속되며 소스가 접지에 접속된 제2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 컬럼 게이트쌍은 상기 데이터 버스쌍에 접속된 제1 컬럼 게이트쌍 및 상기 제1 컬럼 게이트쌍과 상기 비트 라인쌍 사이에 접속된 제2 컬럼 게이트쌍을 포함하고, 상기 컬럼 게이트 구동 제어 회로는 기록 마스크 동작시 상기 제1 컬럼 게이트쌍을 오프시키고, 기록 동작 및/또는 상기 기록 마스크 동작시 상기 제2 컬럼 게이트쌍을 온시키는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 비트 라인쌍을 가로질러 접속되고, 상기 컬럼 게이트쌍이 오프될 때 메모리 셀에 데이터를 재기록하는 감지 증폭기를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 복수의 메모리 셀과, 상기 메모리 셀에 접속된 비트 라인쌍과, 상기 비트 라인쌍에 접속된 데이터 버스쌍과, 상기 비트 라인쌍과 상기 데이터 버스쌍 사이에 접속된 컬럼 게이트쌍을 구비하는 반도체 메모리를 제어하는 방법에 있어서,
    기록 마스크 동작을 검출하는 검출 단계와;
    상기 기록 마스크 동작시 상기 컬럼 게이트쌍을 오프시키는 단계를 포함하는것을 특징으로 하는 반도체 메모리 제어 방법.
  10. 제9항에 있어서, 상기 검출 단계 이전에 상기 메모리의 동작을 지시하는 마스크 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  11. 제10항에 있어서, 상기 반도체 메모리는 직렬로 접속된 제1 및 제2 컬럼 게이트쌍을 포함하는 복수의 컬럼 게이트쌍을 구비하고,
    상기 기록 마스크 동작시 제1 컬럼 게이트쌍을 오프시키는 단계와;
    상기 기록 마스크 동작시 제2 컬럼 게이트쌍을 온시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  12. 제11항에 있어서, 상기 마스크 신호가 정상 기록 동작을 지시할 때 제1 및 제2 컬럼 게이트쌍을 모두 온시키는 단계와;
    상기 데이터 버스로부터 상기 비트 라인을 통해 상기 복수의 메모리 셀중 하나로 데이터를 기록하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  13. 제11항에 있어서, 상기 비트 라인쌍은 제1 및 제2 비트 라인을 포함하고, 상기 데이터 버스쌍은 상기 제1 및 제2 비트 라인에 각각 접속된 제1 및 제2 데이터버스를 포함하고, 메모리는 게이트가 상기 제1 비트 라인에 접속되고 드레인이 상기 제1 데이터 버스에 접속되며 소스가 접지에 접속된 제1 MOS 트랜지스터와, 게이트가 상기 제1 비트 라인에 접속되고, 드레인이 상기 제1 데이터 버스에 접속되며 소스가 접지에 접속된 제2 MOS 트랜지스터를 구비하고,
    상기 마스크 신호가 기록 동작을 지시할 때 상기 데이터 버스로부터 비트 라인을 분리하는 단계와;
    상기 제1 비트 라인 상의 데이터를 상기 제1 MOS 트랜지스터를 통해 상기 제2 데이터 버스로 판독하는 단계와;
    상기 제2 비트 라인 상의 데이터를 상기 제2 MOS 트랜지스터를 통해 상기 제1 데이터 버스로 판독하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  14. 제9항에 있어서, 상기 메모리는 상기 비트 라인쌍에 접속된 감지 증폭기를 포함하고,
    상기 감지 증폭기를 신호 커맨드에 의해 활성 상태에서 프리차지 동작 상태로 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  15. 제9항에 있어서, 상기 제1 및 제2 데이터 버스쌍에 하이 레벨을 설정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제어 방법.
  16. 데이터를 반도체 메모리에 기록하는 방법에 있어서,
    워드 라인을 선택하는 단계와;
    상기 워드 라인에 접속된 복수의 메모리 셀중 특정 메모리 셀을 마스크하는 단계와;
    상기 마스크된 메모리 셀에 접속된 게이트 라인으로부터 비트 라인을 분리하는 단계와;
    마스크되지 않은 메모리 셀에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
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