KR100884609B1 - 메모리장치의 버퍼제어회로 - Google Patents

메모리장치의 버퍼제어회로 Download PDF

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Abstract

본 발명은 오토 리프레시(Auto Refresh) 동작시에 효율적으로 버퍼를 제어하여 디램 동작 전류 소모를 최소화할 수 있는 메모리장치의 버퍼제어회로에 관한 것이다. 본 발명의 메모리장치의 버퍼제어회로는, 오토 리프레시 동작 중, 데이터 트레이닝 동작이 수행되는 과정에서만 데이터입출력버퍼를 인에이블상태로 제어하고, 오토 리프레시 동작 과정에서도 저전력모드 또는 데이터 트레이닝 동작이 수행되지 않는 상태에서는 데이터 입출력버퍼를 디스에이블상태로 제어한다. 이와 같은 제어로 본 발명은 데이터입출력버퍼 및 기타 클럭제어부 등의 동작을 효율적으로 제어하므로서 동작 전류를 최소화하는 효과를 얻게 된다.
메모리장치, 오토 리프레시, 데이터입출력버퍼, 데이터 트레이닝

Description

메모리장치의 버퍼제어회로{BUFFER CONTROL CIRCUIT FOR MEMORY DEVICE}
본 발명은 메모리장치의 버퍼제어회로에 관한 것으로, 더욱 상세하게는 오토 리프레시(Auto Refresh) 동작시에 효율적으로 버퍼를 제어하여 디램 동작 전류 소모를 최소화할 수 있는 메모리장치의 버퍼제어회로에 관한 것이다.
연산처리장치 및 메모리 장치 등을 포함하는 시스템에서, 빠른 속도의 연산 또는 신호처리를 하기 위해서는, 첫째 연산처리장치가 동시에 많은 수의 데이터 비트를 처리할 수 있어야 한다. 둘째, 처리되어야 할 다량의 데이터가 상기 연산처리장치가 처리하는 속도에 보조를 맞추어 상기 연산처리장치에 공급되어야 한다. 따라서 연산처리장치가 데이터를 처리하면서 요구하는 데이터를 메모리 장치에서 적당한 시간에 공급할 수 있는가의 여부가 시스템의 속도를 결정하게 된다.
상술한 바와 같이 시스템의 동작속도를 향상시키기 위하여 메모리 장치에서 다량의 데이터를 스위칭 동작을 수행하여 출력할 경우, 파워 라인으로부터 스위칭 장치에 많은 전류가 공급되게 된다. 이 때, 소비되는 전류는 파워 라인의 기생 성 분에 의하여 스위칭 잡음을 발생시켜 출력 데이터의 지연 및 왜곡을 가져온다. 반도체 장치의 복수개의 비트의 출력 데이터 중 많은 비트 수의 출력 데이터가 일 방향으로 스위칭 되고, 복수 비트의 출력 데이터 중 적은 비트 수의 출력 데이터가 다른 일 방향(예를 들면 반대 방향)으로 스위칭 할 경우, 출력 데이터의 스위칭 방향에 따라 출력되는 데이터들 사이의 지연시간이 서로 다르게 된다. 이는 출력 데이터 사이의 스큐(Skew)의 원인이 되며, 이 스큐는 반도체 장치의 출력 데이터의 비트 수가 증가할수록, 기생성분이 클수록 및 고속 동작일수록 커지게 된다.
여기서 스큐라 함은, 데이터 사이의 타이밍이 일치하지 않는 것을 의미한다. 메모리 장치(예를 들면 DRAM)로부터 데이터를 읽거나(read) 메모리 장치에 데이터를 기록할(write) 때, 데이터 사이의 스큐를 조절하기 위하여 데이터 트레이닝(Data
Training)을 수행한다. 상기 데이터 트레이닝은, 제어장치(Controller)와 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 스큐를 조절하는 기술이다. 상기 데이터 트레이닝은 메모리 장치에 데이터를 쓸 경우(write training) 및 메모리장치로부터 데이터를 읽을 경우(read training)의 2가지 경우로 구분할 수 있다.
한편, 메모리 장치(예를 들면, Dynamic Random Access Memory;DRAM)의 경우, 하나의 트랜지스터와 하나의 커패시터로 기본 셀이 구성되고, 커패시터에 데이타가 저장된다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으 로 분리되지 않아 저장된 데이타 즉 전하가 보존되지 않고 방전된다. 즉 누설 전류가 발생하여 메모리 셀의 데이타가 손상될 수 있다. 따라서 메모리 장치는 정기적으로 커패시터에 저장된 전하를 유지하기 위해 리프레시 동작을 수행한다.
리프레시 동작 모드를 갖는 메모리 장치는 외부 커맨드에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 즉 외부 커맨드에 의해 리프레시 동작 모드로 진입하면, 일정 주기마다 로우 어드레스가 순차적으로 증가되면서 메모리 셀의 워드라인이 선택된다. 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레시 과정을 통하여 저장된 데이타가 손상없이 보존된다.
지금까지 사용해오던 메모리장치의 경우, 오토 리프레시 동작과정에서 데이터 트레이닝을 수행하지 않으므로서 데이터 입출력버퍼들을 디스에이블 상태로 제어하였다. 따라서 데이터 버퍼들을 인에이블 상태로 제어할 필요가 없었고, 그에 따른 전류소모량이 발생되지 않았다.
그러나 향후의 메모리장치의 경우, 초기화 동작과정과 오토 리프레시 동작과정에서 데이터 트레이닝을 수행하게 되므로서, 오토리프레시 동작과정에서도 데이터 입출력버퍼들을 인에이블 상태로 제어할 필요성이 제시되었다. 즉, 데이터 트레이닝 동작을 수행하게 되면, 모든 데이터 입출력버퍼들이 데이터를 받아들일 준 비를 해놓는 것과 같은 상태가 되므로, 오토 리프레시동안 모든 데이터 입출력버퍼들은 인에이블상태가 되어야 한다. 이와 함께 트레이닝을 위한 데이터용 클럭 제어부, 커맨드 디코더, 커맨드용 클럭 제어부들도 인에이블 상태를 유지하여야 한다.
그런데 종래 오토 리프레시 동안에 데이터 입출력버퍼들 및 그와 함께 여러소자들을 항상 인에이블 상태로 제어하는 경우, 전류 소모량이 많이 발생하는 문제점이 있다. 더군다나 저전력모드인 로우 파워 모드(Low power mode)로 동작하는 중에도 오토 리프레시 동작 과정에 있으면, 데이터 입출력버퍼들 및 그와 함께 여러소자들을 항상 인에이블 상태로 제어하게 되면 전류 소모량이 많이 발생하는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 데이터 트레이닝 제어신호를 이용하여 데이터 입출력버퍼들의 인에이블상태를 선택적으로 제어하므로서 동작 전류 소모량을 최소화할 수 있는 메모리장치의 버퍼제어회로를 제공함에 있다.
본 발명의 다른 목적은 오토 리프레시 동작 및 저전력모드 중에 데이터 입출력버퍼들의 인에이블상태를 선택적으로 제어하여 동작 전류 소모량을 최소화할 수 있는 메모리장치의 버퍼제어회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리장치의 버퍼제어회로는, 오토 리프레시 동작 중, 데이터 트레이닝 동작이 수행되는 과정에서만 데이터입출력버퍼를 인에이블상태로 제어하고, 오토 리프레시 동작 과정에서도 저전력모드 또는 데이터 트레이닝 동작이 수행되지 않는 상태에서는 데이터 입출력버퍼를 디스에이블상태로 제어한다.
따라서 본 발명에 따른 메모리장치의 버퍼제어회로는, 오토 리프레시 동작과정에서 데이터 트레이닝이 수행되는 것을 감지하는 오토 리프레시 버퍼 제어수단; 상기 오토 리프레시 버퍼 제어수단에서 인에이블신호 발생시, 입력버퍼를 인에이블 상태로 제어하기 위한 제어수단을 포함하는 것을 특징으로 한다.
본 발명의 상기 제어수단은, 데이터의 리드/라이트에 이용될 클럭신호를 발생하는 클럭 제어수단인 것을 특징으로 한다.
본 발명의 상기 클럭 제어수단은, 라이트 기입 클럭신호에 의해 발생된 제 1 출력신호와상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제어수단은, 커맨드 제어에 이용될 클럭신호를 발생하는 커맨드용 클럭 제어수단인 것을 특징으로 한다.
본 발명의 상기 커맨드용 클럭 제어수단은, 뱅크 액티브 될 때 로우신호를 갖는 제어신호에 의해 발생된 제 1 출력신호와 상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 한다.
본 발명의 상기 제어수단은, 데이터 입출력버퍼를 인에이블상태로 제어하기 위한 데이터 입출력버퍼제어수단인 것을 특징으로 한다.
본 발명의 상기 입출력버퍼제어수단은, 라이트 제어신호에 의해 발생된 제 1 출력신호와상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 한다.
본 발명은 데이터 트레이닝 수행 제어신호를 발생하는 모드 레지스터 세트를 더 포함하고, 상기 모드 레지스터 세트에서 발생된 데이터 트레이닝 제어신호는 오토 리프레시 버퍼 제어수단에 제공되는 것을 특징으로 한다.
본 발명은 오토 리프레시 제어신호를 발생하는 커맨드 디코더를 더 포함하고, 상기 커맨드 디코더에서 발생된 오토 리프레시 제어신호는 오토 리프레시 버퍼 제어수단에 제공되는 것을 특징으로 한다.
본 발명의 상기 오토 리프레시 버퍼 제어수단은, 데이터 트레이닝 제어신호가 인에이블상태에서 오토 리프레시 제어신호가 제공되면 출력신호를 인에이블시키고, 프리차지 제어신호가 제공되면 출력신호를 디스에이블시키는 것을 특징으로 한다.
본 발명의 상기 오토 리프레시 버퍼 제어수단은, 데이터 트레이닝 제어신호와 오토 리프레시 제어신호를 연산하는 낸드게이트; 상기 낸드게이트의 출력을 인버팅한 신호에 의해 턴-온/오프 되는 NMOS트랜지스터; 공급전원과 접지전원 사이에 상기 NMOS 트랜지스터와 직렬 연결되고, 프리차지 제어신호를 인버팅한 신호에 의해 턴-온/오프 되는 PMOS 트랜지스터; 상기 두개의 트렌지스터 사이의 접속점의 논리값을 저장하는 래치로 구성되는 것을 특징으로 한다.
본 발명에 따른 메모리장치의 버퍼제어회로는, 오토 리프레시 동작 중, 데이터 트레이닝 동작이 수행되는 과정에서만 데이터입출력버퍼를 인에이블상태로 제어하고, 오토 리프레시 동작 과정에서도 저전력모드 또는 데이터 트레이닝 동작이 수행되지 않는 상태에서는 데이터 입출력버퍼를 디스에이블상태로 제어한다. 이와 같은 제어로 본 발명은 데이터입출력버퍼, 커맨드용 클럭제어부 그리고 데이터용 클럭제어부 등의 동작을 효율적으로 제어하므로서 메모리장치의 동작 전류를 최소화하는 효과를 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 메모리장치의 버퍼제어회로에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명에 따른 메모리장치의 버퍼제어를 위한 블록도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명에 따른 메모리장치의 버퍼제어회로는, 우선 각종 메모리장치의 외부 커맨드(/CS,/RAS,/CAS,/WE : j) 및 클럭신호(clkrp/clkfp)를 이용하여 오토 리프레시 제어신호(arefp6 : a), 데이터의 읽기와 기록을 위한 제어신호(write/read command : h), 그리고 데이터 트레이닝 신호(wt/rd training : i) 등을 발생하는 커맨드 디코더(10)를 포함하여 구성되어진다.
그리고 상기 커맨드 디코더(10)에서 발생한 오토 리프레시 제어신호(a), 그리고 모드 레지스터 셋트(Mode Register Set; MRS ; 도시하지 않음)에서 생성되는 오토 리프레시 동작 동안 데이터 트레이닝 동작 수행여부를 나타내는 제어신호(Aref_tr_mode : c)를 이용하여 오토 리프레시 동작 중에서 데이터입출력버퍼의 인에이블 제어를 위한 출력신호(arefbufonb ; d)를 생성하는 오토 리프레시 버퍼 제어부(20)를 포함한다.
상기 오토 리프레시 버퍼 제어부(20)에서 발생된 버퍼 인에이블 제어신호(d)를 이용하여 커맨드용 클럭 제어부(30), 데이터입출력버퍼 제어부(40), 그리고 데이터용 클럭 제어부(50) 등이 인에이블 상태로 제어되어진다. 여기서 상기 커맨드용 클럭 제어부(30)는, 제어 및 어드레스 신호 발생에 필요로 하는 클럭신호를 발생하는 클럭 제어부를 나타내고, 데이터용 클럭 제어부(50)는 데이터의 입출력에 필요로 하는 클럭신호를 발생하는 클럭 제어부를 나타낸다.
상기와 같이 구성되어지는 본 발명에 따른 메모리장치의 버퍼제어회로는, 오토 리프레시 동작 중에도 데이터 트레이닝 동작이 수행될 때에만 데이터 입출력버퍼를 인에이블시키기 위한 제어를 수행하도록 한다.
도 2는 본 발명에 따른 메모리장치에서 오토 리프레시 및 저전력모드에서 데이터입출력버퍼를 언제 인에이블상태로 제어할 것인지를 나타내는 타이밍도이다.
우선 오토 리프레시 버퍼 제어부(20)는, 커맨드 디코더(10)에서 생성되어진 오토 리프레시 제어신호(a)에 의하여 오토 리프레시 동작을 확인하게 된다. 그리 고 모드 레지스터 세트(MRS)에 의해 생성되어진 오토 리프레시 동작 중에 트레이닝 수행을 위한 제어신호(c)에 의하여 오토 리프레시 동작 중에 데이터 트레이닝 수행여부를 확인한다. 즉, 상기 오토 리프레시 제어신호(a)가 입력되면 오토 리프레시 동작이 시작됨을 확인하지만, 현재 상태에서 데이터 입출력버퍼를 인에이블시킬 것인지는 아직 확인이 안된 상태이다.
따라서 오토 리프레시 버퍼 제어부(20)는, 제어신호(c)에 의하여 데이터 트레이닝 수행여부를 확인하고, 상기 제어신호(c)가 하이(high) 상태이면, 데이터 트레이닝을 수행하는 것으로 확인한다. 따라서 오토 리프레시 버퍼 제어부(20)는 상기 오토 리프레시 제어신호(a)가 입력되어 오토 리프레시 수행 중에, 상기 제어신호(c)가 하이상태이면, 오토 리프레시 동작 중에 리드 트레이닝이나 라이트 트레이닝을 수행하게 됨을 확인한다. 따라서 이와 같은 조건이 만족되면 데이터입출력버퍼를 인에이블 상태로 제어하기 위한 출력신호(d)를 로우신호 출력한다.
상기 오토 리프레시 버퍼 제어부(20)에서 출력된 신호(d)는, 커맨드용 클럭 제어부(30)와 데이터입출력버퍼제어부(40), 그리고 데이터용 클럭 제어부(50)에 제공되어진다.
상기 데이터입출력버퍼제어부(40)는, 일반적인 경우 라이트(write) 제어신호(l)가 입력되면 인에이블되지만, 본 발명에서는 상기 라이트 제어신호(l)가 입력되는 상태에서, 상기 오토 리프레시 버퍼 제어부(20)에서 출력신호(d)가 인에이블상태 즉 로우신호가 제공되어야만 데이터입출력버퍼를 인에이블하기 위한 신호(dqbuf enb ; f)를 생성하게 된다. 따라서 오토 리프레시 버퍼 제어부(20)에서 로우신호가 출력되면, 상기 데이터입출력버퍼제어부(40)는 도 2에 도시되고 있는 바와 같은 데이터버퍼를 인에이블하기 위한 신호(f)를 생성한다. 상기 데이터입출력버퍼제어부(40)에서 신호(f)를 인에이블상태로 출력하면, 데이터입출력버퍼(도시하지 않음)는 데이터를 받아들일 수 있는 준비상태가 되어진다.
상기 커맨드용 클럭 제어부(30)는, 뱅크가 액티브될 때 로우신호를 갖고 프리차지 동작에서 하이신호를 갖는 제어신호(rasidle ;m)가 로우신호인 상태에서 상기 오토 리프레시 버퍼 제어부(20)에서 출력신호(d)가 인에이블상태 즉 로우신호가 제공될 때, 인에이블되어 도 2에 도시되고 있는 바와 같은 제어 및 어드레스 신호에 필요로 하는 클럭신호(clkrp_ctrl : e)를 생성한다.
상기 데이터용 클럭 제어부(50)는, 일반적인 경우 라이트 기입 클럭신호(wlck ; m)가 입력되면 인에이블되지만, 본 발명에서는 상기 오토 리프레시 버퍼 제어부(20)에서 출력신호(d)가 인에이블상태 즉 로우신호가 더 제공되어야만 도 2에 도시되고 있는 바와 같은 데이터의 입력시와 출력시에 이용될 클럭신호(iwck ; g)를 생성하게 된다.
한편, 상기 오토 리프레시 버퍼 제어부(20)에서 생성되는 출력신호(d)의 디스에이블 전환은, 프리차지신호(pcgp6 : b)에 기초해서 이루어진다. 상기 프리차지신호는 데이터 트레이닝 동작이 종료됨을 의미한다. 상기 프리차지 동작은, 메모리 셀에 저장된 신호를 감지 및 증폭하는 비트라인 감지증폭기에서, 메모리 셀과 비트라인 감지증폭기 사이를 연결하는 비트라인의 프리차징 동작을 나타내며, 비트 라인감지증폭기의 인에이블 동작 전에 발생되어진다. 따라서 상기 프리차지신호(b)가 입력되면, 상기 오토 리프레시 버퍼 제어부(20)에서 발생되는 신호(d)는 로우신호에서 하이신호로 천이되어진다.
상기 오토 리프레시 버퍼 제어부(20)에서 생성되는 신호가 하이신호로 천이되면, 커맨드용 클럭 제어부(30), 데이터입출력버퍼제어부(40) 그리고 데이터용 클럭 제어부(50)는 모두 디스에이블상태로 전환되어진다. 즉, 오토 리프레시 동작 중 데이터 트레이닝 수행이 종료되면서 데이터입출력버퍼가 디스에이블 되고, 커맨드용 클럭신호 그리고 데이터용 클럭신호의 생성이 정지되어진다.
상기와 같이 오토 리프레시 버퍼 제어부(20)의 출력신호(d)가 디스에이블상태로 전환된 상태에서는 오토 리프레시 동작신호(a) 및 로우 파워 모드(LP_MODE)에서, 데이터 입출력버퍼 및 커맨드용 클럭 제어부 및 데이터용 클럭 제어부는 디스에이블상태를 유지하게 된다.
즉, 모드 레지스터 세트(MRS)에서 로우 파워 모드 상태에서는 데이터 트레이닝 동작을 수행하지 않도록 제어한다. 즉, 로우 파워 모드 상태에서 모드 레지스터 세트는 데이터 트레이닝 제어신호(c)를 로우신호로 제어한다. 이러한 제어상태에서는 오토 리프레시 버퍼 제어부(20)는 오토 리프레시 제어신호(a)가 입력되더라도 출력신호(d)를 하이상태로 유지한다.
상기와 같이 오토 리프레시 버퍼 제어부(20)에서 출력신호(d)를 로우신호를 유지하면, 데이터 입출력버퍼제어부(40) 및 커맨드용 클럭 제어부(30) 및 데이터용 클럭 제어부(50)는 도 2에 도시하고 있는 바와 같이 디스에이블상태를 유지하게 된다. 따라서 오토 리프레시 동작 중에 있더라도 로우 파워 모드 상태에서는 상기 데이터 입출력버퍼제어부(40) 및 커맨드용 클럭 제어부(30) 및 데이터용 클럭 제어부(50)가 디스에이블상태를 유지하기 때문에 오토 리프레시 동작 중의 전류소모를 줄이게 된다.
다음은 본 발명에 따른 메모리장치의 버퍼제어회로에 이용되는 오토 리프레시 버퍼 제어부를 비롯한 각종 제어부의 상세한 회로 및 동작과정을 살펴보기로 한다.
도 3은 본 발명의 메모리장치의 버퍼제어회로에 이용되고 있는 오토 리프레시 버퍼 제어부의 일 실시예에 따른 상세 회로도이다.
오토 리프레시 동작에 따른 제어신호(a)와 오토 리프레시 동작 중 데이터 트레이닝 수행에 따른 제어신호(c) 그리고 프리차지 동작에 따른 제어신호(b)가 입력된다.
상기 오토 리프레시 동작 제어신호(a)와 데이터 트레이닝 제어신호(c)는 낸드게이트(ND1)의 입력신호가 된다. 낸드게이트(ND1)의 출력신호는 인버터(IV1)를 통해서 NMOS 트랜지스터(MN1)의 게이트단자에 제공되어진다. 상기 프리차지 제어신호(b)는 인버터(IV2)에서 인버팅되어 PMOS 트랜지스터(MP1)의 게이트단자에 제공되어진다. 상기 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)는 공급전원(VDD)과 접지전원(VSS) 사이에 직렬 연결되고, 상기 두 트랜지스터 사이의 접속점(q)에 두개의 인버터(IV3, IV5)가 직렬 연결되고, 상기 인버터(IV3)의 입출력 사이에 또 하나의 인버터(IV4)가 연결되어진다. 상기 인버터들의 구성은, 입력신호를 일시 저장하는 래치의 기능을 수행한다.
상기와 같이 구성되어지는 오토 리프레시 버퍼 제어부(20)는, 오토 리프레시 제어신호(a)와 데이터 트레이닝 신호(c)가 모두 하이신호일 때(오토 리프레시 동작 중, 그리고 데이터 트레이닝 동작 중을 나타내는 신호임), 낸드게이트(ND1)가 로우신호를 출력한다. 이 신호가 인버터(IV1)에서 인버팅되어 하이신호로 천이되고, 트랜지스터(MN1)의 게이트에 인가되어져서 트랜지스터(MN1)를 턴-온 상태로 제어한다.
한편, 상기 트랜지스터(MN1)의 턴-온 동작으로 인하여, 프리차지신호(b)의 하이/로우 여부와 상관없이, 접속점(q)의 신호는 로우레벨상태가 된다. 이 신호가 두개의 인버터(IV3,IV5)에서 인버팅동작을 반복 수행하면서, 로우신호를 출력한다.
그리고 이후 오토 리프레시 제어신호(a)가 로우신호로 전환되면서 트랜지스터(MN1)는 턴-오프상태로 제어되고, 인버터(IV3,IV4)의 제어로 출력신호(d)는 로우신호를 유지하게 된다. 이렇게 출력되는 로우신호가, 오토 리프레시 동작 중 데이터 트레이닝이 수행될 때 오토 리프레시 버퍼 제어부(20)에서 출력되는 데이터입출력버퍼를 인에이블시키기 위한 출력신호(d)가 된다.
따라서 데이터 트레이닝 신호(c)가 하이상태일 때, 오토 리프레시신호(a)가 하이신호가 인가되면서 오토 리프레시 버퍼 제어부(20)는 인에이블상태인 로우신호를 출력한다.
이러한 동작 상태에서 프리차지신호(b)가 하이신호(프리차지 동작상태를 나타내는 신호)를 입력하면, 인버터(IV2)에서 인버팅된 로우신호가 트랜지스터(MP1)를 턴-온 상태로 제어한다(이때 트랜지스터(MN1)는 턴-오프 상태). 이 동작으로 접속점(q)의 신호는 하이신호가 되고, 이 신호가 두번의 인버팅을 거쳐 하이신호를 출력하게 된다. 그리고 트랜지스터(MN1)는 계속해서 턴-오프상태로 제어되고, 인버터(IV3,IV4)의 제어로 출력신호(d)는 하이신호를 유지하게 된다. 이렇게 출력되는 하이신호가, 오토 리프레시 버퍼 제어부(20)에서 출력되는 데이터입출력버퍼 제어신호를 디스에이블시키기 위한 출력신호(d)가 된다. 즉, 오토 리프레시 버퍼 제어부(20)의 출력신호(d)가 인에이블상태에서 디스에이블상태로 전환되는 것은 상기 프리차지신호에 기초함을 확인할 수 있다.
한편, 데이터 트레이닝신호(c)가 로우상태일 때, 오토 리프레시 신호(a)가 하이신호로 인가되더라도 오토 리프레시 버퍼 제어부(20)는 디스에이블상태를 유지해야한다. 이 동작을 살펴보면, 오토 리프레시 신호(a)가 하이신호이고, 데이터 트레이닝신호(c)가 로우신호일 때, 낸드게이트(ND1)는 하이신호를 출력한다. 이 신호가 인버팅되고 트랜지스터(MN1)를 턴-오프상태로 제어한다. 즉, 접속점(q)의 출력신호에 변화를 가져다주지 못하게 된다.
이 경우 앞서 프리차지신호(b)에 기초하여 오토 리프레시 버퍼 제어부(20)의 출력신호는 하이신호를 갖는 상태이므로, 이 하이신호가 계속해서 유지되는 상태, 즉 데이터입출력버퍼를 디스에이블상태로 유지하는 상태가 된다.
다음, 도 4는 본 발명에 따른 메모리장치의 버퍼제어회로에 이용되는 데이터입출력버퍼제어부(40) 및 기타 클럭 제어부의 회로 및 동작과정을 살펴보기로 한다.
도 4에 도시하고 있는 바와 같이, 데이터입출력버퍼제어부(40)는, 일반적인 구성의 제 1 데이터입출력버퍼제어부(40a)의 경우, 라이트신호(write)에 기초해서 데이터입출력버퍼의 인에이블신호(f')를 출력하나, 본 발명에서는 상기 출력신호(f')와 오토 리프레시 버퍼 제어부(20)에서 출력된 신호(d)를 앤드 연산하는 앤드연산부(40b)를 추가로 더 구비하고 있다. 상기 앤드연산부(40b)는 일반적인 제 1 데이터입출력버퍼제어부(40a)의 출력신호(f')와 상기 오토 리프레서 버퍼 제어부(20)에서 출력한 신호를 낸드연산하고(ND2)하고, 상기 낸드게이트(ND2)의 출력을 인버팅하는 인버터(IV6)로 구성되어진다.
따라서 본 발명에서 상기 데이터입출력버퍼제어부(40)는, 오토 리프레시 동작 중 데이터 트레이닝이 수행되는 과정에서만 출력되는 로우신호(d)를 입력했을 때, 데이터입출력버퍼를 인에이블시킬 수 있도록 제어하고 있다.
도 5는 데이터용 클럭 제어부의 회로를 나타내고 있다. 일반적인 구성의 제 1 데이터용 클럭 제어부(50a)의 경우 데이터 기입신호(wlck)에 의해 인에이블신호(g')를 발생하지만, 본 발명에서는 상기 제 1 데이터용 클럭 제어부(50a)에서 발생된 신호(g')와 오토 리프레시 버퍼 제어부(20)에서 출력된 신호(d)를 앤드 연산하는 앤드연산부(50b)를 추가로 더 구비하고 있다. 상기 앤드연산부(50b)는 일반적인 데이터용 클럭제어부(50a)의 출력신호(g')와 상기 오토 리프레서 버퍼 제어부(20)에서 출력한 신호를 낸드연산하고(ND3)하고, 상기 낸드게이트(ND3)의 출력을 인버팅하는 인버터(IV7)로 구성되어진다.
따라서 본 발명에서 상기 데이터용 클럭 제어부(50)는, 오토 리프레시 동작 중 데이터 트레이닝이 수행되는 과정에서만 출력되는 로우신호(d)를 입력했을 때, 클럭신호(g)를 생성하도록 제어하고 있다.
상기 데이터용 클럭 제어부(50)는, 메모리장치에 데이터의 리드(read) 또는 라이트(write) 동작이 수행되는 경우에 인에이블되어 지속적으로 토글동작을 수행한다. 본 발명에서 오토 리프레시 동작 중 데이터의 트레이닝 동작이 수행될 때만 상기 데이터용 클럭 제어부(50)는 클럭신호의 지속적인 토글동작을 수행하고, 저전력모드 또는 프리차지 상태에서는 상기 데이터용 클럭 제어부(50)를 디스에이블상태로 제어하여 지속적인 토글동작에 의한 전류 소모를 방지한다.
도 6은 커맨드용 클럭 제어부의 회로를 나타내고 있다. 일반적인 구성의 제 1 커맨드용 클럭 제어부(30a)의 경우, 뱅크 액티브될 때 로우신호를 갖는 제어신호(rasidle)에 기초해서 인에이블신호(e')를 출력하나, 본 발명에서는 상기 출력신호(e')와 오토 리프레시 버퍼 제어부(20)에서 출력된 신호(d)를 앤드 연산하는 앤드연산부(30b)를 추가로 더 구비하고 있다. 상기 앤드연산부(30b)는 일반적인 제 1 커맨드용 클럭제어부(30a)의 출력신호(e')와 상기 오토 리프레서 버퍼 제어부(20)에서 출력한 신호를 낸드연산하고(ND4)하고, 상기 낸드게이트(ND4)의 출력을 인버팅하는 인버터(IV8)로 구성되어진다.
따라서 본 발명에서 상기 커맨드용 클럭 제어부(30)는, 오토 리프레시 동작 중 데이터 트레이닝이 수행되는 과정에서만 출력되는 로우신호(d)를 입력했을 때, 클럭신호(e)를 생성하도록 제어하고 있다.
상기 커맨드용 클럭 제어부(30)는, 커맨드신호의 제어를 위한 클럭신호를 발생한다. 본 발명에서 오토 리프레시 동작 중 데이터의 트레이닝 동작이 수행될 때만 상기 커맨드용 클럭 제어부(30)는 클럭신호의 지속적인 토글동작을 수행하고, 저전력모드 또는 프리차지 상태에서는 상기 커맨드용 클럭 제어부(30)를 디스에이블상태로 제어하여 지속적인 토글동작에 의한 전류 소모를 방지한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 오토 리프레시 동작 중에 데이터 트레이닝 동작이 수행되는 과정에서만 데이터입출력버퍼의 인에이블동작을 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명에 따른 메모리장치의 버퍼 제어를 위한 회로 블럭도.
도 2는 본 발명에 따른 메모리장치에서 버퍼 제어를 위한 동작 타이밍도.
도 3은 본 발명의 일 실시예에 따른 오토 리프레시 버퍼 제어부의 상세 회로도.
도 4는 본 발명의 일 실시예에 따른 데이터입출력버퍼제어부의 상세 회로도.
도 5는 본 발명의 일 실시예에 따른 데이터용 클럭 제어부의 상세 회로도.
도 6은 본 발명의 일 실시예에 따른 커맨드용 클럭 제어부의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 커맨드 디코더 20 : 오토 리프레시 버퍼 제어부
30 : 커맨드용 클럭 제어부 40 : 데이터입출력버퍼제어부
50 : 데이터용 클럭 제어부 ND1~ND4 : 낸드게이트
IV1~IV8 : 인버터 MP1, MN1 : 트랜지스터

Claims (11)

  1. 오토 리프레시 동작과정에서 데이터 트레이닝이 수행되는 것을 감지하는 오토 리프레시 버퍼 제어수단; 및
    상기 오토 리프레시 버퍼 제어수단에서 데이터 트레이닝 수행 여부에 대응하여 출력되는 인에이블신호에 의해 입력버퍼의 인에이블 및 디스에이블 상태를 제어하기 위한 제어수단
    을 포함하는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  2. 제 1 항에 있어서,
    상기 제어수단은, 데이터의 리드/라이트에 이용될 클럭신호를 발생하는 클럭 제어수단인 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  3. 제 2 항에 있어서,
    상기 클럭 제어수단은, 라이트 기입 클럭신호에 의해 발생된 제 1 출력신호와상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  4. 제 1 항에 있어서,
    상기 제어수단은, 커맨드 제어에 이용될 클럭신호를 발생하는 커맨드용 클럭 제어수단인 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  5. 제 4 항에 있어서,
    상기 커맨드용 클럭 제어수단은, 뱅크 액티브 될 때 로우신호를 갖는 제어신호에 의해 발생된 제 1 출력신호와 상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  6. 제 1 항에 있어서,
    상기 제어수단은, 데이터 입출력버퍼를 인에이블상태로 제어하기 위한 데이터 입출력버퍼제어수단인 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  7. 제 6 항에 있어서,
    상기 입출력버퍼제어수단은, 라이트 제어신호에 의해 발생된 제 1 출력신호와상기 오토 리프레시 버퍼 제어수단의 출력신호를 앤드 연산하는 앤드연산부를 더 포함하는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  8. 제 1 항에 있어서,
    데이터 트레이닝 수행 제어신호를 발생하는 모드 레지스터 세트를 더 포함하고, 상기 모드 레지스터 세트에서 발생된 데이터 트레이닝 제어신호는 오토 리프레시 버퍼 제어수단에 제공되는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  9. 제 8 항에 있어서,
    오토 리프레시 제어신호를 발생하는 커맨드 디코더를 더 포함하고, 상기 커맨드 디코더에서 발생된 오토 리프레시 제어신호는 오토 리프레시 버퍼 제어수단에 제공되는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  10. 제 9 항에 있어서,
    상기 오토 리프레시 버퍼 제어수단은, 데이터 트레이닝 제어신호가 인에이블상태에서 오토 리프레시 제어신호가 제공되면 출력신호를 인에이블시키고, 프리차지 제어신호가 제공되면 출력신호를 디스에이블시키는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
  11. 제 10 항에 있어서,
    상기 오토 리프레시 버퍼 제어수단은, 데이터 트레이닝 제어신호와 오토 리프레시 제어신호를 연산하는 낸드게이트;
    상기 낸드게이트의 출력을 인버팅한 신호에 의해 턴-온/오프 되는 NMOS트랜지스터;
    공급전원과 접지전원 사이에 상기 NMOS 트랜지스터와 직렬 연결되고, 프리차지 제어신호를 인버팅한 신호에 의해 턴-온/오프 되는 PMOS 트랜지스터;
    상기 두개의 트렌지스터 사이의 접속점의 논리값을 저장하는 래치로 구성되 는 것을 특징으로 하는 메모리장치의 버퍼제어회로.
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