KR100476891B1 - 반도체 메모리 장치의 동작 모드에 따라 가변적인리스토어 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법 - Google Patents

반도체 메모리 장치의 동작 모드에 따라 가변적인리스토어 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 모드에 따라 가변적인 리스토어(restore) 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법이 개시된다. 본 발명의 리프레쉬 회로는 셀프 리프레쉬 오실레이터, 리프레쉬 펄스 발생부, 스탠바이 리프레쉬 신호 발생부, 그리고 워드라인 펄스 발생부를 발생한다. 셀프 리프레쉬 오실레이터는 소정의 주기를 갖는 클럭 신호를 발생하고, 리프레쉬 신호 발생부는 클럭 신호를 수신하여 제1 및 제2 리프레쉬 신호를 발생한다. 스탠바이 리프레쉬 신호 발생부는 제2 리프레쉬 신호와 반도체 메모리 장치의 액티브 상태와 스탠바이 상태를 나타내는 칩 선택 신호를 수신하여 스탠바이 리프레쉬 신호를 발생하고, 워드라인 펄스 발생부는 제1 리프레쉬 신호와 스탠바이 리프레쉬 신호를 수신하여 워드라인 구동 신호를 발생한다. 따라서, 본 발명의 리프레쉬 회로는 반도체 메모리 장치가 스탠바이 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭이 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭보다 길다. 그러므로, 스탠바이 상태일 때 리프레쉬 시간을 길게 하여 메모리 셀 데이터의 리스토어 시간이 길어지기 때문에 충분한 리프레쉬가 일어난다. 또한, 스탠바이 상태일 때 리프레쉬 동작을 위한 시간 간격이 증가되어 전력 소모가 줄어든다.

Description

반도체 메모리 장치의 동작 모드에 따라 가변적인 리스토어 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법{Refresh circuit having variable restore time according to semiconductor operating mode and the method of refresh}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작 모드에 따라 가변적인 리스토어 시간을 갖는 리프레쉬 회로 및 그 리프레쉬 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치는 1-트랜지스터와 1-커패시터로 이루어지는 메모리 셀을 포함한다. DRAM에서의 데이터는 메모리 셀의 커패시터에 저장되는 데, 수 ms 정도의 일시적인 저장만이 가능하다. 이러한 DRAM은 특별한 외부 회로와 카운터에 의해서 주기적으로 리프레쉬 시킬 필요가 있다. 일반적으로, 리프레쉬 동작은 시스템 내 CPU가 요구한 동작의 실행을 방해하지 않기 위해서 메모리 억세스 동작들 사이에 수행된다. 외부 리프레쉬 회로는 리프레쉬 시간 내에 DRAM의 각 워드라인을 한번씩 구동해야 하고, 카운터는 워드라인의 어드레스를 순차적으로 증감시켜 워드라인을 구동한다. 리프레쉬 사이클 동안에는 프로세서가 DRAM을 사용할 수 없으며 메모리 콘트롤러가 CPU의 메모리 사용 요구(request)와 리프레쉬 회로의 요구를 조정한다.
한편, 이러한 리프레쉬 동작은 DRAM의 칩 선택 신호(CSB)가 활성화된 액티브 상태와 칩 선택 신호(CSB)가 비활성화된 스탠바이 상태일 때 이루어진다. 그리고, 메모리 셀 데이터의 리프레쉬를 위한 데이터 리스토어 시간은 액티브 상태일 때와 스탠바이 상태일 때 동일하다. 그러므로, DRAM의 스탠바이 상태일 때 데이터 리스토어 시간을 길게 하여 리프레쉬 시간을 길게 두면 메모리 셀 데이터가 충분히 리프레쉬되는 마진을 확보하게 된다. 그리고, DRAM의 스탠바이 상태를 충분히 활용하는 잇점이 되기도 한다.
따라서, DRAM의 액티브 상태와 스탠바이 상태일 때 서로 다른 리스토어 시간을 갖는 리프레쉬 회로가 요구된다.
본 발명의 목적은 반도체 메모리 장치의 스탠바이 상태일 때 리프레쉬 시간을 늘려서 리프레쉬가 충분히 일어나도록 하는 리프레쉬 회로를 제공하는 데 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 리프레쉬 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 리프레쉬 회로는 셀프 리프레쉬 오실레이터, 리프레쉬 펄스 발생부, 스탠바이 리프레쉬 신호 발생부, 그리고 워드라인 펄스 발생부를 포함한다. 셀프 리프레쉬 오실레이터는 소정의 주기를 갖는 클럭 신호를 발생하고, 리프레쉬 신호 발생부는 클럭 신호를 수신하여 제1 및 제2 리프레쉬 신호를 발생한다. 스탠바이 리프레쉬 신호 발생부는 제2 리프레쉬 신호와 반도체 메모리 장치의 액티브 상태와 스탠바이 상태를 나타내는 칩 선택 신호를 수신하여 스탠바이 리프레쉬 신호를 발생하고, 워드라인 펄스 발생부는 제1 리프레쉬 신호와 스탠바이 리프레쉬 신호를 수신하여 워드라인 구동 신호를 발생한다. 여기에서, 스탠바이 상태일 때 발생되는 워드라인 구동 신호의 펄스폭은 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스폭보다 길다.
구체적으로, 셀프 리프레쉬 오실레이터는 클럭 신호의 발생을 위해 홀수개의 인버터들을 포함하는 인버터 체인과, 인버터 체인의 출력을 버퍼링하여 클럭 신호로 발생하는 버퍼부와, 그리고 인버터 체인의 첫번째 인버터와 마지막 인버터 사이에 지연부를 포함한다. 그리고, 인버터 체인은 첫번째 인버터의 출력과 전원 전압 사이에, 그리고 첫번째 인버터의 출력과 접지 전압 사이에 차단부를 더 포함한다. 리프레쉬 펄스 발생부는 클럭 신호를 수신하여 소정시간 지연시키는 홀수개의 인버터 체인을 갖는 제1 지연 체인부와, 제1 지연 체인부의 출력과 클럭 신호를 입력하여 제1 리프레쉬 신호를 발생하는 제1 노아 게이트와, 제1 노아 게이트의 출력을 소정시간 지연시키는 짝수개의 인버터 체인을 갖는 제2 지연 체인부와, 제1 노아 게이트의 출력과 제2 지연부의 출력을 입력하는 제2 노아 게이트, 그리고 제2 노아 게이트의 출력을 입력하여 제2 리프레쉬 신호를 발생하는 인버터를 포함한다.
스탠바이 리프레쉬 신호 발생부는 제2 리프레쉬 신호와 스탠바이 리프레쉬 신호를 입력하는 낸드 게이트와, 낸드 게이트의 출력을 입력하여 전송 신호를 발생하는 제1 인버터와, 제1 인버터의 출력을 입력하여 반전 전송 신호를 발생하는 제2 인버터와, 예비 스탠바이 리프레쉬 신호를 입력하고 전송 신호 및 상기 반전 전송 신호에 응답하는 제1 래치부와, 그리고 제1 래치부의 출력을 입력하고 전송 신호 및 반전 전송 신호에 응답하여 예비 스탠바이 리프레쉬 신호 및 스탠바이 리프레쉬 신호를 발생하는 제2 래치부를 포함한다.
워드라인 펄스 발생부는 제1 리프레쉬 신호를 입력하여 소정 시간 지연시키는 제1 지연부와, 제1 지연부의 출력을 입력하여 소정시간 지연시키는 제2 지연부와, 스탠바이 리프레쉬 신호 및 반전 스탠바이 리프레쉬 신호에 응답하여 제1 지연부 출력과 제2 지연부 출력을 선택적으로 전달하는 전송부와, 전송부의 출력을 래치하는 래치부와, 래치부의 출력을 입력하는 제1 인버터와, 제1 인버터의 출력과 제1 리프레쉬 신호를 입력하는 노아 게이트, 그리고 노아 게이트의 출력을 입력하여 워드라인 구동 신호를 발생하는 제2 인버터를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 리프레쉬 방법은 홀수개의 인버터 체인과 지연부을 통해 소정의 주기를 갖는 클럭 신호가 발생되는 단계와, 칩 선택 신호에 응답하여 반도체 메모리 장치가 액티브 상태에서 스탠바이 상태로 변하는 단계와, 클럭 신호에 응답하여 제1 펄스폭을 갖는 제1 리프레쉬 신호와 제2 펄스폭을 갖는 제2 리프레쉬 신호를 발생하는 단계와, 제2 리프레쉬 신호와 스탠바이 상태로의 변화를 지시하는 칩 선택 신호에 응답하여 스탠바이 리프레쉬 신호를 발생하는 단계와, 제1 리프레쉬 신호 및 스탠바이 리프레쉬 신호에 응답하여 워드라인 구동 신호를 발생하는 단계를 구비하고, 스탠바이 상태일 때 발생되는 워드라인 구동 신호의 펄스폭은 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스폭보다 길다.
따라서, 본 발명의 리프레쉬 회로는 스탠바이 상태일 때의 리프레쉬 시간이 액티브 상태일 때의 리프레쉬 시간보다 길기 때문에, 메모리 셀 마다 충분한 리프레쉬가 일어나고 리프레쉬 동작에 필요한 단위 시간당 전력 소모가 줄어든다.
이하, 본 발명은 반도체 메모리 장치에 포함되는 리프레쉬 회로와 그 리프레쉬 방법에 관하여 기술한다.
도 1은 본 발명의 일실시예에 따른 리프레쉬 회로를 나타내는 도면이다. 도 1에서, 리프레쉬 회로(100)는 셀프 리프레쉬 오실레이터(200), 리프레쉬 펄스 발생부(300), 스탠바이 리프레쉬 신호 발생부(400), 그리고 워드라인 펄스 발생부(500)를 포함한다. 셀프 리프레쉬 오실레이터(200)는 소정의 주기를 갖는 클럭 신호(POSC)를 발생한다. 리프레쉬 펄스 발생부(300)는 클럭 신호(POSC)를 수신하여 제1 리프레쉬 신호(RFHTD)와 제2 리프레쉬 신호(PRFH)를 발생한다. 스탠바이 리프레쉬 신호 발생부(400)는 제2 리프레쉬 신호(PRFH)와 칩 선택 신호(CSb)를 수신하여 스탠바이 리프레쉬 신호(CS_RFHb)를 발생한다. 워드라인 펄스 발생부(500)는 제1 리프레쉬 신호(RFHTD)와 스탠바이 리프레쉬 신호(CS_RFHb)를 수신하여 워드라인 구동 신호(PWL)를 발생한다.
도 2는 도 1의 셀프 리프레쉬 오실레이터(200)를 나타내는 도면이다. 도 2에서, 셀프 리프레쉬 오실레이터(200)는 인버터 체인(210)과 버퍼부(260)를 포함한다. 인버터 체인(210)은 홀수개의 인버터들을 포함하는 데, 제1 인버터(220), 제2 인버터(240), 그리고 제3 인버터(250)를 포함한다. 그리고 인버터 체인(210)은 제1 인버터(220)와 제3 인버터(250) 사이에 지연부(270)를 더 포함한다.
제1 인버터(220)는 그 게이트들이 지연부(270)와 연결되고, 전원 전압(Vdd)과 접지 전압(GND) 사이에 소스와 드레인이 직렬연결되는 제1 내지 제4 트랜지스터들(211, 212, 213, 214)로 구성된다. 제2 트랜지스터(212)와 제3 트랜지스터(213)의 드레인은 제1 인버터(220)의 출력이 된다. 제1 인버터(220)의 출력에 응답하여 동작하는 차단부(230)는 접지전압(GND)과 제1 인버터(220) 내 제1 트랜지스터(211)의 드레인 사이에 연결되는 제1 트랜지스터(231)와 전원전압(Vdd)과 제4 트랜지스트(214)의 드레인 사이에 연결되는 제2 트랜지스터(232)를 포함한다.
차단부(230)는 제1 인버터(220)의 출력이 로우레벨이면 제1 트랜지스터(231)가 턴-온되어 제1 인버터(220) 내 제1 트랜지스터(211)의 드레인은 로우레벨이 된다. 이 때, 제1 인버터(220)의 입력은 하이레벨이다. 물론 제1 인버터(220)의 입력이 하이레벨이기 때문에 제1 인버터(220) 내 제2 트랜지스터(212)가 턴오프되지만, 차단부(230)의 제1 트랜지스터(231)에 의해 전원 전압(Vdd)의 공급이 차단되기 때문에, 제1 인버터(220)은 안정적인 로우레벨을 갖는다. 한편, 제1 인버터(220)의 출력이 하이레벨이면 제2 트랜지스터(232)가 턴-온되어 제1 인버터(220) 내 제4 트랜지스터(214)의 드레인은 하이레벨이 된다. 이 때, 제1 인버터(220)의 입력은 로우레벨이다. 제1 인버터(220)의 입력이 로우레벨이기 때문에 제1 인버터(220) 내 제4 트랜지스터(214)가 턴오프되지만, 차단부(230)의 제2 트랜지스터(232)에 의해 접지 전압(GND)으로의 연결이 차단되기 때문에, 제1 인버터(220)은 안정적인 하이레벨을 갖는다.
지연부(270)는 제3 인버터(250)의 출력에 연결되는 커패시터(272)와, 커패시터(272)와 제1 인버터(220)의 입력 사이에 연결되는 저항(274)을 포함한다. 지연부(270)는 인버터 체인의 출력을 소정 시간 지연시킨다. 버퍼부(260)는 인버터 체인(210)의 출력을 버퍼링하는 제1 인버터(262)와 제2 인버터(264)를 포함하여 클럭 신호(POSC)를 발생한다.
도 3은 도 1의 리프레쉬 펄스 발생부를 나타내는 도면이다. 도 3에서, 리프레쉬 펄스 발생부(300)는 제1 지연 체인부(310), 제1 노아 게이트(320), 제2 지연 체인부(330), 제2 노아 게이트(340), 그리고 인버터(350)를 포함한다. 제1 지연 체인부(310)는 홀수개의 인버터 체인으로 이루어지며, 클럭 신호(POSC)를 수신하여 소정시간 지연시킨다. 제1 노아 게이트(320)는 제1 지연 체인부(310)의 출력과 클럭 신호(POSC)를 입력받아서 제1 리프레쉬 신호(RFHTD)를 발생한다. 제2 지연 체인부(330)는 짝수개의 인버터 체인으로 구성되며 제1 노아 게이트(320)의 출력을 소정시간 지연시킨다. 제2 노아 게이트(340)는 제1 노아 게이트(320)의 출력과 제2 지연부(330)의 출력을 입력받는다. 인버터(350)는 제2 노아 게이트(340)의 출력을 입력받아서 제2 리프레쉬 신호(PRFH)를 발생한다. 제1 리프레쉬 신호(RFHTD)는 워드라인 구동 신호 발생부(500, 도 5)로 제공되고, 제2 리프레쉬 신호(PRFH)는 스탠바이 리프레쉬 신호 발생부(400, 도 4)로 제공된다.
도 4는 도 1의 스탠바이 리프레쉬 신호 발생부를 나타내는 도면이다. 도 4에서, 스탠바이 리프레쉬 신호 발생부(400) 낸드 게이트(402), 제1 인버터(404), 제2 인버터(406), 제1 래치부(410), 그리고 제2 래치부(420)를 포함한다. 낸드 게이트(402)는 제2 리프레쉬 신호(PRFH)와 스탠바이 리프레쉬 신호(CS_RFHb)를 입력받고, 제1 인버터(404)는 낸드 게이트(402)의 출력을 입력받아서 전송 신호(TS)를 발생한다. 제2 인버터(406)는 제1 인버터(404)의 출력(TS)을 입력받아서 반전 전송 신호(/TS)를 발생한다. 제1 래치부(410)는 예비 스탠바이 리프레쉬 신호(RFHb)를 입력받고 전송 신호(TS) 및 반전 전송 신호(/TS)에 응답하여 그 출력을 제2 래치부(420)로 제공한다. 제2 래치부(420)는 제1 래치부(410)의 출력을 입력받고 전송 신호(TS) 및 반전 전송 신호(/TS)에 응답하여 예비 스탠바이 리프레쉬 신호(RFHb) 및 스탠바이 리프레쉬 신호(CS_RFHb)를 발생한다.
도 5는 도 1의 워드라인 펄스 발생부를 나타내는 도면이다. 워드라인 펄스 발생부(500)는 제1 지연부(510), 제2 지연부(520). 제1 인버터(530), 전송부(540), 래치부(550), 제2 인버터(560), 노아 게이트(570) 그리고 제3 인버터(580)를 포함한다. 제1 지연부(510)는 제1 리프레쉬 신호(RFHTD)를 입력받아서 소정 시간 지연시키고, 제2 지연부(520)는 제1 지연부(510)의 출력을 입력받아서 소정시간 지연시킨다. 제1 인버터(530)는 스탠바이 리프레쉬 신호(CS_RFHb)를 입력받아서 반전 스탠바이 리프레쉬 신호(/CS_RFHb)를 출력한다. 전송부(540)는 스탠바이 리프레쉬 신호(CS_RFHb) 및 반전 스탠바이 리프레쉬 신호(/CS_RFHb)에 응답하여 제1 지연부(510) 출력(D1)과 제2 지연부(520) 출력(D2)을 선택적으로 전달한다. 래치부(550)는 전송부(540)의 출력을 래치하고, 제2 인버터(560)는 래치부(550)의 출력을 입력받는다. 노아 게이트(570)는 제1 인버터(560)의 출력과 제1 리프레쉬 신호(RFHTD)를 입력받고, 제3 인버터(580)는 노아 게이트(570)의 출력을 입력받아서 워드라인 구동 신호(PWL)를 발생한다.
이상에서 기술하고 있는 셀프 리프레쉬 오실레이터(200, 도 2), 리프레쉬 펄스 발생부(300, 도 3), 스탠바이 리프레쉬 신호 발생부(400, 도 4), 그리고 워드라인 펄스 발생부(500, 도 5)를 포함하는 리프레쉬 회로(100)의 동작이 도 6에 도시되어있다.
도 6에서, 셀프 리프레쉬 오실레이터(200, 도 2)를 통하여 소정의 주기를 갖는 클럭 신호(POSC)가 발생된다. 칩 선택 신호(CSb)는 로우레벨의 활성화 상태 후 하이레벨의 비활성화 상태로 된다. 리프레쉬 펄스 발생부(300, 도 3)를 통하여 발생되는 제1 리프레쉬 신호(RFHTD) 및 제2 리프레쉬 신호(PRFH)는 클럭 신호(POSC)의 하강에지마다 응답하여 소정의 펄스 폭을 갖는 클럭 신호로 발생된다. 제1 리프레쉬 신호(RFHTD)의 펄스 폭은 제2 리프레쉬 신호(PRFH)의 펄스 폭보다 좁게 발생된다. 이 후, 칩 선택 신호(CSb)가 하이레벨로 비활성화된 후 C3 클럭에서, 스탠바이 리프레쉬 신호 발생부(400, 도 4)를 통하여 스탠바이 리프레쉬 신호(CS_RFHb)가 발생된다.
여기에서, 스탠바이 리프레쉬 신호(CS_RFHb)와 제1 리프레쉬 신호(RFHTD)의 하강에지에 응답하는 워드라인 펄스 발생부(500, 도 5)를 통하여 워드라인 구동 신호(PWL)가 발생되는 데, 칩 선택 신호(CSb)가 로우레벨의 활성화 상태일 때 발생되는 워드라인 구동 신호(PWL)의 펄스 폭(PW1)과 칩 선택 신호(CSb)가 하이레벨의 비활성화 상태일 때 발생되는 워드라인 구동 신호(PWL)의 펄스 폭(PW2)은 서로 다르다. 즉, 칩 선택 신호(CSb)가 하이레벨의 비활성화 상태일 때 발생되는 워드라인 구동 신호(PWL)의 펄스 폭(PW2)이 칩 선택 신호(CSb)가 로우레벨의 활성화 상태일 때 발생되는 워드라인 구동 신호(PWL)의 펄스 폭(PW1)보다 길다.
따라서, 본 발명의 리프레쉬 회로를 통해 발생되는 워드라인 구동 신호(PWL)에 응답하여 리프레쉬를 수행하면, 스탠바이 상태일 때 리프레쉬 시간이 길기 때문에 메모리 셀마다 충분한 리프레쉬가 일어난다. 그리고 스탠바이 상태일 때, 리프레쉬 동작을 수행하는 시간 간격을 늘릴 수 있기 때문에 전력 소모가 줄어든다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 리프레쉬 회로는 메모리 셀을 리프레쉬하는 워드라인 구동 신호을 발생하는 데, 반도체 메모리 장치가 스탠바이 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭이 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스 폭보다 길다. 따라서, 스탠바이 상태일 때의 리스토어 시간이 길기 때문에, 메모리 셀마다 충분한 리프레쉬가 일어난다. 그리고 스탠바이 상태일 때, 리프레쉬 동작을 수행하는 시간 간격을 늘릴 수 있기 때문에 전력 소모가 줄어든다.
도 1은 본 발명의 일실시예에 따른 리프레쉬 회로를 나타내는 도면이다.
도 2는 도 1의 셀프 리프레쉬 오실레이터를 나타내는 도면이다.
도 3은 도 1의 리프레쉬 펄스 발생부를 나타내는 도면이다.
도 4는 도 1의 스탠바이 리프레쉬 신호 발생부를 나타내는 도면이다.
도 5는 도 1의 워드라인 펄스 발생부를 나타내는 도면이다.
도 6은 도 1의 리프레쉬 회로의 동작 타이밍도를 나타내는 도면이다.

Claims (10)

  1. 반도체 메모리 장치의 리프레쉬 회로에 있어서:
    소정의 주기를 갖는 클럭 신호를 발생하는 셀프 리프레쉬 오실레이터;
    상기 클럭 신호를 수신하여 제1 및 제2 리프레쉬 신호를 발생하는 리프레쉬 펄스 발생부;
    상기 제2 리프레쉬 신호와 상기 반도체 메모리 장치의 액티브 상태와 스탠바이 상태를 나타내는 칩 선택 신호를 수신하여 스탠바이 리프레쉬 신호를 발생하는 스탠바이 리프레쉬 신호 발생부; 및
    상기 제1 리프레쉬 신호와 상기 스탠바이 리프레쉬 신호를 수신하여 워드라인 구동 신호를 발생하는 워드라인 펄스 발생부를 포함하되,
    상기 스탠바이 상태일 때 발생되는 상기 워드라인 구동 신호의 펄스폭은, 상기 액티브 상태일 때 발생되는 상기 워드라인 구동 신호의 펄스폭보다 긴 것을 특징으로 하는 리프레쉬 회로.
  2. 제1항에 있어서, 상기 셀프 리프레쉬 오실레이터는
    상기 클럭 신호의 발생을 위해, 홀수개의 인버터들을 포함하는 인버터 체인; 및
    상기 인버터 체인의 출력을 버퍼링하여 상기 클럭 신호로 발생하는 버퍼부를 구비하는 것을 특징으로 하는 리프레쉬 회로.
  3. 제2항에 있어서, 상기 인버터 체인은
    첫번째 상기 인버터와 마지막 상기 인버터 사이에 지연부를 더 구비하는 것을 특징으로 하는 리프레쉬 회로.
  4. 제2항에 있어서, 상기 인버터 체인은
    첫번째 상기 인버터의 출력과 전원 전압 사이에, 그리고 상기 첫번째 인버터의 출력과 접지 전압 사이에 차단부를 더 구비하는 것을 특징으로 하는 리프레쉬 회로.
  5. 제1항에 있어서, 상기 리프레쉬 펄스 발생부는
    상기 클럭 신호를 수신하여 소정시간 지연시키는 제1 지연 체인부;
    상기 제1 지연 체인부의 출력과 상기 클럭 신호를 입력하여 상기 제1 리프레쉬 신호를 발생하는 제1 노아 게이트;
    상기 제1 노아 게이트의 출력을 소정시간 지연시키는 제2 지연 체인부;
    상기 제1 노아 게이트의 출력과 상기 제2 지연부의 출력을 입력하는 제2 노아 게이트; 및
    상기 제2 노아 게이트의 출력을 입력하여 상기 제2 리프레쉬 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 리프레쉬 회로.
  6. 제5항에 있어서, 상기 제1 지연 체인부는
    홀수개의 인버터 체인으로 구성되는 것을 특징으로 하는 리프레쉬 회로.
  7. 제5항에 있어서, 상기 제2 지연 체인부는
    짝수개의 인버터 체인으로 구성되는 것을 특징으로 하는 리프레쉬 회로.
  8. 제1항에 있어서, 상기 스탠바이 리프레쉬 신호 발생부는
    상기 제2 리프레쉬 신호와 상기 스탠바이 리프레쉬 신호를 입력하는 낸드 게이트;
    상기 낸드 게이트의 출력을 입력하여 전송 신호를 발생하는 제1 인버터;
    상기 제1 인버터의 출력을 입력하여 반전 전송 신호를 발생하는 제2 인버터;
    예비 스탠바이 리프레쉬 신호를 입력하고 상기 전송 신호 및 상기 반전 전송 신호에 응답하는 제1 래치부; 및
    상기 제1 래치부의 출력을 입력하고 상기 전송 신호 및 상기 반전 전송 신호에 응답하여 상기 예비 스탠바이 리프레쉬 신호 및 상기 스탠바이 리프레쉬 신호를 발생하는 제2 래치부를 구비하는 것을 특징으로 하는 리프레쉬 회로.
  9. 제1항에 있어서, 상기 워드라인 펄스 발생부는
    상기 제1 리프레쉬 신호를 입력하여 소정 시간 지연시키는 제1 지연부;
    상기 제1 지연부의 출력을 입력하여 소정시간 지연시키는 제2 지연부;
    상기 스탠바이 리프레쉬 신호 및 반전 스탠바이 리프레쉬 신호에 응답하여 상기 제1 지연부 출력과 상기 제2 지연부 출력을 선택적으로 전달하는 전송부;
    상기 전송부의 출력을 래치하는 래치부;
    상기 래치부의 출력을 입력하는 제1 인버터;
    상기 제1 인버터의 출력과 상기 제1 리프레쉬 신호를 입력하는 노아 게이트; 및
    상기 노아 게이트의 출력을 입력하여 상기 워드라인 구동 신호를 발생하는 제2 인버터를 구비하는 것을 특징으로 하는 리프레쉬 회로.
  10. 반도체 메모리 장치의 리프레쉬 방법은
    홀수개의 인버터 체인과 지연부을 통해 소정의 주기를 갖는 클럭 신호가 발생되는 단계;
    칩 선택 신호에 응답하여 상기 반도체 메모리 장치가 액티브 상태에서 스탠바이 상태로 변하는 단계;
    상기 클럭 신호에 응답하여, 제1 펄스폭을 갖는 제1 리프레쉬 신호와 제2 펄스폭을 갖는 제2 리프레쉬 신호를 발생하는 단계;
    상기 제2 리프레쉬 신호와 상기 스탠바이 상태로의 변화를 지시하는 상기 칩 선택 신호에 응답하여 스탠바이 리프레쉬 신호를 발생하는 단계; 및
    상기 제1 리프레쉬 신호 및 상기 스탠바이 리프레쉬 신호에 응답하여 워드라인 구동 신호를 발생하는 단계를 구비하고,
    상기 스탠바이 상태일 때 발생되는 상기 워드라인 구동 신호의 펄스폭은 상기 액티브 상태일 때 발생되는 워드라인 구동 신호의 펄스폭보다 긴 것을 특징으로 하는 리프레쉬 방법.
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