JP4167106B2 - 半導体メモリ装置の動作モードにより可変なリストア時間を有するリフレッシュ回路及びそのリフレッシュ方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特に半導体メモリ装置の動作モードにより可変なリストア時間を有するリフレッシュ回路及びそのリフレッシュ方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭのような半導体メモリ装置は１つのトランジスタと１つのキャパシタで構成されるメモリセルを含む。ＤＲＡＭでのデータはメモリセルのキャパシタに貯蔵されるが、数ｍｓ程度の一時的な貯蔵のみが可能である。こうしたＤＲＡＭは特別な外部回路とカウンタにより周期的にリフレッシュさせる必要がある。一般的に、リフレッシュ動作はシステム内のＣＰＵが要求した動作の実行を妨害しないようにするために、メモリアクセス動作の間に遂行される。外部リフレッシュ回路はリフレッシュ時間内にＤＲＡＭの各ワードラインを一回ずつ駆動しなければならず、カウンタはワードラインのアドレスを順次に増減させてワードラインを駆動する。リフレッシュサイクル間にはプロセッサがＤＲＡＭを使用することができないため、メモリコントローラがＣＰＵのメモリ使用要求（request）とリフレッシュ回路の要求とを調整する。
【０００３】
一方、こうしたリフレッシュ動作はＤＲＡＭのチップ選択信号ＣＳＢが活性化されたアクティブ状態である時とチップ選択信号ＣＳＢが非活性化されたスタンバイ状態である時に行われる。そして、メモリセルデータのリフレッシュのためのデータリストア時間はアクティブ状態である時とスタンバイ状態である時では同一である。よって、ＤＲＡＭがスタンバイ状態である時にデータリストア時間を長くしリフレッシュ時間を長くしておくとメモリセルデータが十分にリフレッシュされるマージンを確保することができる。そして、ＤＲＡＭのスタンバイ状態を十分に活用することができる。
【０００４】
従って、ＤＲＡＭがアクティブ状態である時とスタンバイ状態である時で相異なるリストア時間を有するリフレッシュ回路が要求される。
【０００５】
【発明が解決しようとする課題】
本発明の目的は半導体メモリ装置がスタンバイ状態である時にリフレッシュ時間を延ばすことができるリフレッシュ回路を提供することである。
【０００６】
本発明の他の目的は半導体メモリ装置のリフレッシュ方法を提供することである。
【０００７】
【課題を解決するための手段】
前述した目的を達成するために、本発明のリフレッシュ回路はセルフリフレッシュオシレータと、リフレッシュパルス発生部と、スタンバイリフレッシュ信号発生部と、ワードラインパルス発生部とを含む。セルフリフレッシュオシレータは所定の周期を有するクロック信号を発生し、リフレッシュ信号発生部はクロック信号を受信して第１及び第２リフレッシュ信号を発生する。スタンバイリフレッシュ信号発生部は第２リフレッシュ信号と半導体メモリ装置のアクティブ状態及びスタンバイ状態を示すチップ選択信号とを受信してスタンバイリフレッシュ信号を発生し、ワードラインパルス発生部は第１リフレッシュ信号とスタンバイリフレッシュ信号とを受信してワードライン駆動信号を発生する。ここで、スタンバイ状態である時に発生されるワードライン駆動信号のパルス幅はアクティブ状態である時に発生されるワードライン駆動信号のパルス幅よりも長い。
【０００８】
具体的には、セルフリフレッシュオシレータはクロック信号の発生のための奇数個のインバータを含むインバータチェーンと、インバータチェーンの出力をバッファリングしてクロック信号を発生するバッファ部と、インバータチェーンの一番目のインバータと最後のインバータとの間に遅延部とを含む。そして、インバータチェーンは一番目のインバータの出力と電源電圧との間、及び一番目のインバータの出力と接地電圧との間に遮断部を付加的に含む。リフレッシュパルス発生部はクロック信号を受信して所定時間遅延させる奇数個のインバータチェーンを有する第１遅延チェーン部と、第１遅延チェーン部の出力とクロック信号とを入力して第１リフレッシュ信号を発生する第１ＮＯＲゲートと、第１ＮＯＲゲートの出力を所定時間遅延させる偶数個のインバータチェーンを有する第２遅延チェーン部と、第１ＮＯＲゲートの出力と第２遅延部の出力とを入力する第２ＮＯＲゲートと、第２ＮＯＲゲートの出力を入力して第２リフレッシュ信号を発生するインバータとを含む。
【０００９】
スタンバイリフレッシュ信号発生部は第２リフレッシュ信号とスタンバイリフレッシュ信号とを入力するＮＡＮＤゲートと、ＮＡＮＤゲートの出力を入力して伝送信号を発生する第１インバータと、第１インバータの出力を入力して反転伝送信号を発生する第２インバータと、予備スタンバイリフレッシュ信号を入力し、伝送信号及び反転伝送信号に応答する第１ラッチ部と、第１ラッチ部の出力を入力し、伝送信号及び反転伝送信号に応答して予備スタンバイリフレッシュ信号及びスタンバイリフレッシュ信号を発生する第２ラッチ部とを含む。
【００１０】
ワードラインパルス発生部は第１リフレッシュ信号を入力して所定時間遅延させる第１遅延部と、第１遅延部の出力を入力して所定時間遅延させる第２遅延部と、スタンバイリフレッシュ信号及び反転スタンバイリフレッシュ信号に応答して第１遅延部出力と第２遅延部出力とを選択的に伝達する伝送部と、伝送部の出力をラッチするラッチ部と、ラッチ部の出力を入力する第１インバータと、第１インバータの出力と第１リフレッシュ信号とを入力するＮＯＲゲートと、ＮＯＲゲートの出力を入力してワードライン駆動信号を発生する第２インバータとを含む。
【００１１】
前述した目的を達成するために、本発明のリフレッシュ方法は奇数個のインバータチェーンと遅延部とを通じて所定の周期を有するクロック信号を発生させる段階と、チップイネーブル信号に応答して半導体メモリ装置をアクティブ状態からスタンバイ状態に変化させる段階と、クロック信号に応答して、第１パルス幅を有する第１リフレッシュ信号と第２パルス幅を有する第２リフレッシュ信号とを発生させる段階と、第２リフレッシュ信号とスタンバイ状態への変化を示すチップ選択信号とに応答してスタンバイリフレッシュ信号を発生させる段階と、第１リフレッシュ信号及びスタンバイリフレッシュ信号に応答してワードライン駆動信号を発生させる段階とを含み、スタンバイ状態である時に発生されるワードライン駆動信号のパルス幅は、アクティブ状態である時に発生されるワードライン駆動信号のパルス幅よりも長い。
【００１２】
従って、本発明のリフレッシュ回路はスタンバイ状態である時のリフレッシュ時間がアクティブ状態である時のリフレッシュ時間よりも長いので、メモリセル毎に十分なリフレッシュが実現され、リフレッシュ動作に必要な単位時間当たり電力消費が減少する。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態に係る半導体メモリ装置に含まれるリフレッシュ回路とそのリフレッシュ方法に関して記述する。
【００１４】
図１は本発明の好適な一実施形態によるリフレッシュ回路を示す図である。図１で、リフレッシュ回路１００はセルフリフレッシュオシレータ２００、リフレッシュパルス発生部３００、スタンバイリフレッシュ信号発生部４００、及びワードラインパルス発生部５００を含む。セルフリフレッシュオシレータ２００は所定の周期を有するクロック信号ＰＯＳＣを発生する。リフレッシュパルス発生部３００はクロック信号ＰＯＳＣを受信して第１リフレッシュ信号ＲＦＨＴＤと第２リフレッシュ信号ＰＲＦＨとを発生する。スタンバイリフレッシュ信号発生部４００は第２リフレッシュ信号ＰＲＦＨとチップ選択信号ＣＳｂとを受信してスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）を発生する。ワードラインパルス発生部５００は第１リフレッシュ信号ＲＦＨＴＤとスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）を発生する。ワードラインパルス発生部５００は第１リフレッシュ信号ＲＦＨＴＤとスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）とを受信してワードライン駆動信号ＰＷＬを発生する。
【００１５】
図２は図１のセルフリフレッシュオシレータ２００を示す図面である。図２で、セルフリフレッシュオシレータ２００はインバータチェーン２１０とバッファ部２２０とを含む。インバータチェーン２１０は奇数個のインバータを含むが、例えば、第１インバータ２２０、第２インバータ２４０、及び第３インバータ２５０を含む。そしてインバータチェーン２１０は第１インバータ２２０と第３インバータ２５０との間に遅延部２７０を付加的に含む。
【００１６】
第１インバータ２２０はそのゲートが遅延部２７０と連結され、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間にソースとドレーンが直列連結される第１乃至第４トランジスタ２１１、２１２、２１３、２１４から構成される。第２トランジスタ２１２と第３トランジスタ２１３のドレーンは第１インバータ２２０の出力になる。第１インバータ２２０の出力に応答する遮断部２３０は接地電圧ＧＮＤと第１インバータ２２０内の第１トランジスタ２１１のドレーンとの間に連結される第１トランジスタ２３１と、電源電圧Ｖｄｄと第４トランジスタ２１４のドレーンとの間に連結される第２トランジスタ２３２と、を含む。
【００１７】
遮断部２３０は第１インバータ２２０の出力がローレベルであれば第１トランジスタ２３１がターンオンされて第１インバータ２２０内の第１トランジスタ２１１のドレーンはローレベルになる。この際、第１インバータ２２０の入力はハイレベルである。第１インバータ２２０の入力がハイレベルなので第１インバータ２２０内の第２トランジスタ２１２がターンオフされるが、遮断部２３０の第１トランジスタ２３１により電源電圧Ｖｄｄの供給が遮断されるので、第１インバータ２２０は安定してローレベルを保持する。一方、第１インバータ２２０の出力がハイレベルであれば第２トランジスタ２３２がターンオンされて第１インバータ２２０内の第４トランジスタ２１４のドレーンはハイレベルになる。この際、第１インバータ２２０の入力はローレベルである。第１インバータ２２０の入力がローレベルなので第１インバータ２２０内の第４トランジスタ２１４がターンオフされるが、遮断部２３０の第２トランジスタ２３２により接地電圧ＧＮＤへの連結が遮断されるので、第１インバータ２２０は安定してハイレベルを保持する。
【００１８】
遅延部２７０は第３インバータ２５０の出力に連結されるキャパシタ２７２と、キャパシタ２７２と第１インバータ２２０の入力との間に連結される抵抗２７４とを含む。遅延部２７０はインバータチェーンの出力を所定時間遅延させる。バッファ部２６０はインバータチェーン２１０の出力をバッファリングする第１インバータ２６２と第２インバータ２６４とを含んでクロック信号ＰＯＳＣを発生する。
【００１９】
図３は図１のリフレッシュパルス発生部を示す図面である。図３で、リフレッシュパルス発生部３００は第１遅延チェーン部３１０、第１ＮＯＲゲート３２０、第２遅延チェーン部３３０、第２ＮＯＲゲート３４０、そしてインバータ３５０を含む。第１遅延チェーン部３１０は奇数個のインバータチェーンで構成され、クロック信号ＰＯＳＣを受信して所定時間遅延させる。第１ＮＯＲゲート３２０は第１遅延チェーン部３１０の出力とクロック信号ＰＯＳＣとを入力して第１リフレッシュ信号ＲＦＨＴＤを発生する。第２遅延チェーン部３３０は偶数個のインバータチェーンから構成され、第１ＮＯＲゲート３２０の出力を所定時間遅延させる。第２ＮＯＲゲート３４０は第１ＮＯＲゲート３２０の出力と第２遅延部３３０の出力とを入力する。インバータ３５０は第２ＮＯＲゲート３４０の出力を入力して第２リフレッシュ信号ＰＲＦＨを発生する。第１リフレッシュ信号ＲＦＨＴＤはワードライン駆動信号発生部５００（図５）に提供され、第２リフレッシュ信号ＰＲＦＨはスタンバイリフレッシュ信号発生部４００（図４）に提供される。
【００２０】
図４は図１のスタンバイリフレッシュ信号発生部を示す図面である。図４で、スタンバイリフレッシュ信号発生部４００は、ＮＡＮＤゲート４０２、第１インバータ４０４、第２インバータ４０６、第１ラッチ部４１０、そして第２ラッチ部４２０を含む。ＮＡＮＤゲート４０２は第２リフレッシュ信号ＰＲＦＨとスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）とを入力し、第１インバータ４０４はＮＡＮＤゲート４０２の出力を入力して伝送信号ＴＳを発生する。第２インバータ４０６は第１インバータ４０４の出力ＴＳを入力して反転伝送信号／ＴＳを発生する。第１ラッチ部４１０は予備スタンバイリフレッシュ信号ＲＦＨｂを入力し、伝送信号ＴＳ及び反転伝送信号／ＴＳに応答してその出力を第２ラッチ部４２０に提供する。第２ラッチ部４２０は第１ラッチ部４１０の出力を入力し、伝送信号ＴＳ及び反転伝送信号／ＴＳに応答して予備スタンバイリフレッシュ信号ＲＦＨｂ及びスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）を発生する。
【００２１】
図５は図１のワードラインパルス発生部を示す図面である。ワードラインパルス発生部５００は第１遅延部５１０、第２遅延部５２０、第１インバータ５３０、伝送部５４０、ラッチ部５５０、第２インバータ５６０、ＮＯＲゲート５７０そして第３インバータ５８０を含む。第１遅延部５１０は第１リフレッシュ信号ＲＦＨＴＤを入力して所定時間遅延させ、第２遅延部５２０は第１遅延部５１０の出力を入力して所定時間遅延させる。第１インバータ５３０はスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）を入力して反転スタンバイリフレッシュ信号（／ＣＳ＿ＲＦＨｂ）を出力する。伝送部５４０はスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）及び反転スタンバイリフレッシュ信号（／ＣＳ＿ＲＦＨｂ）に応答して第１遅延部５１０の出力Ｄ１と第２遅延部５２０の出力Ｄ２とを選択的に伝達する。ラッチ部５５０は伝送部５４０の出力をラッチし、第２インバータ５６０はラッチ部５５０の出力を入力する。ＮＯＲゲート５７０は第１インバータ５６０の出力と第１リフレッシュ信号ＲＦＨＴＤとを入力し、第３インバータ５８０はＮＯＲゲート５７０の出力を入力してワードライン駆動信号ＰＷＬを発生する。
【００２２】
上述のセルフリフレッシュオシレータ２００（図２）、リフレッシュパルス発生部３００（図３）、スタンバイリフレッシュ信号発生部４００（図４）、そしてワードラインパルス発生部５００（図５）を含むリフレッシュ回路１００の動作は図６に示されている。
【００２３】
図６で、セルフリフレッシュオシレータ２００（図２）を通じて所定の周期を有するクロック信号ＰＯＳＣが発生される。チップ選択信号ＣＳｂはローレベルの活性化状態（アクティブ状態）の後にハイレベルの非活性化状態（スタンバイ状態）になる。リフレッシュパルス発生部３００（図３）を通じて発生される第１リフレッシュ信号ＲＦＨＴＤ及び第２リフレッシュ信号ＰＲＦＨはクロック信号ＰＯＳＣの立下りエッジ毎に応答して所定のパルス幅を有するクロック信号として発生される。第１リフレッシュ信号ＲＦＨＴＤのパルス幅は第２リフレッシュ信号ＰＲＦＨのパルス幅より狭く発生する。その後、チップ選択信号ＣＳｂがハイレベルで非活性化された後に、Ｃ３のクロックで、スタンバイリフレッシュ信号発生部４００（図４）を通じてスタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）が発生される。
【００２４】
ここで、スタンバイリフレッシュ信号（ＣＳ＿ＲＦＨｂ）と第１リフレッシュ信号ＲＦＨＴＤの立下りエッジに応答するワードラインパルス発生部５００（図５）を通じてワードライン駆動信号ＰＷＬが発生されるが、チップ選択信号ＣＳｂがローレベルの活性化状態である時に発生されるワードライン駆動信号ＰＷＬのパルス幅ＰＷ１とチップ選択信号ＣＳｂがハイレベルの非活性化状態である時に発生されるワードライン駆動信号ＰＷＬのパルス幅ＰＷ２は相異なる。即ち、チップ選択信号ＣＳｂがハイレベルの非活性化状態である時に発生されるワードライン駆動信号ＰＷＬのパルス幅ＰＷ２が、チップ選択信号ＣＳｂがローレベルの活性化状態である時に発生されるワードライン駆動信号ＰＷＬのパルス幅ＰＷ１よりも長い。
【００２５】
従って、本発明の好適な実施の形態に係るリフレッシュ回路を通じて発生されるワードライン駆動信号ＰＷＬに応答してリフレッシュを遂行すると、スタンバイ状態である時には、リフレッシュ時間が長いので、メモリセル毎に十分なリフレッシュが得られる。そしてスタンバイ状態である時には、リフレッシュ動作を遂行する時間間隔を延ばすことができるので電力消費が減少する。
【００２６】
以上で、本発明の好適な実施形態を挙げて記述したが、これらは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限したり限定したりするものではない。したがって、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が当然に可能である。
【００２７】
【発明の効果】
前述したように、本発明のリフレッシュ回路はメモリセルをリフレッシュするワードライン駆動信号を発生するが、半導体メモリ装置がスタンバイ状態である時に発生されるワードライン駆動信号のパルス幅が、アクティブ状態である時に発生されるワードライン駆動信号のパルス幅よりも長い。従って、スタンバイ状態である時には、リフレッシュ時間が長いので、メモリセル毎に十分なリフレッシュが実現される。そしてスタンバイ状態である時には、リフレッシュ動作を遂行する時間間隔を延ばすことができるので電力消費が減少する。
【図面の簡単な説明】
【図１】本発明の好適な一実施形態によるリフレッシュ回路を示す図面である。
【図２】図１のセルフリフレッシュオシレータを示す図面である。
【図３】図１のリフレッシュパルス発生部を示す図面である。
【図４】図１のワードラインパルス発生部を示す図面である。
【図５】図１のスタンバイリフレッシュ信号発生部を示す図面である。
【図６】図１のリフレッシュ回路の動作タイミング図を示す図面である。
【符号の説明】
１００ リフレッシュ回路
２００ セルフリフレッシュオシレータ
３００ リフレッシュパルス発生部
４００ スタンバイリフレッシュ信号発生部
５００ ワードラインパルス発生部

Claims (16)

1. 所定の周期を有するクロック信号を発生するセルフリフレッシュオシレータと、
   前記クロック信号を受信して第１及び第２リフレッシュ信号を発生するリフレッシュパルス発生部と、
   前記第２リフレッシュ信号と半導体メモリ装置のアクティブ状態及びスタンバイ状態を示すチップ選択信号とを受信してスタンバイリフレッシュ信号を発生するスタンバイリフレッシュ信号発生部と、
   前記第１リフレッシュ信号と前記スタンバイリフレッシュ信号とを受信してワードライン駆動信号を発生するワードラインパルス発生部と、
   を備え、前記スタンバイ状態である時に発生される前記ワードライン駆動信号のパルス幅は、前記アクティブ状態である時に発生される前記ワードライン駆動信号のパルス幅よりも長いことを特徴とするリフレッシュ回路。
2. 前記セルフリフレッシュオシレータは、
   前記クロック信号の発生のための奇数個のインバータを含むインバータチェーンと、
   前記インバータチェーンの出力をバッファリングして前記クロック信号を発生するバッファ部と、
   を備えることを特徴とする請求項１に記載のリフレッシュ回路。
3. 前記インバータチェーンは、一番目の前記インバータと最後の前記インバータとの間に遅延部を付加的に備えることを特徴とする請求項２に記載のリフレッシュ回路。
4. 前記インバータチェーンは、一番目の前記インバータの出力と電源電圧との間、及び前記一番目のインバータの出力と接地電圧との間に遮断部を付加的に備えることを特徴とする請求項２に記載のリフレッシュ回路。
5. 前記リフレッシュパルス発生部は、
   前記クロック信号を受信して所定時間遅延させる第１遅延チェーン部と、
   前記第１遅延チェーン部の出力と前記クロック信号とを入力して前記第１リフレッシュ信号を発生する第１ＮＯＲゲートと、
   前記第１ＮＯＲゲートの出力を所定時間遅延させる第２遅延チェーン部と、
   前記第１ＮＯＲゲートの出力と前記第２遅延部の出力とを入力する第２ＮＯＲゲートと、
   前記第２ＮＯＲゲートの出力を入力して前記第２リフレッシュ信号を発生するインバータと、
   を備えることを特徴とする請求項１に記載のリフレッシュ回路。
6. 前記第１遅延チェーン部は、奇数個のインバータチェーンから構成されることを特徴とする請求項５に記載のリフレッシュ回路。
7. 前記第２遅延チェーン部は、偶数個のインバータチェーンから構成されることを特徴とする請求項５に記載のリフレッシュ回路。
8. 前記スタンバイリフレッシュ信号発生部は、
   前記第２リフレッシュ信号と前記スタンバイリフレッシュ信号とを入力するＮＡＮＤゲートと、
   前記ＮＡＮＤゲートの出力を入力して伝送信号を発生する第１インバータと、前記第１インバータの出力を入力して反転伝送信号を発生する第２インバータと、
   予備スタンバイリフレッシュ信号を入力し、前記伝送信号及び前記反転伝送信号に応答する第１ラッチ部と、
   前記第１ラッチ部の出力を入力し、前記伝送信号及び前記反転伝送信号に応答して前記予備スタンバイリフレッシュ信号及び前記スタンバイリフレッシュ信号を発生する第２ラッチ部と、
   を備えることを特徴とする請求項１に記載のリフレッシュ回路。
9. 前記ワードラインパルス発生部は、
   前記第１リフレッシュ信号を入力して所定時間遅延させる第１遅延部と、
   前記第１遅延部の出力を入力して所定時間遅延させる第２遅延部と、
   前記スタンバイリフレッシュ信号及び反転スタンバイリフレッシュ信号に応答して前記第１遅延部出力と前記第２遅延部出力とを選択的に伝達する伝送部と、
   前記伝送部の出力をラッチするラッチ部と、
   前記ラッチ部の出力を入力する第１インバータと、
   前記第１インバータの出力と前記第１リフレッシュ信号とを入力するＮＯＲゲートと、
   前記ＮＯＲゲートの出力を入力して前記ワードライン駆動信号を発生する第２インバータと、
   を備えることを特徴とする請求項１に記載のリフレッシュ回路。
10. 半導体メモリ装置のリフレッシュ方法であって、
    奇数個のインバータチェーンと遅延部とを通じて所定の周期を有するクロック信号を発生させる段階と、
    チップイネーブル信号に応答して前記半導体メモリ装置をアクティブ状態からスタンバイ状態に変化させる段階と、
    前記クロック信号に応答して、第１パルス幅を有する第１リフレッシュ信号と第２パルス幅を有する第２リフレッシュ信号とを発生させる段階と、
    前記第２リフレッシュ信号と前記スタンバイ状態への変化を示す前記チップ選択信号とに応答してスタンバイリフレッシュ信号を発生させる段階と、
    前記第１リフレッシュ信号及び前記スタンバイリフレッシュ信号に応答してワードライン駆動信号を発生させる段階と、
    を含み、
    前記スタンバイ状態である時に発生される前記ワードライン駆動信号のパルス幅は、前記アクティブ状態である時に発生されるワードライン駆動信号のパルス幅よりも長いことを特徴とするリフレッシュ方法。
11. チップ選択信号に応答してアクティブ状態からスタンバイ状態に動作モードを変化させる段階と、
    クロック信号に応答して各々第１及び第２パルス幅を有する第１及び第２リフレッシュ信号を発生させる段階と、
    前記第２リフレッシュ信号及び前記チップ選択信号に応答してスタンバイリフレッシュ信号を発生させる段階と、
    前記第１リフレッシュ信号及び前記スタンバイリフレッシュ信号に応答してワードラインドライビング信号を発生させる段階と、
    を含み、
    前記スタンバイ状態から発生されたワードラインドライビング信号のパルス幅は、前記アクティブ状態から発生されたワードラインドライビング信号のパルス幅よりも長いことを特徴とする半導体メモリ装置のリフレッシュ方法。
12. 奇数個のインバータと遅延手段とにより所定の周期を有する前記クロック信号を発生する段階を付加的に含むことを特徴とする請求項１１に記載の半導体メモリ装置のリフレッシュ方法。
13. 前記第１パルス幅は、前記第２パルス幅よりも狭いことを特徴とする請求項１１に記載の半導体メモリ装置のリフレッシュ方法。
14. 前記スタンバイリフレッシュ信号は、リフレッシュパルス発生部により発生され、
    前記リフレッシュパルス発生部は、
    前記クロック信号を受信して所定時間遅延させる第１遅延チェーン部と、
    前記第１遅延チェーン部の出力と前記クロック信号とを入力して前記第１リフレッシュ信号を発生する第１ＮＯＲゲートと、
    前記第１ＮＯＲゲートの出力を所定時間遅延させる第２遅延チェーン部と、
    前記第１ＮＯＲゲートの出力と前記第２遅延部の出力とを入力する第２ＮＯＲゲートと、
    前記第２ＮＯＲゲートの出力を入力して前記第２リフレッシュ信号を発生するインバータと、
    を備えることを特徴とする請求項１１に記載の半導体メモリ装置のリフレッシュ方法。
15. 前記スタンバイリフレッシュ信号は、スタンバイリフレッシュ信号発生部により発生され、
    前記スタンバイリフレッシュ信号発生部は、
    前記第２リフレッシュ信号と前記スタンバイリフレッシュ信号とを入力するＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力を入力して伝送信号を発生する第１インバータと、前記第１インバータの出力を入力して反転伝送信号を発生する第２インバータと、
    予備スタンバイリフレッシュ信号を入力し、前記伝送信号及び前記反転伝送信号に応答する第１ラッチ部と、
    前記第１ラッチ部の出力を入力し、前記伝送信号及び前記反転伝送信号に応答して前記予備スタンバイリフレッシュ信号及び前記スタンバイリフレッシュ信号を発生する第２ラッチ部と、
    を備えることを特徴とする請求項１１に記載の半導体メモリ装置のリフレッシュ方法。
16. 前記ワードラインパルス信号は、ワードラインパルス信号発生部により発生され、
    前記ワードラインパルス信号発生部は、
    前記第１リフレッシュ信号を入力して所定時間遅延させる第１遅延部と、
    前記第１遅延部の出力を入力して所定時間遅延させる第２遅延部と、
    前記スタンバイリフレッシュ信号及び反転スタンバイリフレッシュ信号に応答して前記第１遅延部出力と前記第２遅延部出力とを選択的に伝達する伝送部と、
    前記伝送部の出力をラッチするラッチ部と、
    前記ラッチ部の出力を入力する第１インバータと、
    前記第１インバータの出力と前記第１リフレッシュ信号とを入力するＮＯＲゲートと、
    前記ＮＯＲゲートの出力を入力して前記ワードライン駆動信号を発生する第２インバータと、
    を備えることを特徴とする請求項１１に記載の半導体メモリ装置のリフレッシュ方法。

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