KR20040101329A

KR20040101329A - 의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와방법

Info

Publication number: KR20040101329A
Application number: KR10-2004-7014819A
Authority: KR
Inventors: 시몬 제이. 로벳; 클리프 짓로; 브라이언 엠. 셜리; 로저 디. 노우드; 존 에프. 쉬렉
Original assignee: 마이크론 테크놀로지 인코포레이티드
Priority date: 2002-03-19
Filing date: 2003-03-19
Publication date: 2004-12-02
Also published as: US20030179612A1; US20040141397A1; EP1490875A4; JP2005527926A; CN1643610A; US6690606B2; WO2003081596A1; US7106637B2; EP1490875A1; AU2003214238A1

Abstract

비동기 인터페이스 회로(100)와 메모리 어드레스 신호들의 무제한의 임의로 스케쥴링된 어드레스 전이를 스케쥴링된 어드레스 이벤트들로 전환을 위한 방법은 메모리 액세스 이벤트들(memory access events)의 시퀀스의 개시로부터 기초될 수 있다. 상기 어드레스 인터페이스 회로는 어드레스 전이 검출 펄스를 기반으로 한 지연 시퀀스(106)를 시작한다. 결과적으로 새로운 어드레스 전이 검출 펄스는 상기 지연 시퀀스의 완료보다 먼저 수신되고, 상기 지연 시퀀스(106)는 리셋(reset)되고 새로운 어드레스 전이 검출 펄스에서 재시작된다. 상기 메모리 액세스 이벤트들의 시퀀스는 상기 지연 시퀀스의 완료에 대응하여 시작된다.

Description

의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와 방법{Asynchronous interface circuit and method for a pseudo-static memory device}

의사-정적 메모리(pseudo-static memory)라 불리는 메모리 장치들의 부류는 일반적으로 정적 기억 장치(SRAM)와 기능상으로 동등하나, 상기 장치가 내부 리프레시 회로 소자(refresh circuitry)를 포함해서 리프레시 오퍼레이션들(refresh operations)이 필요하지 않는 것처럼 사용되는 기억 장치들이다. 일반적으로, 이들 메모리 장치들은 종래의 SRAM을 작동하는 것과 같은 방법으로 작동될 수 있으나, 종래의 동적 기억 장치(DRAM)셀들(cells)을 기반으로 한 메모리 코어(memory core)를 가지고 있다. 본 기술 분야에서 잘 알려져 있는 것처럼, 두 가지 형태의 메모리 셀들(memory cells)의 주요한 차이는 DRAM 메모리 셀들은 저장된 데이터를 유지하기 위해서 주기적으로 리프레시될 필요가 있는 반면, SRAM 메모리 셀들은 그렇지 않다는 것이다.

메모리 장치에서 종래의 SRAM 메모리 코어(memory core)에 비하여 종래의 DRAM 메모리 코어를 사용하는 이점들이 있다. 예를 들면, DRAM 기억 장치 배열(memory array)에 대한 기억 장치 밀도(memory density)는 SRAM 기억 장치 배열에 대한 것보다 훨씬 크게 될 수 있다. DRAM 메모리 셀의 경우에서, 1비트의 데이터를 저장하기 위해 단 한 개의 전송 게이트(transfer gate)와, 일반적으로 캐패시터(capacitor)인 저장 장치(storage device)가 필요하다. 결과적으로, 각 DRAM 메모리 셀은 메모리 셀 당 6개씩의 트랜지스터를 가진 종래의 SRAM 메모리 셀보다 상당히 작다. 상기 DRAM 메모리 셀의 단순한 구조와 더 작은 사이즈는 제조 방법을 덜 복잡하게 바꾸었고, 결과적으로, 상기 SRAM 메모리 셀과 비교했을 때 제조 비용이 더 낮아졌다.

DRAM 메모리 코어에 의해 주어진 전술한 이점에도 불구하고, 종래의 DRAM 기억 장치 배열의 설계와 작동에 관해 그것의 응용을 바람직하지 않게 만드는 문제점들이 있다. 예를 들면, 앞서 언급한 것처럼 DRAM 메모리 셀들은 주기적으로 리프레시될 필요가 있는데 그렇지 않으면 캐패시터들에 의해 저장된 데이터를 잃게 될 것이다. 그 결과, 리프레시 오퍼레이션을 유지하기 위해 부가적인 회로 소자들이 메모리 장치에 포함되어 있어야 한다. 또한 일반적으로 DRAM 메모리 코어들에 대한 액세스 시간이 SRAM 메모리 코어들에 대한 액세스 시간보다 더 큰 것이 사실이다.

또한, 종래의 DRAM 메모리 코어에 대한 메모리 액세스 동작(memory access operation)은 한 번 상기 오퍼레이션이 시작되면, 상기 전체 액세스 주기가 완료되어야 하며 그렇지 않으면 상기 데이터를 잃게 될 것이다. DRAM 액세스 주기는 활성화된 배열에서 메모리 셀들의 한 행에서 시작하고, 활성화된 행에 대한 상기 메모리 셀들의 각각의 충전 상태는 판독되고 증폭된다. 상기 활성화된 행의 특정 메모리 셀을 포함하는 열은 입력/출력 라인에 결합한 상기 열에 의해 선택된다. 이 때, 데이터는 특정한 메모리 셀로부터 읽어들이거나 특정한 메모리 셀에 쓰여질 수 있다. 읽기 또는 쓰기 오퍼레이션 후에, 메모리 셀의 상기 열이 비활성화되고 메모리 셀들의 각각의 캐패시터들에 충전 상태가 기억된다. 일반적으로 알려진 것처럼, 메모리 셀들의 상기 충전 상태 판독의 과정은 파괴적이고, 만약 상기 액세스 주기가 전류가 증폭된 충전 상태와 비활성화된 행을 가진 채 완료되지 않으면, 활성화된 행의 메모리 셀들에 저장된 상기 데이터는 모두 잃게 될 것이다. 반대로, 종래의 비동기의 SRAM 메모리 장치에 대해서, 상기 SRAM 감지 오퍼레이션은 비파괴적이고 종래의 DRAM 메모리 장치와 같은 형태의 액세스 주기를 가지지 않는다. 결과적으로, 임의의 메모리 어드레스들은 시간 제한 없이 상기 SRAM 메모리 장치에 요구될 수 있고, 데이터는 특정 시간 이후에 돌아오게 될 것이 항상 예상된다. 이 시간은 일반적으로 상기 어드레스 액세스 시간 t_AA으로 나타내어진다.

그러므로, SRAM 장치의 비동기의 특성을 수용할 수 있고 종래의 DRAM 메모리 코어를 사용하는 비동기 유도-정적 메모리 장치를 제공하기 위하여 이들 기능들을 종래의 DRAM 메모리 액세스 동작의 스케쥴링된 이벤트들로 전달하는 회로를 가지는 것이 바람직하다.

본 발명은 일반적으로 반도체 메모리 장치들의 분야, 특히 의사-정적 메모리 장치를 위한 인터페이스 회로와 방법에 관한 것이다.

도 1은 본 발명의 실시예에 따른 비동기 인터페이스 회로의 기능적인 블록도.

도 2는 본 발명의 실시예에 따른 지연 회로의 기능적인 블록도.

도 3은 본 발명의 실시예에 따른 지연 스테이지(stage)의 개략도.

도 4는 본 발명의 실시예에 따른 펄스 회로의 개략도.

도 5는 본 발명의 실시예에 따라 비동기 인터페이스 회로를 포함하는 메모리장치의 한 부분의 기능적인 블록도.

도 6은 도 5의 메모리 장치들을 포함하는 컴퓨터 시스템의 기능적인 블록도.

본 발명은 메모리 어드레스 신호들의 제한이 없이 임의로 스케쥴링된 어드레스 전이(randomly scheduled address transition)들을 메모리 액세스 이벤트들의 시퀀스(sequence)의 시작이 기초할 수 있는 스케쥴링된 어드레스 이벤트로 전환을 하기 위한 장치와 방법에 대해 기술하였다. 어드레스 인터페이스 회로는 메모리 어드레스를 수신하고 각각의 새로운 메모리 어드레스 수신에 응하여 검출 펄스를 생성하는 어드레스 검출 회로를 포함한다. 어드레스 인터페이스 회로 안에 더 포함된 것은 상기 어드레스 검출 회로에 연결된 펄스 회로이다. 상기 어드레스 검출 회로로부터 상기 검출 펄스를 수신한 것으로부터 시간 지연이 경과한 후에 상기 펄스 회로는 메모리 액세스 동작을 시작하는 시작 펄스를 생성한다. 그러나, 또 다른 검출 펄스가 상기 시간 지연 경과 전에 상기 펄스 회로에 의해 수신되는 경우, 시간 지연은 상기 새로운 검출 펄스에 의해서 리셋(reset)되고, 상기 펄스 회로는 그 후 상기 새로운 검출 펄스의 수신으로부터 시간 지연 경과 후에 시작 펄스를 생성할 것이다. 상기 펄스 회로에 의해 생성된 상기 시작 펄스는 기억 장치 배열에 액세스하기 위해 일련의 배열 이벤트들을 시작할 때 사용될 수 있다.

본 발명의 실시예들은 SRAM 장치에 적용된 것과 같이 임의로 스케쥴링된 어드레스 전이들을 규칙적인 형식으로 종래의 DRAM 메모리 코어에 나타내어질 수 있는 스케쥴링된 어드레스 이벤트들로 변경하는 비동기 인터페이스 회로에 대해 기술한다. 약간의 상세한 설명들은 본 발명의 충분한 이해를 주기 위해 아래에 설명되었다. 그러나, 당업자에게 본 발명은 이들 특별한 설명없이 실시될 수 있을 것이다. 다른 경우에서 잘 알려진 회로들, 제어 신호들 그리고 시간 프로토콜들은 상기 발명을 불필요하게 애매하게 하는 것을 피하기 위해 상술하지 않았다.

도 1에 도시된 것은 본 발명의 실시예에 따른 비동기 인터페이스 회로(100)이다. 상기 비동기 인터페이스 회로(100)는, 한 비트의 입력 어드레스(A0-An)를 표현하는 각각의 입력 어드레스 신호를 각각 수신하고 NOR 게이트(104)의 입력들에 연결된 출력들을 더 갖는, 어드레스 입력 버퍼들(102a-n)을 포함한다. 각각의 상기 행 어드레스 입력 버퍼들(102a-n)은 논리 상태 전이를 만드는 각각의 입력 어드레스 신호에 대응하여 출력 펄스 ATD_PULSE를 생성하는 어드레스 과도 검출기(ATD)를 포함한다. 각각에 포함된 상기 행 어드레스 입력 버퍼들(102a-n), 및 ATD들은 디자인 면에서 상용화 되었고 기술면에서 알려져 있다. 도 1에 도시된 구성으로 ATD_PULSE가 상기 행 어드레스 입력 버퍼들(102a-102n) 중의 어떤 것에 의해 출력될 때, 상기 NOR 게이트(104)는 지연 회로(106)에 공급되는 출력 펄스 ATD_IN을 생성한다. 상기 지연 회로(106)는 상기 DRAM 메모리 코어의 액세스 동작을 시작하기 위해 사용되는 출력 PULSE_OUT을 생성한다.

상기 비동기 인터페이스 회로(100)는 비동기의 의사-정적 SRAM 오퍼레이션을 제공하기 위해서 종래의 DRAM 메모리 코어와 함께 사용될 수 있다. 앞에서 언급된 것처럼, 종래의 DRAM 메모리 코어는 임의의 어드레스들이 시간 제한없이 나타날 수 있었기 때문에 종래의 SRAM 어드레스 인터페이스의 비동기 특성에 잘 맞지 않았다. 읽기 오퍼레이션의 경우, 통상 상기 어드레스 액세스 시간 t_AA라고 부르는, 상기 어드레스가 표명된 후 시간 기간에 출력 데이터가 제공된다. 상기 타이밍 규격들이 위배되고 출력 데이터가 제공되기 전에 상기 어드레스가 바뀌는 경우, 데이터가 종래의 SRAM 메모리 셀들에 의해 저장되는 방식 때문에 SRAM 메모리 코어에 의해 저장된 데이터는 손실되지 않을 것이다. 반대로 종래의 DRAM 메모리 코어에서는, 일단 기억 장소의 메모리 액세스가 시작되면, DRAM은 본질적으로 파괴 읽기 시퀀스(destructive read sequence)를 가지고 있기 때문에 액세스 동작은 완전하게 끝나야하며 그렇지 않으면 데이터를 잃는 위험을 각오해야만 한다. 아래에 좀 더 자세히 설명하는 바와 같이, 상기 비동기 인터페이스 회로(100)는 종래의 SRAM 장치들에 허용된 것과 같이 임의로 스케쥴링된 어드레스 전이들을 할 수 있고, 그들을 규칙적인 형식으로 DRAM 메모리 코어에 표명할 수 있는 스케쥴링된 이벤트들로 바꿀 수 있다.

도 2는 본 발명의 실시예에 따른 지연 회로(120)는 도시한다. 상기 지연 회로(120)는 도 1에 도시한 상기 지연 회로(106)를 대신할 수 있다. 상기 지연 회로(120)는 적어도 하나의 지연 스테이지(140)를 포함한다. 각 지연 스테이지(140)는 한 개의 지연 입력과 한 개의 ATD 입력, 및 한 개의 지연 출력을 갖는다. 상기 지연 스테이지(140)의 실시예는 도 3에 도시하였다. 지연 스테이지(140)는 지연 장치(182)에 의해 인버터(inverter)(184)의 입력에 연결된 출력을 가진 두개 입력 NOR 게이트(180)를 포함한다. 상기 NOR 게이트(180)의 제 1 입력은 상기 지연 입력을 나타내고 제 2 입력은 상기 ATD 입력을 나타낸다. 실행 중에, 상기 지연 스테이지(140)는 상기 지연 장치(182)의 시간 t_dd에 의해 지연된 것 외에는 상기 지연 입력에 인가된 상기 신호와 비슷한 출력 신호를 준다.

도 2를 참조하여, 상기 지연 회로(120)는 다수의 지연 스테이지(140)들을 포함하고 제 1 지연 스테이지(140)는 그의 지연 입력과 리셋 입력 모두에서 ATD_IN 신호를 수신한다. 도 2에 도시한 것처럼, 후속하는 지연 스테이지(140)는, 지연 입력이 이전 지연 스테이지(140)의 지연 출력에 연결되도록 연결되어 있다. 각 지연 스테이지(140)는 그의 지연 출력에서, 그의 지연 입력에 시간 지연 t_dd만큼 지연되어 인가된 상기 신호의 한 버전(version)을 생성한다. 각각의 지연 스테이지(140)의 ATD 입력은 ATD_IN 신호를 수신하도록 연결된다. 마지막 지연 스테이지(140)의 상기 지연 출력은 2-입력 NOR 게이트(150)의 제 1 입력에 연결된다. 상기 NOR 게이트(150)의 제 2 입력은 ATD_IN 신호를 수신하기 위해 연결된다. 상기 NOR 게이트(150)의 출력은 인버터(152)를 거쳐 펄스 발생기(154)에 연결된다. 상기 펄스 발생기(154)는 인버터(152)에 출력되는 신호의 폴링 에지(falling edge)에 대응하여 펄스 PULSE_OUT을 생성한다. 앞에서 언급한 것처럼, 상기 PULSE_OUT 신호는 종래의 DRAM 메모리 코어에 대해 액세스 동작을 시작하기 위해 쓰여진다.

동작시, 상기 지연 회로(120)는 가장 최근 ATD_IN 펄스의 폴링 에지 후에 PULSE_OUT 펄스 시간 지연 t_d를 생성한다. 상기 시간 지연 t_d는 대략 각 지연 스테이지(140)의 지연의 합계이다. 상기 지연 회로(120)의 설명을 단순화하기 위하여, 어떤 게이트 지연들은 무시되어졌다. 그러나, 상기 게이트 지연들 때문에 어느 정도의 시간이 시간 지연 t_d에 더해짐을 인식하게 될 것이다. 상기 지연 회로(120)가 ATD_IN 펄스를 수신했을 때, 인버터(152)의 상기 출력은 HIGH로 가고 각각의 지연 스테이지(140)들의 상기 지연 출력은 ATD_IN 펄스의 라이징 에지(rising edge) 이후에 HIGH t_dd로 간다. ATD_IN 펄스의 폴링 에지상에서, 상기 지연 회로가 상기 시간 지연 t_d카운트를 시작한다. 즉, 체인(chain) 내에서 상기 제 1 지연 스테이지(140)에 대해, 그것의 지연 출력은 ATD_IN 펄스의 폴링 에지 후에 LOW t_dd로 될 것이다. 제 2 지연 스테이지(140)의 지연 출력은 제 1 지연 스테이지 140의 지연 출력의 폴링 에지 뒤에 LOW t_dd로 될 것이다. 그러므로, ATD_IN 펄스의 폴링 에지는 NOR 게이트(150)의 입력에 인가되어질 때까지 지연 스테이지(140)들의 체인를 통해 조금씩 흐르게 될 것이다. 이 시간 동안에 인버터(152)의 출력은 HIGH에 머무른다는 것을 주의한다. 상기 ATD_IN 신호의 폴링 에지 후의 t_d를 초래하는, 마지막 지연 스테이지(140)의 지연 출력이 LOW로 갈 때에 인버터(152)의 출력이 LOW로 될 것이다. 이 때, 상기 펄스 발생기(154)는 DRAM 메모리 코어에 액세스 동작을 시작하는데 사용될 수 있는 PULSE_OUT 펄스를 생성한다.

t_d타이밍 카운트가 경과하기 전에 상기 지연 회로(120)에 의해 제 2 ATD_IN 펄스가 수신되는 경우, 시간 체인의 지연 스테이지(140)들은 각 지연 스테이지(140)들의 지연 출력이 새로운 ATD_IN 펄스에 응답하여 다시 HIGH로 갈 것이기 때문에, 본질적으로 리셋된다. 앞에서 설명한 것처럼, 상기 t_d카운트다운은 새로운 ATD_IN 펄스의 폴링 에지에 대응하여 다시 시작할 것이다. 결과적으로, 상기 펄스 발생기(154)는 지연 회로(120)에 공급된 마지막 ATD_IN 펄스의 폴링 에지 후 t_d까지는 PULSE_OUT 펄스를 생성하지 않을 것이고, 결과적으로 액세스 동작은 상기 시간까지 시작되지 않을 것이다.

그러므로, 무제한적인 어드레스 전이 입력 패턴이 비동기 인터페이스 회로 (100)(도 1)에 의해 DRAM 메모리 코어의 스케쥴링된 배열 액세스들에 알맞는 스케쥴링된 어드레스 이벤트들로 전이시킬 수 있다. 즉, 비동기 인터페이스 회로(100)를 사용하여, 일단 주어진 어드레스가 DRAM 메모리 코어에 표명되면, 진행중인 액세스가 완결될 때까지 새로운 어드레스들은 표명되지 않는다.

도 4는 본 발명의 실시예를 따른 펄스 회로(200)를 도시한다. 상기 펄스 회로는, 비록 입력 펄스 IN이 t_w보다 적은 펄스폭을 가지고 있더라도, 최소 펄스폭 t_w을 갖는 출력 펄스 신호 OUT을 생성하기 위해서 사용될 수 있다. 상기 펄스 회로(200)는 상기 지연 회로(120)(도 2)에 공급된 ATD_IN 신호가 지연 스테이지(140)들을 리셋하고, 펄스 발생기(154)가 의도하지 않게 DRAM 메모리 코어의 액세스 동작을 일으키는 PULSE_OUT 신호를 생성하는 것을 막기에 충분한 폭이 되도록 하기 위해 사용할 수 있다. 본 발명의 한 실시예에서, 상기 펄스 회로(200)는 NOR 게이트(104)(도 1)의 출력과 지연 회로(106)의 입력 사이에 연결된다. 이와 같이, 비록 NOR 게이트(104)(도 1)의 상기 출력 펄스는 t_w보다 더 작은 펄스 폭을 갖더라도, 상기 펄스 회로(200)의 출력 펄스는 상기 지연 회로(106)를 리셋하기 충분한 펄스 폭의 ATD_IN 신호를 지연 회로(106)에 공급할 것이다. 이 분야의 당업자는 본 발명의 범위 내에서, 펄스 회로(200)의 대안적인 실시예에서 신호들의 극성이 반전될 수 있다는 것을 이해할 것이다.

상기 펄스 회로(200)는 두 개의 교차-결합된 NOR 게이트들로부터 형성된 능동 HIGH S-R 래치(active HIGH S-R latch)(202)를 포함한다. 상기 래치(202)는 IN 신호를 수신하기 위해 연결된 제 1 입력과 2-입력 NOR 게이트(204)의 출력에 연결된 제 2 입력을 가진다. 상기 래치(202)의 상기 출력은 인버터(206)에 연결되며, 상기 인버터로부터 OUT 신호가 공급된다. 래치(202)의 상기 출력은 또한 시간 지연 t_w를 가진 지연 장치(208)를 통해 상기 NOR 게이트(204)의 제 1 입력에 연결되어 있다. NOR 게이트(204)의 제 2 입력은 상기 IN 신호를 수신하도록 연결되어 있다. 결과적으로, 상기 펄스 회로(200)는 비록 IN 신호의 펄스 폭이 t_w보다 적고 시간 t_w동안 IN 신호가 얼마나 많은 전이를 했더라도, 펄스 IN 신호로부터 적어도 t_w의 펄스 폭을 가진 OUT 신호를 생성하는 것이다.

상기 지연 회로(120)(도 2)에 대한 지연 시간 t_d의 길이는 DRAM 메모리 코어가 가지는 것과 관련된 다양한 오퍼레이션들을 적용하기 위해 선택될 수 있다는 것이 인식될 것이다. 예를 들면, 앞에서 언급한 것처럼 이 분야에서 잘 알려져 있듯이, DRAM 메모리 셀들은 데이터를 유지하기 위해 주기적으로 리프레시될 필요가 있다. 상기 지연 체인(120)을 통해 상기 지연 시간 t_d는기억 장치 배열 리프레시 오퍼레이션이 t_d동안 수행될 수 있도록 선택될 수 있다. 즉, t_d에 대한 시간은 오퍼레이션 동안 마주치는 임피던스와 리프레시 게이트 지연과 같은 요소들을 고려한 기억 장치 배열 리프레시 액세스 시간에 따라 맞춰질 수 있다. 이 방식으로 t_d를 선택하는 것에 의해, 비록 새로운 어드레스 표명이 리프레시 동작 중 이루어지더라도 실제의 기억 장치 배열에 대한 실제적인 액세스는 지연 시간 t_d가 경과될 때까지 시작하지 않기 때문에, 진행중인 상기 기억 장치 배열 리프레시 오퍼레이션은 완료될 수 있고, 따라서 데이터의 어떤 잠재적인 손실을 피할 수 있다. 본 시간이 지나면, 상기 메모리 리프레시 오퍼레이션의 완료될 것이다.

상기 t_d의 선택은 각 지연 스테이지(140)내 지연 장치(182)(도 3)의 지연 시간 t_dd를 어느 정도 결정할 것이다. t_d와 t_dd는, t_d가 대략, 지연 스테이지(140)들의 개수와 t_dd의 곱과 같게 되는 방식으로 관련되어 있다는 것이 인식될 것이다. 따라서, 주어진 시간 t_d에 대해, t_dd가 더 긴 경우 보다 적은 수의 지연 스테이지들이 사용될 수 있다. 대안으로, t_dd가 짧은 경우 더 많은 지연 스테이지들이 사용될 수 있다. 더우기, 비록 각 지연 스테이지(140)가 같은 지연 시간을 가진 것으로 여기서 설명되었지만, 본 발명 범위 내에서 하나 이상의 공통 t_dd가 사용되도록 각 지연 스테이지의 지연 시간이 조절될 수 있다.

상기 펄스 회로(200)(도 4)에서 지연 장치(208)에 대한 적절한 시간 지연 t_w선택에 대하여, t_w는 상기 펄스 회로(200)에 의해 생성된 펄스가, 펄스 회로(200)에 대한 입력 펄스가 t_w보다 적더라도 각각의 지연 스테이지(140)들이 리셋될 것을 보증하도록 선택될 수 있다.

앞에서 언급한 것처럼, 본 발명의 범위 내에서 많은 신호들의 상기 극성은 반전될 수 있다는 것을 이해할 것이다. 결과적으로, 본 발명의 범위 내에서, 본 발명의 대체 실시예는 뒤집힌 신호 극성을 수용하는 대체 회로의 사용을 통해 구현될 수 있다. 예를 들면, 상기 지연 스테이지(140)(도 3)는 2-입력 NOR 게이트(180)를 포함한 것으로써 도시되고 설명되어 왔다. 그러나, 만약 신호들의 극성이 반전된다면 지연 스테이지는 또한 2-입력 NAND 게이트를 사용하여 구현될 수 있다. 이전에 논의된 다른 회로들은 이 분야에서 잘 알려진 것처럼, 같은 방식으로 변경될 수 있다. 그러므로, 이전에 논의되었던 것처럼, 본 발명의 실시예들을 구현하는 데 사용된 상기 특정한 극성 그리고 관련된 회로는 본 발명의 범위내에서 수정될 수 있다.

도 5는 본 발명의 실시예를 따른 메모리 장치(500)의 한 부분을 도시한다. 상기 메모리 장치(500)는 종래의 DRAM 기억 장치 배열 (502)을 포함하는 비동기 의사-정적 SRAM이다. 상기 메모리 장치(500)는 다양한 메모리 오퍼레이션들을 수행하기 위해서 메모리 버스(508)를 통해서 메모리 명령들을 수신하고 메모리 장치(500) 내의 대응하는 제어 신호들을 생성하는 명령 디코더(506)를 포함한다. 행과 열 어드레스 신호들은 어드레스 버스(520)를 통해 메모리 장치(500)에 인가되고, 본 발명의 실시예에 따른 비동기 인터페이스 회로(510)에 공급된다. 이전에 기술된 것처럼, 비동기 인터페이스 회로(510)는 상기 기억 장치 배열(502)에 대해 액세스 동작을 시작하기 위해 PULSE_OUT 펄스를 생성한다. 도 5에 도시된 것처럼, PULSE_OUT 펄스는 상기 명령 디코더(506)에 인가된다. 그러나, PULSE_OUT 신호는 본 발명의 범위내에서, 메모리 장치(500)의 대체적 또는 부가적 기능 블럭들에 공급될 수 있다는 것이 이해될 것이다.

상기 행과 열 어드레스들은 각각 행 어드레스 디코더(524)와 열 어드레스 디코더(528)에 의한 디코딩을 위해 비동기 인터페이스 회로(510)에 포함된 어드레스 입력 버퍼들(도시하지 않음)에 의해 공급될 수 있다. 기억 장치 배열 읽기/쓰기 회로 소자(530)는 입력-출력 데이터 버스(540)를 거쳐 데이터 출력 버퍼(534)에 읽기 데이터를 공급하기 위해서 상기 배열(502)에 연결되어 있다. 쓰기 데이터는 데이터 입력 버퍼(544)와 상기 기억 장치 배열 읽기/쓰기 회로 소자(530)를 통해 기억 장치 배열(502)에 공급된다. 상기 명령 제어기(506)는 기억 장치 배열(502) 상에서 다양한 오퍼레이션들을 수행하기 위해 명령 버스(508)에 적용된 메모리 명령들에 응답한다. 특히, 명령 제어기(506)는 기억 장치 배열(502)로부터 데이터 형식을 읽고 기억 장치 배열(502)에 데이터를 쓰기 위한 내부의 제어 신호들을 생성하는 데 사용된다. 이러한 액세스 동작들 중 한 동작 동안, 상기 어드레스 버스(520)에 공급된 어드레스는 기억 장치 배열(502)의 한 행에 액세스하기 위해 행 디코더(524)에 의해 디코드된다. 마찬가지로, 상기 어드레스 버스(520) 상에 주어진 입력은 기억 장치 배열(502) 중의 적어도 한 열에 액세스하기 위해 열 디코더(528)에 의해 디코드된다. 읽기 오퍼레이션 동안, 어드레스 지정된 메모리 셀 또는 메모리 셀들 안에 저장되어 있는 상기 데이터는 상기 출력 버퍼(534)에 전송되어지고, 데이터 출력 회선들에 공급된다. 쓰기 오퍼레이션 안에, 상기 어드레스 지정된 메모리 셀이 액세스되고, 상기 데이터 입력 라인들과 상기 데이터 입력 버퍼(544)상에 제공된 데이터는 상기 셀 안에 저장된다.

도 6은 도 5의 메모리 장치(500)를 포함한 컴퓨터 회로 소자(602)를 포함하는 컴퓨터 시스템(600)의 블럭도이다. 상기 컴퓨터 회로 소자(602)는 특별한 계산들과 임무들을 수행하기 위해 특별한 소프트웨어를 실행하는 것과 같은 다양한 컴퓨팅 기능들을 수행한다. 또한, 상기 컴퓨터 시스템(600)은 컴퓨터 시스템과 접속하기 위한 오퍼레이션을 허락하기 위해 상기 컴퓨터 회로 소자(602)에 연결된 하나 이상의 키보드 같은 입력 장치(604)들을 포함한다. 통상적으로, 상기 컴퓨터 시스템(600)은 상기 컴퓨터 회로 소자(602)에 연결된 하나 이상의 출력 장치(606)들을 포함하여, 그러한 출력 장치는 전형적으로는 디스플레이 장치이다. 하나 이상의데이터 저장 장치(608)들은 또한 통상적으로 데이터를 저장하거나 검색하기 위해 컴퓨터 회로 소자(602)에 또한 연결되어 있다. 저장 장치(608)들의 예는 하드 디스크들과 비휘발성 기억 장치를 포함한다. 상기 컴퓨터 시스템(600)은 또한 무선 통신 링크(610)를 포함하며, 이를 통해 컴퓨터 회로 소자가 데이터를 보내고 수신할 수 있다. 상기 컴퓨터 회로(602)는 메모리로의 데이터 쓰기와 메모리로부터의 데이터를 읽기를 제공하기 위해 적절한 어드레스, 데이터 그리고 제어 버스들을 통하여 대개 메모리 장치(500)에 연결되어 있다.

전술한 바로부터, 비록 본 발명의 특정한 실시예들이 설명의 목적으로 여기에 기술되었지만, 본 발명의 사상과 범위 내에서 다양한 변형을 만들 수 있다는 것이 인식될 것이다. 따라서, 본 발명은 첨부된 청구 범위에 의한 것을 제외하고는 제한되지 않는다.

Claims

메모리 장치용 어드레스 인터페이스 회로에 있어서,

어드레스 신호를 수신하고 상기 어드레스 신호에서 각 전이에 대응하는 폴링 에지(falling edge)를 가진 검출 펄스를 생성하는 어드레스 과도 검출 회로(address transient detection circuit)와;

상기 검출 펄스를 수신하도록 어드레스 과도 검출 회로에 연결된 입력과 트리거 신호가 제공되는 곳에서 출력을 가진 지연 회로로서, 상기 지연 회로는 마지막으로 수신된 검출 펄스의 폴링 에지에 후속하는 시간 지연으로 상기 트리거 신호를 생성하는, 상기 지연 회로; 및

상기 지연 회로에 의해 생성된 상기 트리거 신호를 수신하도록 연결된 입력과 메모리 액세스 동작(memory access operation)을 시작하기 위한 상기 트리거 신호에 응답하여 시작 펄스가 공급되는 출력을 가진 펄스 발생기를 포함하는, 어드레스 인터페이스 회로.
제 1 항에 있어서,

지연 회로는 상기 검출 펄스를 수신하기 위해 상기 어드레스 과도 검출 회로에 연결된 제 1 지연 스테이지를 가진 일련의 지연 스테이지들, 트리거 신호가 주어진 곳의 출력을 가지는 마지막 지연 스테이지, 및 제 1과 제 2 입력들, 출력, 스테이지 시간 지연에 의해 그것의 출력에 전파로부터 제 1 또는 제 2 입력들에 적용되는 신호의 지연 폴링 에지를 가진 각각의 지연 스테이지를 포함하는, 어드레스 인터페이스 회로.
제 1 항에 있어서,

상기 검출 펄스에 대응하여 가장 작은 펄스 폭을 갖는 펄스 신호를 생성하기 위해서 상기 어드레스 과도 검출 회로와 상기 지연 회로 사이에 연결된 펄스 회로를 더 포함하는, 어드레스 인터페이스 회로.
제 1 항에 있어서,

상기 펄스 발생기는 상기 트리거 신호의 상기 폴링 에지에 대응하여 상기 시작 펄스를 주는, 어드레스 인터페이스 회로.
제 1 항에 있어서,

상기 지연 회로는 마지막으로 수신하는 검출 펄스의 상기 폴링 에지가 트리거 신호로써 주어진 상기 출력까지 전파하는 것에 의하여 연속하여 연결된 다수의 지연 스테이지들을 갖는 지연 체인(chain)을 포함하는, 어드레스 인터페이스 회로.
메모리 장치용 상기 어드레스 입력 회로에 있어서,

어드레스 신호들을 수신하고 거기에 대응하는 어드레스 검출 펄스를 생성하기 위해 연결된 입력 버퍼와,

시간 지연이 또다른 어드레스 검출 펄스의 수신 없이 경과할 때, 상기 어드레스 검출 펄스가 출력되는 마지막 지연 스테이지를 가지고 전파하는 것까지의 일련의 지연 스테이지들, 및

마지막 지연 스테이지로부터 상기 어드레스 검출 펄스를 수신함에 대응하여 기억 장치 액세스 동작을 시작하는 출력 신호를 생성하는 펄스 발생기를 포함하는, 어드레스 입력 회로.
제 6 항에 있어서,

상기 입력 버퍼는 어드레스 신호에서 전이를 검출하는 것에 대응하여 어드레스 검출 펄스를 생성하는 어드레스 과도 검출 회로를 포함하는, 어드레스 입력 회로.
제 7 항에 있어서,

상기 입력 버퍼가 최소 펄스 폭을 가진 검출 펄스를 생성하기 위한 펄스 회로를 더 포함하는, 어드레스 입력 회로.
제 6 항에 있어서,

메모리 액세스 동작을 시작하는 상기 출력 신호가 상기 어드레스 검출 펄스의 폴링 에지를 포함하는, 어드레스 입력 회로.
제 6 항에 있어서,

각각의 체인의 지연 스테이지들은,

출력, 입력 버퍼의 상기 출력에 연결되는 제 1 입력과 이전의 지연 스테이지의 상기 출력을 수신하기 위해 연결된 제 2 입력들을 갖는, 2-입력 NOR 게이트와,

NOR 게이트의 상기 출력의 지연된 버전인 출력 신호를 주기 위해서 NOR 게이트의 출력에 연결된 지연 회로, 및

상기 지연 회로에 연결된 인버터를 포함하는, 어드레스 입력 회로.
비동기 메모리 어드레스 인터페이스 회로에 있어서,

메모리 어드레스를 수신하고 새로운 메모리 어드레스의 각각의 수신에 대응하는 출력 펄스를 생성하는 어드레스 검출 회로, 및

어드레스 검출 회로에 연결되고, 시간 지연이 상기 출력 펄스를 수신함으로부터 경과한 후 메모리 액세스 동작을 시작하기 위해 시작 펄스를 생성하고, 다른 방법으로 시간 지연 경과보다 먼저 또다른 검출 펄스 수신에 대응하는 상기 시간 지연을 리셋함, 및 시간 지연에 따라 시작 펄스를 생성하는 펄스 회로를 포함하는, 비동기 메모리 어드레스 인터페이스 회로.
제 11 항에 있어서,

상기 펄스 회로는,

출력 펄스를 수신하기 위해 어드레스 검출 회로와 연결된 제 1 지연 스테이지를 가진 일련의 지연 스테이지들과 트리거 신호가 주어진 때 출력을 가진 마지막 지연 스테이지, 제 1 과 제 2 입력들과 출력과 스테이지 시간 지연에 의해 전파로부터 그것의 출력까지 제 1 이나 제 2 입력들 중의 하나에 적용되는 신호의 폴링 에지 지연을 가진 각 지연 스테이지, 및

상기 트리거 신호의 상기 폴링 에지에 대응하여 시작 펄스를 생성하기 위한 펄스 발생기를 포함하는, 비동기 메모리 어드레스 인터페이스 회로.
제 12 항에 있어서,

각각의 지연 스테이지들은,

출력, 및 상기 어드레스 검출 회로의 출력에 연결된 제 1 입력들과 이전의 지연 스테이지의 출력을 수신하기 위해 연결된 제 2의 입력을 가진 2-입력 NOR 게이트와,

NOR 게이트의 출력의 지연된 버전인 출력 신호를 공급하기 위해 NOR 게이트의 출력에 연결된 지연 회로, 및

지연 회로에 연결된 인버터를 포함하는, 비동기 메모리 어드레스 인터페이스 회로.
제 11 항에 있어서,

최소 펄스 폭을 가진 상기 펄스 회로에 대한 출력 펄스를 생성하기 위해서 상기 어드레스 검출 회로와 상기 펄스 회로 사이에 연결된 펄스 폭 회로를 더 포함하는, 비동기 메모리 어드레스 인터페이스 회로.
제 11 항에 있어서,

상기 펄스 회로는,

상기 검출 펄스를 수신하기 위해 어드레스 과도 검출 회로에 연결된 입력과 트리거 신호가 주어진 곳에서 출력을 가진, 마지막으로 수신된 검출 펄스의 폴링 에지 다음에 트리거 신호 시간 지연을 생성하는 지연 회로, 및

상기 지연 회로에 의해 생성된 트리거 신호를 수신하기 위해 연결된 입력과 상기 시작 펄스가 트리거 신호에 대응하여 공급된 곳에서 출력을 가진 펄스 발생기를 포함하는, 비동기 메모리 어드레스 인터페이스 회로.
메모리 장치에 있어서,

일련의 액세스 이벤트들을 포함하는 액세스 주기의 완료에 의해 제한된 액세스를 가진 휘발성 메모리 셀들의 배열과,

어드레스 신호들을 수신하고 거기에 대응하는 어드레스 검출 펄스를 생성하기 위해 연결된 입력 버퍼와,

입력 버퍼에 연결되고 상기 전이 검출 펄스의 폴링 에지에 기초하여 지연 시퀀스를 시작하고, 상기 지연 시퀀스의 완료 전에 생성된 새로운 전이 검출 펄스의 폴링 에지에 대응하여 상기 지연 시퀀스를 리셋팅(resetting), 및 새로운 전이 검출 펄스의 폴링 에지로부터 지연 시퀀스를 재시작하는 지연 회로, 및

상기 지연 회로에 연결되고, 상기 지연 시퀀스의 완료에 대응하는 액세스 이벤트들의 상기 시퀀스를 시작하기 위한 펄스를 생성하는 펄스 발생기를 포함하는, 메모리 장치.
제 16 항에 있어서,

상기 지연 회로는,

상기 어드레스 검출 펄스를 수신하기 위해 입력 버퍼에 연결된 제 1 지연 스테이지를 가진 일련의 지연 스테이지들과 트리거 신호가 펄스 발생기에 주어질 때 출력을 가진 마지막 지연 스테이지와, 제 1 과 제 2 입력들과 출력과 스테이지 시간 지연에 의해 그것의 출력에 대한 전달로부터 제 1 또는 제 2 입력들에 적용되는 신호의 폴링 에지 지연을 가진 각 지연 스테이지를 포함하는, 메모리 장치.
제 17 항에 있어서,

상기 트리거 신호의 폴링 에지에 대응하여 시작 펄스를 주는 상기 펄스 발생기인, 메모리 장치.
제 16 항에 있어서,

상기 어드레스 검출 펄스에 대응하여 최소 펄스 폭을 가지는 펄스 신호를 생성하기 위해 상기 입력 버퍼와 상기 지연 회로 사이에 연결된 펄스 회로를 더 포함하는, 메모리 장치.
제 16 항에 있어서,

상기 지연 회로는,

마지막 수신된 어드레스 검출 펄스의 폴링 에지가 상기 펄스 발생기에 트리거 신호로써 공급된 출력까지 전파함에 의해 연속적으로 연결된 다수의 지연 스테이지들을 가진 갖는 지연 체인를 포함하는, 메모리 장치.
제 16 항에 있어서,

상기 입력 버퍼는 어드레스 신호에서 전이를 검출함에 대응하여 상기 어드레스 검출 펄스를 생성하는 어드레스 과도 검출 회로를 포함하는, 메모리 장치.
메모리 장치에서,

액세스 이벤트들의 시퀀스를 포함하는 액세스 주기의 완료에 의해 제한되는 액세스를 갖는 휘발성의 메모리 셀들의 배열과,

이벤트들의 시퀀스에 따라서 상기 기억 장치 배열에 액세스하기 위해 휘발성의 메모리 셀들의 배열에 연결된 기억 장치 배열 액세스 회로 소자와,

메모리 어드레스를 수신하고 새로운 메모리 어드레스의 각각의 수신에 대응하여 출력 펄스를 생성하는 어드레스 검출 회로, 및

어드레스 검출 회로에 연결되고, 시간 지연이 상기 출력 펄스를 수신한 때부터 경과한 후 액세스 이벤트들의 시퀀스를 시작하기 위해 상기 기억 장치 배열 액세스 회로 소자에 공급된 시작 펄스를 생성하고, 또는 상기 시간 지연 경과 전에 또다른 출력 펄스를 수신함에 대응하여 상기 시간 지연을 리셋하고 상기 시간 지연 후에 시작 펄스를 생성하는 펄스 회로를 포함하는, 메모리 장치.
제 22 항에 있어서,

상기 펄스 회로는,

상기 출력 펄스를 수신하기 위해 어드레스 검출 회로와 연결된 제 1 지연 스테이지를 가진 일련의 지연 스테이지들과 트리거 신호가 주어진 때 출력을 가진 마지막 지연 스테이지, 제 1과 제 2 입력들과 출력과 스테이지 시간 지연에 의해 전파로부터 그것의 출력까지 제 1 이나 제 2 입력들 중의 하나에 적용되는 신호의 폴링 에지 지연을 가진 각 지연 스테이지, 및

상기 트리거 신호의 상기 폴링 에지에 대응하여 시작 펄스를 생성하기 위한 펄스 생성기를 포함하는, 메모리 장치.
제 22 항에 있어서,

최소의 펄스 폭을 가진 상기 펄스 회로에 대한 출력 펄스를 생성하기 위해 상기 어드레스 검출 회로와 상기 펄스 회로 사이에 연결된 펄스 폭 회로를 더 포함하는, 메모리 장치.
제 22 항에 있어서,

상기 펄스 회로는,

상기 출력 펄스를 수신하기 위해 어드레스 검출 회로에 연결된 입력과 트리거 신호가 주어진 곳에서 출력을 가진, 마지막으로 수신된 검출 펄스의 상기 폴링 에지에 후속하는 상기 트리거 신호 시간 지연을 생성하는 지연 회로 및,

상기 지연 회로에 의해 생성된 상기 트리거 신호를 수신하기 위해 연결된 입력과 상기 시작 펄스가 상기 트리거 신호에 대응하여 주어진 출력을 가진 펄스 발생기를 포함하는, 메모리 장치.
데이터 입력 장치와,

데이터 출력 장치와,

상기 데이터 입력과 출력 장치들에 연결된 프로세서, 및

상기 프로세서에 연결된 메모리 장치를 포함하는 컴퓨터 시스템과,

메모리 장치에 있어서,

액세스 이벤트들의 시퀀스를 포함하는 액세스 주기의 완료에 의해 제한된 액세스를 갖는 휘발성의 메모리 셀들의 배열과,

어드레스 신호들을 수신하고 그것에 대해 어드레스 검출 펄스를 생성하기 위해 연결된 입력 버퍼와,

입력 버퍼에 연결되고 상기 전이 검출 펄스의 폴링 에지에 기초하여 지연 시퀀스를 시작하고, 상기 지연 시퀀스의 완료 전에 생성된 새로운 전이 검출 펄스의 폴링 에지에 대응하여 지연 시퀀스를 리셋팅, 및 새로운 전이 검출 펄스의 폴링 에지로부터 상기 지연 시퀀스를 재시작하는 지연 회로, 및

상기 지연 회로에 연결된, 상기 지연 시퀀스의 완료에 대응하여 액세스 이벤트들의 시퀀스를 시작하는 펄스를 생성하는 펄스 발생기를 포함하는, 프로세서에 연결된 메모리 장치.
컴퓨터 시스템에 있어서,

상기 메모리 장치의 지연 회로는 상기 어드레스 검출 펄스를 수신하기 위해 상기 입력 버퍼에 연결된 제 1 지연 스테이지와 트리거 신호가 상기 펄스 발생기에 공급된 곳에서 출력을 가진 마지막 지연 스테이지, 제 1과 제 2 입력들과 출력과 스테이지 시간 지연에 의해 전달로부터 그것의 출력에까지 제 1 또는 제 2 입력에 공급된 신호의 폴링 에지 지연을 갖는 각 지연 스테이지를 포함하는, 컴퓨터 시스템.
제 27 항에 있어서,

메모리 장치의 상기 펄스 발생기가 상기 트리거 신호의 폴링 에지에 대응하여 시작 펄스를 주는, 컴퓨터 시스템.
제 26 항에 있어서,

상기 메모리 장치는 상기 입력 버퍼와 상기 어드레스 검출 펄스에 대응하여 최소의 펄스 폭을 갖는 펄스 신호를 생성하기 위해 상기 입력 버퍼와 상기 지연 회로 사이에 연결된 펄스 회로를 더 포함하는, 컴퓨터 시스템.
제 26 항에 있어서,

상기 메모리 장치의 지연 회로는 마지막 수신된 어드레스 검출 펄스의 폴링 에지가 상기 펄스 발생기에 트리거 신호로써 주어진 상기 출력까지 전파함에 의해 연속하여 연결된 다수의 지연 스테이지들을 갖는 지연 체인를 포함하는, 컴퓨터 시스템.
제 26 항에 있어서,

상기 메모리 장치의 상기 입력 버퍼는 어드레스 신호에서 전이 검출에 대응하여 상기 어드레스 검출 펄스를 생성하는 어드레스 과도 검출 회로를 포함하는, 컴퓨터 시스템.
상기 기억 장치 배열이 일련의 이벤트들을 가진 액세스 주기의 완료에 의하여 제한된 곳에서 휘발성의 메모리 셀들의 기억 장치 배열에 액세스를 위한 방법에 있어서,

제한이 없는 임의로 스케쥴링된 어드레스 전이들을 가진 메모리 어드레스 신호들 수신과,

상기 메모리 어드레스 신호들의 무제한의 임의로 스케쥴링된 어드레스 전이를 스케쥴링된 어드레스 이벤트들로 전환, 및

상기 스케쥴링된 어드레스 이벤트들에 대응하여 휘발성의 메모리 셀들의 상기 기억 장치 배열에 액세스하기 위하여 이벤트들의 시퀀스 시작을 포함하는, 방법.
제 32 항에 있어서,

무제한의 임의로 스케쥴링된 어드레스 전이의 전환은,

어드레스 전이에 대응하는 지연 시퀀스 시작과,

상기 지연 시퀀스의 완료 전에 검출된 새로운 어드레스 전이에 대응하는 지연 시퀀스 리셋팅과 상기 새로운 어드레스 전이에 대응하는 상기 지연 시퀀스 재시작, 및

상기 지연 시퀀스의 완료에 대응하여 액세스 이벤트들의 시퀀스를 시작하는 것을 포함하는, 방법.
제 33 항에 있어서,

메모리 어드레스 신호에서 전이를 검출하는 것에 대응하여 전이 검출 펄스를 생성하는 것과,

시간 지연을 갖는 지연 체인를 통해 생성된 마지막 전이 검출 펄스의 폴링 에지를 전파하는 것, 및

상기 시간 지연 경과 위에 액세스 이벤트들의 시퀀스를 시작하기 위해 시작 펄스를 생성하는 것을 더 포함하는, 방법.
제 34 항에 있어서,

시작 펄스 생성이 또 다른 어드레스 전이의 검출 없이 상기 지연 체인을 통해 전파하는 마지막 전이 검출 펄스의 폴링 에지에 대응하는, 방법.
제 34 항에 있어서,

상기 전이 검출 펄스 생성이 최소의 펄스 폭을 갖는 전이 검출 펄스를 생성하는 것을 포함하는, 방법.
제 32 항에 있어서,

이벤트들의 상기 시퀀스는,

기억 장치 배열에서 메모리 셀들의 행을 활성화하는 것과,

상기의 활성화된 행의 메모리 셀들의 데이터를 리프레시 하는 것, 및

각 데이터를 거기에 유지하려고 메모리 셀들의 행을 비활성화시키는 것을 포함하는, 방법.
제 32 항에 있어서,

무제한의 임의로 스케쥴링된 어드레스 전이를 전환은 상기 마지막 어드레스 전이 후에 결정된 시간에 이벤트들의 시퀀스를 시작하기 위해서 시작 펄스를 생성하는 것을 포함하는, 방법
제 32 항에 있어서,

상기 무제한의 임의로 스케쥴링된 어드레스 전이를 전환하는 것은,

시간 지연 경과 전에 앞서 일어나는 각 시간 어드레스 전이 시간 지연을 재시작하는 것, 및

시간 지연 경과에 대응하여 시작 펄스를 생성하는 것을 포함하는, 무제한의 임의로 스케쥴링된 어드레스 전이를 전환하는 방법.
방법에 있어서,

메모리 어드레스 신호에서 검출한 전이에 대응하여 전이 검출 펄스 생성과,

상기 지연 시퀀스의 완료 전에 생성된 새로운 전이 검출 펄스의 폴링 에지에 대응하여 지연 시퀀스의 리셋팅과 상기 새로운 검출 펄스의 폴링 에지로부터 상기 지연 시퀀스의 재시작, 및

상기 지연 시퀀스의 완료에 대응하여 액세스 이벤트들의 시퀀스 시작을 포함하는, 비휘발성 메모리 셀의 기억 장치 배열에 액세스하기 위해 일련의 액세스 이벤트들을 시작함으로부터 무제한의 임의로 스케쥴링된 어드레스 전이들을 스케쥴링된 어드레스 이벤트들로 전이하는 방법.
제 40 항에 있어서,

상기 전이 검출 펄스를 생성하는 것은 최소의 펄스 폭을 갖는 전이 검출 펄스의 생성을 포함하는, 방법.
제 40 항에 있어서,

이벤트들의 시퀀스는,

상기 기억 장치 배열 안에 메모리 셀들의 행을 활성화와,

상기 활성화된 행의 메모리 셀들의 데이터를 리프레시하는 것, 및

각각의 데이터를 유지하기 위해 메모리 셀들의 상기 행을 비활성화를 포함하는, 방법.
제 40 항에 있어서,

상기 지연 시퀀스의 완료에 대응하여 액세스 이벤트들의 시퀀스를 시작하기 위한 시작 펄스를 생성하는 것을 더 포함하는, 방법
제 40 항에 있어서,

지연 시퀀스 시작은,

시간 지연을 가진 지연 체인을 통한 상기 전이 검출 펄스의 폴링 에지를 전달하는 것을 포함하는, 방법.