CN112349319B - 存储器读写控制电路及其操作方法 - Google Patents

Abstract

本发明提供了一种存储器读写控制电路及其控制方法，所述存储器读写控制电路包括输入电路、状态机电路及存储单元读写驱动电路，其中存储单元读写驱动电路包括延时电路和脉冲电路，其时钟由驱动电路内部时钟控制，整个电路的效率和可靠性较高，而状态机电路可以实现对连续存储单元地址的自动累加操作，而且读写操作可以使用同一个状态机电路，电路结构简单可靠。

Description

存储器读写控制电路及其操作方法

技术领域

本发明涉及存储器领域，特别是存储器的读写控制电路及其操作方法。

背景技术

现有的存储器有各种类型的存储器，例如DRAM存储器、Flash存储器、磁存储器、RRAM存储器以及铁电存储器等。其中铁电存储器是采用铁电材料作为存储介质的一种非易失性存储器，其具有低功耗、快速写性能和高最大读/写耐久度等优点。

铁电存储器通常包括若干个阵列排列的存储单元，每个存储单元包括一个晶体管和与晶体管相连的一个电容，这些存储单元成阵列排列，同一行的存储单元的晶体管的栅极共同连接至同一条字线，同一列存储单元的晶体管的一端共同连接于同一条位线，未与晶体管相连的电容器的一个极板共同连接于同一条板线。通过对存储单元的字线、位线以及板线施加控制信号可以实现对存储单元的读写操作。因此需要提供对存储单元进行读写控制的读写驱动电路。而且有时对存储单元的读写操作是依顺序对多个存储单元进行读写操作，因此需要提供一种对存储单元依序读写操作的控制电路及操作方法。

发明内容

本发明的目的在于提供一种存储器读写控制电路。

本发明的另一目的在于提供一种存储单元读写驱动电路。

本发明的再一目的在于提供一种存储器读写控制方法。

为达成前述目的，本发明一种存储器读写控制电路，其包括：

输入电路，其接收输入信号，输出读写控制信号，其中其输入信号包括读写控制命令、存储单元地址以及需写入的数据；

状态机电路，其接收输入电路输入的控制信号以及读写驱动电路反馈的存储单元读写结束信号，输出存储单元读写信号，从起始地址按照顺序依次对存储单元进行数据读写直至终止地址；

存储单元读写驱动电路，其接收状态机电路输出的存储单元读写信号对存储单元进行数据读写，并向状态机电路反馈每个存储单元读写结束信号。

根据本发明的一个实施例的存储器读写控制电路，其中输入电路为串行外设接口电路(SPI)。

根据本发明的一个实施例的存储器读写控制电路，其中状态机电路其工作流程为，接收输入电路的输入信号后判断是否为读写命令信号，如果是则输出向起始地址的存储单元进行读写的控制信号给读写控制电路，然后接收到读写控制电路反馈的起始地址存储单元读写结束信号，判断读写的存储单元地址是否为终止地址，如果是则返回待机状态，如果不是，则存储单元地址依序增加并向读写控制电路输出对增加一位地址的存储单元进行读写的命令。

根据本发明的一个实施例的存储器读写控制电路，其中所述状态机电路其是由D触发器和计时器组成的时序逻辑电路。

根据本发明的一个实施例的存储器读写控制电路，其中所述存储单元读写驱动电路，其包括字线控制电路、位线控制电路、板线控制电路，回写使能控制电路，锁存控制电路。

根据本发明的一个实施例的存储器读写控制电路，其中所述读写驱动电路中的各控制电路依次连接，每个电路包括延时电路和脉冲电路，其中前一控制电路的延时电路的输出为后一控制电路的延时电路的输入。

根据本发明的一个实施例的存储器读写控制电路，其中所述延时电路其包括串联的PMOS晶体管和NMOS晶体管，其中PMOS晶体管的栅极连接输入端，NMOS晶体管与地之间连接电阻R，PMOS晶体管与NMOS晶体管的连接节点与地之间连接电容C，PMOS晶体管与NMOS晶体管的连接节点经过反相器输入与门电路的一个输入端，输入端输入与门电路的另一输入端，与门电路的输出端为延时电路的输出端。

根据本发明的一个实施例的存储器读写控制电路，其中所述的脉冲电路其包括串联的PMOS晶体管P2和NMOS晶体管N2，其中PMOS晶体管P2的栅极连接延时电路的输入端IN，PMOS晶体管P2的源极连接电源电压，PMOS晶体管P2的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极连接延时电路的输入端IN，NMOS晶体管N2的漏极与地之间连接电阻R2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点与地之间连接电容C2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B经过相互串联的第一反相器51和第二反相器52与与门电路53的一个输入端连接，脉冲电路的输入端IN与与门电路53的另一输入端连接，与门电路53的输出端作为整个脉冲电路的输出端。

根据本发明的一个实施例的存储器读写控制电路，其中读取操作和写入操作采用相同的状态机电路。

为达成前述另一目的，本发明一种存储单元读写驱动电路，其包括：

不同控制信号产生电路，每个控制信号产生电路包括延迟电路和脉冲电路，其中：

延迟电路包括输入端和输出端，输出端的输出信号为根据输入信号产生的相对输入信号延迟一定时间的输出信号；

脉冲电路，包括输入端和输出端，输出端的输出信号为根据输入信号产生的持续一定时间的脉冲信号；

前一控制信号产生电路的延迟电路的输出端连接于后一控制信号产生电路的延迟电路的输入端。

根据本发明的一个实施例的存储单元读写驱动电路，其中延迟电路包括串联的PMOS晶体管和NMOS晶体管，其中PMOS晶体管的栅极连接延时电路的输入端，PMOS晶体管的源极连接电源电压，PMOS晶体管的漏极与NMOS晶体管的源极连接，NMOS晶体管的栅极连接延时电路的输入端，NMOS晶体管的漏极与地之间连接电阻，PMOS晶体管的漏极与NMOS晶体管的源极共同连接的节点与地之间连接电容，PMOS晶体管的漏极与NMOS晶体管的源极共同连接的节点经过反相器输入与门电路的一个输入端，延时电路的输入端输入与门电路的另一输入端，与门电路的输出端为延时电路的输出端。

根据本发明的一个实施例的存储单元读写驱动电路，其中脉冲电路包括串联的PMOS晶体管和NMOS晶体管，其中PMOS晶体管的栅极连接延时电路的输入端，PMOS晶体管的源极连接电源电压，PMOS晶体管的漏极与NMOS晶体管的源极连接，NMOS晶体管的栅极连接延时电路的输入端IN，NMOS晶体管的漏极与地之间连接电阻，PMOS晶体管的漏极与NMOS晶体管的源极共同连接的节点与地之间连接电容，PMOS晶体管的漏极与NMOS晶体管的源极共同连接的节点经过相互串联的第一反相器和第二反相器与与门电路的一个输入端连接，脉冲电路的输入端IN与与门电路的另一输入端连接，与门电路的输出端作为整个脉冲电路的输出端。

为达成前述再一目的，本发明一种存储器读写操作方法，其包括：

通过输入电路输入读写命令以及写入数据和要读写的存储单元地址；

通过状态机接受读写命令及要读写的存储单元地址，依顺序依次从起始地址开始读写存储单元，在每一个存储单元读写结束后，自动累加存储单元地址，直至最后一位存储单元地址；

通过存储单元驱动电路接受状态机发送的读写命令信号，依时序产生相应的控制信号，控制对相应存储单元的读写,并向状态机反馈存储单元读写结束信号。

根据本发明的一个实施例的读写操作方法，其还包括状态机电路判断输入电路输入的命令信号是否为读写命令信号的步骤，如果输入命令信号为读写命令信号，则输出对应的起始地址读写操作信号，如果输入命令信号不为读写命令信号，则状态机返回待机状态。

根据本发明的一个实施例的读写操作方法，其还包括状态机判断存储单元读写驱动电路反馈的信号是否为读写操作结束信号的步骤，如果读写驱动电路反馈的信号为读写操作结束信号，则进行下一判断步骤，如果读写驱动电路反馈的信号不为读写操作结束信号，则继续前一步骤。

根据本发明的一个实施例的读写操作方法，其还包括状态机判断存储单元读写驱动电路反馈的信号为读写操作结束信号，则进行判断前一步骤输出读写操作信号的存储单元地址是否为最终地址的步骤，如果前一步骤输出读写操作信号的存储单元地址为最终地址，则状态机电路返回待机状态，如果前一步骤输出读写操作信号的存储单元地址不为最终地址，则存储单元地址顺序加一位产生新的读写操作存储单元地址，输出对新地址存储单元进行读写操作的信号。

本发明的存储器读写控制电路其包括输入电路、状态机、存储单元驱动电路以及输出电路等，其中根据本发明的状态机，其可以在输入起始地址和终止地址后对连续的存储单元进行自动累加读写操作，而本发明对存储单元的读写操作可以使用同一个状态机模组，这样状态机的设计比较简单可靠。

而本发明的存储单元读写驱动电路，其由两个基本单元组成，分别为延迟单元(确定信号的起始时间)、脉冲单元(信号持续的时长)，整个驱动电路的时钟信号由控制电路内部产生，其中延迟单元和脉冲单元可以通过改变相应的延迟单元的电容值以及脉冲单元的电容值进行调节，与外部时钟信号独立，能够很方便地进行调节和空中。其中在组成驱动电路时，前一延迟单元的输出作为后一延迟单元的输入，这样整个电路的效率和可靠性较高。

附图说明

图1是根据本发明的一个实施例的1T1C结构的存储器的电路结构示意图。

图2是本发明的存储单元的写入操作时的各个信号的脉冲时序图。

图3是本发明的存储单元读取操作的各个信号的脉冲时序图。

图4是根据本发明的一个实施例的组成存储单元驱动电路的延迟单元的结构示意图。

图5是根据本发明的一个实施例的组成存储单元驱动电路的脉冲单元的结构示意图。

图6是根据本发明的一个实施例的存储单元驱动电路的结构示意图。

图7是根据本发明的一个实施例的存储器读写控制电路的结构框图。

图8是根据本发明的一个实施例的存储器读写控制电路的状态机的工作流程图。

图9是根据本发明的一个实施例的存储器读写操作方法流程图。

具体实施方式

以下结合附图和具体实施例对本发明的内容做进一步详细说明。

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法或组件一起实施各实施例。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

本发明可以是关于存储器，特别是关于铁电存储器。如图1所示，其显示根据本发明的一个实施例的铁电存储器的部分结构的电路示意图。如图中所示，该铁电存储器包括用于存储数据的存储单元和用于产生参考信号的参考单元，通过参考信号与存储单元存储数据进行比较判断存储单元储存的具体数据。

根据本发明的一个实施例，该存储器是可以包括很多个存储区，每个存储区又包括多个存储块，每个存储块又可以包括阵列排列的多个同样的存储单元。为简化说明图中仅仅示例性地示出了存储单元区的两行两列的存储单元，在实际的产品中可以根据存储器的容量大小设置不同行不同列的存储单元。

如图1所示，根据本发明的一个实施例，本发明的存储器的每个存储单元包括一个晶体管和一个铁电电容器，其中晶体管为CMOS晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的存储单元的晶体管的栅极共同连接同一条字线wl，如图中所示，第一行的两个存储单元，其中存储单元Cell0的晶体管T0和存储单元Cell1的晶体管T1的栅极共同连接到字线wl0。第二行的两个存储单元，其中存储单元Cell2的晶体管T2和存储单元Cell3的晶体管T3的栅极共同连接到字线wl1。同一纵向列的存储单元的晶体管的源极共同连接于同一条位线bl，如图中所示，第一列的两个存储单元，其中存储单元Cell0和存储单元Cell2的晶体管的源极共同连接到位线bl0。第二列的两个存储单元，其中存储单元Cell1和Cell3的晶体管的源极共同连接到位线bl1。如图中所示，在该实施例中存储单元的铁电电容Ccell0、Ccell1、Ccell2、Ccell3的远离晶体管的极板共同连接至同一个共同的板线PL。

本发明的存储单元的铁电电容，其包括上极板、下极板以及位于上下极板之间的铁电材料层(未图示)。在对铁电电容施加电场时，铁电材料层的铁电畴产生极化，铁电材料层的极化在撤去施加的电场时能够保持极化状态，因此根据铁电材料层的不同极化状态可以存储“0”或者“1”不同的数据。在读取数据时，铁电材料层不同的极化方向在施加的电场方向不同时会产生不同的电荷转移，会导致与存储单元连接的位线电压不同，因此根据存储单元的位线电压可以读取存储的数据是“0”还是“1”。

在进行数据读写操作时，首先存储单元的读写控制电路控制被选中的存储单元连接的字线wl变为高电平，wl与存储单元的晶体管的栅极连接，因为wl变为高电平则晶体管导通，此时存储单元的电容的一个极板经过导通的晶体管与位线bl连接，电容的另一极板与板线pl连接，这样对位线bl和板线pl施加不同的电压即可实现对铁电电容两端施加不同的电场，如前所述，施加的电场不同，铁电电容的极化程度不同，从而利用铁电电容的极化不同，实现对铁电容存储不同的数据。

下面对存储单元读写操作的各个控制信号的脉冲时序进行说明。

请参阅图2所示，其显示根据本发明的一个实施例，在对存储单元进行数据写入时各控制信号的脉冲时序图。如图中所示，在进行数据写入时，存储器控制电路产生写入命令，此时写入命令信号的脉冲时序如图中所示，在时间点t1写入命令由低电平变为高电平，直至时间点t8，写入完成，此时写入命令的信号由高电平变为低电平。其中在时间t1至t7为写入周期，写入周期信号在时间点t1由低电平变为高电平，直至时间点t7，写入完成，此时写入周期信号由高电平变为低电平，写入周期结束。

在进行存储单元的写入时，首先需要确定需要写入数据的存储单元的地址，因为存储单元为阵列排布，通过行解码器(未图示)和列解码器(未图示)可以确定需要写入存储单元的具体地址。当确定需要写入存储单元的地址后，给被选中的存储单元的晶体管的栅极连接的字线wl加电压，在比写入命令延迟一定时间的时间点t2存储单元的晶体管栅极连接的字线由低电平变为高电平，被选中的存储单元的晶体管导通，此时铁电电容的一个极板经过导通的晶体管与位线bl连接，铁电电容的另一个极板与板线pl连接，通过对位线和pl施加不同的电压来写入不同的数据。

在字线wl变为高电平之后，需要控制存储单元的板线pl和位线bl的电压。本发明的存储单元，为保证读取数据的准确性，在给板线和位线施加电压之前，先对存储单元的位线进行清零放电，位线清零信号bl2zero在未进行写入操作时为高电平，当字线wl变为高电平之后延迟一端时间，在时间t3，位线清零信号由高电平变为低电平，然后在写入操作期间的t3至t7时间，位线清零信号bl2zero都维持为低电平信号。

请继续参阅图2所示，在位线清零信号变为低电平的时间点t3，读写控制电路的写入使能信号wrn由低电平变为高电平，可以开始进行写入操作。在写入使能信号变为高电平后延迟一定时间，在时间点t4给与铁电电容一个极板连接的位线bl施加电压，位线电压由低电平变为高电平，当进行的是写“0”操作时，与铁电电容的另一极板连接的板线pl施加电压，在比位线电压变化的时间点t4延迟一定时间的时间点t5板线电压由低电平变为高电平，此时对铁电电容施加的电压vbl-vpl为反向电场，实现写“0”操作。当进行写“1”操作时，在时间点t6，与铁电电容的另一极板连接的板线pl的电压由高电平变为低电平，此时对铁电电容施加的电压为vbl-vpl为正向电场，实现写“1”操作。

请参阅图3所示，其显示根据本发明的一个实施例，在进行数据读操作时各控制信号的脉冲时序图。如图中所示，当需要对存储单元进行读取操作时，存储器的读写控制电路会产生一个读取命令信号(cmdread)，该读取命令信号的脉冲时序如图中所示，为一个在时间t1从低电平变为高电平，从时间t1起始至时间t10维持高电平的信号。其中从时间t1至t8为读取操作的时间周期，而时间t8至t10为输出读取结果的时间周期。其中读取周期信号Read_cycle为在时间t1从低电平变为高电平，自时间t1至t8维持高电平的信号。

在进入读取数据周期后，相对于读取周期信号Read_cycle延迟一定时间，在时间t3时读写驱动电路控制选定的需要读取的存储单元所连接的字线wl从低电平变为高电平，此时存储单元的晶体管导通，然后字线wl自时间t1至t9维持高电平信号。

在读取存储单元的数据时，是通过在铁电电容两端的板线pl和位线bl施加电压，通过将存储单元的位线电压与参考电压进行比较，判断存储单元存储的数据。因此在字线wl变为高电平之后，需要控制存储单元的板线pl和位线bl的电压。本发明的存储单元，为保证读取数据的准确性，在给板线和位线施加电压之前，先对存储单元的位线进行清零放电，位线清零信号bl2zero在未进行读取操作时为高电平，当字线wl变为高电平之后延迟一端时间，在时间t3，位线清零信号由高电平变为低电平，然后在读取操作期间的t3至t8时间，位线清零信号bl2zero都维持为低电平信号。

在位线清零信号变为低电平后，延迟一段时间，在时间t4开始对存储单元的板线pl施加电压，此时板线pl的电压从低电平变为高电平。当与铁电电容的一个极板连接的pl施加高电平后，在电场的作用下铁电电容的铁电材料层的铁电畴发生极化，形成极化后的电场，这样与铁电电容的另一极板连接的位线bl的电压发生变化，由0变为高电平。根据铁电电容原先存储的数据不同，bl产生的位线电压不同，因此通过将bl的电压与参考电压经过电压比较器的比较可感测出原先铁电电容存储的数据是“0”还是“1”。

继续参阅图3所示，时间t4至t6期间为存储单元数据读取感测期间，感测出的存储单元存储数据先据经过锁存电路锁存起来，在完成存储单元数据读取的感测之前的时间t5触发锁存电路的触发信号，锁存电路的触发信号为一个脉冲信号。

因为铁电存储器读取数据时对铁电电容施加的电场会使铁电材料的铁电畴发生极化翻转，因此读取后会破坏原先存储在铁电电容中的数据，所以在感测阶段结束后需要将原先存储于铁电电容中的数据重新写回存储单元。因此在时间点t6需要改变加在铁电电容两个极板之间的电压，也即改变存储单元连接的位线和板线的电压。在时间点t6写回信号由低电平变为高电平，开始执行写回操作，直至时间点t8完成写回操作，写回信号再次由高电平变为低电平。

其中如果原先存储单元存储的数据为“0”，则在写回“0”信号至存储单元时，此时bl的电压在驱动电路的控制下由原来的电压V0变为高电平，而此时pl的电压仍为高电平，这样位线与板线之间的电压差为0，实现数据“0”的写入，在时间t7完成数据“0”的写回。同时在时间点t7，板线电压pl变为低电平，而位线电压如图中虚线所示为高电平，因此位线与板线之间的电压差为一个绝对值为大于0的值，实现数据“1”的写入。

由以上对存储单元的读写的脉冲时序可以看到，对于存储单元的读写操作，都是从接收到读写操作命令开始，然后经过一定时间的延迟，产生另一控制信号，而每个控制信号会持续一段时间。因此为产生相应的控制信号，需要设计相应的控制信号产生电路，而相应的控制信号需要确定控制信号的起始时间(同时也是相对前一信号的延迟时间)和控制信号的持续时间，所以根据本发明的一个实施例，本发明的存储单元读写控制电路，其包括产生一定时间延迟的延迟电路，以及控制信号持续一段时间的脉冲电路。

请参阅图4所示，其显示根据本发明的一个实施例的延迟电路的结构示意图。如图中所示，其包括串联的PMOS晶体管P1和NMOS晶体管N1，其中PMOS晶体管P1的栅极连接延时电路的输入端IN，PMOS晶体管P1的源极连接电源电压，PMOS晶体管P1的漏极与NMOS晶体管N1的源极连接，NMOS晶体管N1的栅极连接延时电路的输入端IN，NMOS晶体管N1的漏极与地之间连接电阻R1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点与地之间连接电容C1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A经过反相器41输入与门电路42的一个输入端，延时电路的输入端IN输入与门电路42的另一输入端，与门电路42的输出端为延时电路的输出端。

请参阅图4中的延迟电路的输入输出脉冲时序图。当在时间点t1，输入信号输入延迟电路的输入端IN，输入脉冲信号IN由低电平变为高电平，此时延迟电路的PMOS晶体管截止，而NMOS晶体管导通，PMOS晶体管与NMOS晶体管连接的节点A的电压经过电阻R1和电容C1构成的RC电路进行放电，节点A的电压经过RC电路放电的时间后变为接地，即A节点电压变为低，经过反相器后变为高，这样经过与门电路之后延迟电路输出在时间点t2变为高电平。所以输出信号OUT相对输入信号的延迟的时间T1与电阻R1和电容C1的大小有关，通过调节电阻R1和电容C1的大小即可控制输出信号相对于输入信号的延迟时间。

请参阅图5所示，其显示根据本发明的一个实施例的脉冲电路的结构示意图。如图中所示，其包括串联的PMOS晶体管P2和NMOS晶体管N2，其中PMOS晶体管P2的栅极连接延时电路的输入端IN，PMOS晶体管P2的源极连接电源电压，PMOS晶体管P2的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极连接延时电路的输入端IN，NMOS晶体管N2的漏极与地之间连接电阻R2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点与地之间连接电容C2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B经过相互串联的第一反相器51和第二反相器52与与门电路53的一个输入端连接，脉冲电路的输入端IN与与门电路53的另一输入端连接，与门电路53的输出端作为整个脉冲电路的输出端。

请参阅图5中所示的脉冲电路的输入输出信号脉冲时序图，在时间点t1时，输入信号输入延迟电路的输入端IN，输入脉冲信号IN由低电平变为高电平，此时延迟电路的PMOS晶体管截止，而NMOS晶体管导通，PMOS晶体管与NMOS晶体管连接的节点B的电压经过电阻R2和电容C2构成的RC电路进行放电，节点B开始的电压为高，经过第一反相器51和第二反相器52后还为高，这样与门电路的两个输入端均为高，与门电路的输出也为高电平，即图示的PULSE信号在输入信号IN变为高的t1时间也变为高，当经过电阻R2和电容C2构成的RC电路进行放电一段时间后，节点B的电压变为低，经过第一反相器51和第二反相器52后还为低，这样与门电路的一个输入端为输入信号IN为高，另一个输入端为节点B的电压为低，因此与门电路的输出为低，即图示的PULSE信号在时间点t2变为低电平。而t1至t2之间的时间段即脉冲信号持续的时间T2，该脉冲持续的时间与电阻R2和电容C2构成的RC电路的放电时间有关，调节电阻R2和电容C2的大小即可调节RC电路的放电时间，即可调节脉冲信号的持续时间。

由图4所示的延迟电路可以确定延迟电路输出信号相对于输入信号的延迟时间，而由图5所示的脉冲电路可以确定脉冲电路的输出信号即脉冲信号的持续时间，因此本发明的存储单元驱动电路的各个控制信号电路是由图4所示的延迟电路和图5所示的脉冲电路组成的控制电路。而结合图2和图3所示的本发明的存储单元的各控制信号的脉冲时序图，本发明的各个控制信号的脉冲是相对于前一控制信号延迟一段时间的脉冲信号，而且每个控制信号的脉冲是维持一定时间。

请参阅图6所示，其显示本发明的存储单元读写控制电路的结构示意图，如图中所示，本发明的存储单元读写控制电路其包括各个控制信号电路单元，例如字线WL驱动电路、位线清零驱动电路、板线PL电路、位线BL电路、以及回写使能信号WRN电路等，在该图示中仅仅是示例性地列举了几个重点的控制信号电路，本发明的存储单元读写控制电路并非仅仅由这几个电路构成，其他控制信号电路并未一一列举详细说明。如图6中所示，各个控制信号电路由图4所示的延迟电路和图5所示的脉冲电路组成，各个控制信号电路依据信号依据图3所示的读取控制信号的脉冲时序图中各控制信号的延迟时间依序串联连接，即前一控制信号的延迟电路的输出为后一控制信号电路的延迟电路的输入。

请结合图3所示，读取操作命令信号cmdread作为存储单元驱动电路的输入信号，该输入信号输入WL驱动电路的WL驱动延迟电路的输入端，即该cmdread信号相当于图4中延迟电路的输入信号IN，经过图3中时间t2-t1的时间延迟后WL驱动延迟电路输出一个比cmdread信号延迟t2-t1时间的WL驱动信号，而WL驱动信号相当于图5中的脉冲电路的输入信号IN，经过WL驱动脉冲电路可确定WL驱动信号脉冲的持续时间。

WL驱动信号作为BL清零信号的输入信号，输入BL清零信号控制电路的BL清零延迟电路，结合图3所示，经过图3中时间t3-t2的时间延迟后BL清零延迟电路输出一个比WL驱动信号延迟t3-t2时间的BL清零信号，而BL清零信号相当于图5中的脉冲电路的输入信号IN，经过BL清零脉冲电路可确定BL清零信号脉冲的持续时间。

BL清零信号作为PL驱动信号的输入信号，输入PL驱动信号控制电路的PL驱动延迟电路，结合图3所示，经过图3中时间t4-t3的时间延迟后PL驱动延迟电路输出一个比BL清零信号延迟t4-t3时间的PL驱动信号，而PL驱动信号相当于图5中的脉冲电路的输入信号IN，经过PL驱动脉冲电路可确定PL驱动信号脉冲的持续时间。

同样的，BL驱动信号可以由BL驱动延迟电路产生一个比前一控制信号的延迟一定时间的BL驱动信号，而BL驱动信号的脉冲持续时间可以由BL驱动脉冲电路确定。写回使能信号WRN可以由WRN驱动延迟电路产生一个比前一控制信号的延迟一定时间的WRN驱动信号，而WRN驱动信号的脉冲持续时间可以由WRN驱动脉冲电路确定。

所以本发明的存储单元驱动电路的各个控制信号电路是串联连接，前一控制信号电路的延迟电路的输出为后一控制信号电路的延迟电路的输入。因为后面的控制信号必然比前面的控制信号延迟一段时间，这样每个控制信号哪个信号在前，哪个信号在后，不会发生错误，时间上不会发生重叠。而且因为延时是累加的，所有的延时都不浪费。另外通过调节延迟电路和脉冲电路的电阻和电容，延时可以精确控制不会出错。

请参阅图7所示，其显示根据本发明的一个实施例的存储器的存储单元及其读写控制电路对存储器单元读写的信号传输流程示意图。如图中所示，本发明的存储器读写控制电路其包括信号输入电路、状态机、存储单元驱动电路以及输出电路。其中该信号输入电路用于接收读写命令信号、读写的存储单元地址信号以及向存储单元写入的数据。根据本发明的一个实施例，该信号输入电路可以是串行外设接口电路(serial peripheralinterface，SPI)，其一个输入端接收输入的读写命令信号、读写的存储单元地址信号以及向存储单元写入的数据，一个输出端输出经过译码处理的读写命令信号、经过译码的读写存储单元地址以及需要向存储单元写的输入数据。其中存储单元的地址可以是独立的存储单元地址，例如内容可寻址存储器单元(content-addressable memory cell，CAM Cell)，或者存储单元地址可以是包括起始存储单元地址和最终存储单元地址的连续存储单元地址段的地址。关于串行外设接口电路的具体结构及信号传输规则，此处不再详细说明。信号输入电路将接收到的读写命令、存储单元地址以及存储单元写入的数据输入状态机，状态机根据接收到的信号输出读写控制信号，其中读写控制信号输入存储单元驱动电路，所述存储单元驱动电路的结构即如前述图6所示的存储单元驱动电路，此处也不再详细说明。而输出电路为读取操作时的信号输出电路，可以采用并行输入串行输出电路，关于输出电路的具体结构此处也不再详细说明，此处将重点说明本发明的状态机的工作机制。

根据本发明的一个实施例的存储器可以划分为不同的存储区，存储区再划分为不同的存储块，每个存储块包括结构相同的呈阵列排布的存储单元。在对存储单元进行数据读写时，需要确定所读写的存储单元的具体地址，例如该存储单元是某个存储块的某行某列。一个存储单元只能存储要么“0”要么“1”的两位数据，因此在对存储器进行读写操作时，可能需要读写连续的多个存储单元。因此在连续读写多个存储单元时需要设计一种读写控制时序逻辑电路来控制对连续存储单元的读写。本发明的状态机即一种时序逻辑电路，关于状态机的具体电路结构可以采用现有的各种器件构成，例如可以由D触发器构成，此处不对状态机的具体结构详细说明。

请参阅图8所示，其显示本发明的状态机的工作流程图。如图中所示，本发明的状态机在未接到读写命令时处于待机状态，当状态机接收到输入电路输入的输入信号时，首先判断接收到的信号是否为读写命令信号，当判断接收到的信号为读写命令信号时，状态机切换为读写状态，然后初始化存储单元的地址，该地址为由输入电路输入的需要读写的存储单元的起始地址。初始化存储单元的起始地址后，状态机发送读写控制信号给存储单元驱动电路，由存储单元驱动电路执行读写操作，具体的读写操作前述已经说明，即控制存储单元的字线、位线以及板线等控制信号，此处不再重复说明。存储单元驱动电路在对初始地址的存储单元执行读写操作后，在该地址的存储单元读写操作结束时产生读写操作结束信号，并将该读写操作结束信号传输给状态机。状态机一直保持读写状态，并判断读写是否结束，当状态机接收到存储单元驱动电路发送的读写操作结束信号时则进行下一步判断读写操作的地址是否为最终地址，如果读写操作的地址为最终地址，则状态机回到初始的待机状态，如果读写操作的地址不是最终地址，则状态机自动将读写的存储单元的地址增加一位，继续进行下一地址的存储单元的读写操作，如此循环操作，地址累加，直至读写的存储单元的地址为最终地址。

本发明的状态机只需要判断接收的命令是否为读写命令、读写操作的时间是否结束以及读写的地址是否为最终地址，所以对于读取操作和写入操作可以采用同样的状态机，因此状态机电路的设计可以简单可靠。

请参阅图9所示，其显示本发明的存储器读写控制方法的流程图，如图中所示，本发明的存储器读写控制方法，其包括：

步骤S91:通过输入电路输入读写命令以及写入数据和要读写的存储单元地址。如前所述，输入电路的一个输入端接收输入的读写命令信号、读写的存储单元地址信号以及向存储单元写入的数据，一个输出端输出经过译码处理的读写命令信号、经过译码的读写存储单元地址以及需要向存储单元写的输入数据。

步骤S92:状态机接受读写命令及要读写的存储单元地址，依顺序依次从起始地址开始读写存储单元，在每一个存储单元读写结束后，自动累加存储单元地址，直至最后一位存储单元地址。具体的方法如前述结合图8所示的状态机工作流程机制进行的说明。如前所述，存储单元的地址也包括独立的存储单元，在对某些独立地址的存储单元进行读写操作时也可以不使用状态机的自动累加地址，而直接进行相应地址的读写操作。

步骤S93:存储单元驱动电路接受状态机发送的读写命令信号，依时序产生相应的控制信号，控制对相应存储单元的读写,并向状态机反馈存储单元读写结束信号。其中存储单元驱动电路的结构可以参考前述结合图4至图6的说明，存储单元驱动电路产生的各个控制信号以及各控制信号的脉冲时序图可以参考前述结合图2和图3的说明。

本发明的存储器读写控制电路其包括输入电路、状态机、存储单元驱动电路以及输出电路等，其中根据本发明的状态机，其可以在输入起始地址和终止地址后对连续的存储单元进行自动累加读写操作，而本发明对存储单元的读写操作可以使用同一个状态机模组，这样状态机的设计比较简单可靠。

而本发明的存储单元读写驱动电路，其由两个基本单元组成，分别为延迟单元(确定信号的起始时间)、脉冲单元(信号持续的时长)，整个驱动电路的时钟信号由控制电路内部产生，其中延迟单元和脉冲单元可以通过改变相应的延迟单元的电容值以及脉冲单元的电容值进行调节，与外部时钟信号独立，能够很方便地进行调节和空中。其中在组成驱动电路时，前一延迟单元的输出作为后一延迟单元的输入，这样整个电路的效率和可靠性较高。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明权利要求书的保护范围。

Claims (10)

1.一种存储器读写控制电路，其包括：

输入电路，其接收输入信号，输出读写控制信号，其中其输入信号包括读写控制命令、存储单元地址以及需写入的数据；

状态机电路，其接收输入电路输入的控制信号以及读写驱动电路反馈的存储单元读写结束信号，输出存储单元读写信号，从起始地址按照顺序依次对存储单元进行数据读写直至终止地址；

存储单元读写驱动电路，其接收状态机电路输出的存储单元读写信号对存储单元进行数据读写，并向状态机电路反馈每个存储单元读写结束信号，其中所述存储单元读写驱动电路包括字线控制电路、位线控制电路、板线控制电路，回写使能控制电路，锁存控制电路，其中所述读写驱动电路中的各控制电路依次连接，每个电路包括延时电路和脉冲电路，其中前一控制电路的延时电路的输出为后一控制电路的延时电路的输入，其中延迟电路包括串联的PMOS晶体管P1和NMOS晶体管N1，其中PMOS晶体管P1的栅极连接延时电路的输入端IN，PMOS晶体管P1的源极连接电源电压，PMOS晶体管P1的漏极与NMOS晶体管N1的源极连接，NMOS晶体管N1的栅极连接延时电路的输入端IN，NMOS晶体管N1的漏极与地之间连接电阻R1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A与地之间连接电容C1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A经过反相器输入第一与门电路的一个输入端，延时电路的输入端IN输入第一与门电路的另一输入端，第一与门电路的输出端为延时电路的输出端，其中所述脉冲电路包括串联的PMOS晶体管P2和NMOS晶体管N2，其中PMOS晶体管P2的栅极连接延时电路的输入端IN，PMOS晶体管P2的源极连接电源电压，PMOS晶体管P2的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极连接延时电路的输入端IN，NMOS晶体管N2的漏极与地之间连接电阻R2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B与地之间连接电容C2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B经过相互串联的第一反相器和第二反相器与第二与门电路的一个输入端连接，脉冲电路的输入端IN与第二与门电路的另一输入端连接，第二与门电路的输出端作为整个脉冲电路的输出端。

2.如权利要求1所述的存储器读写控制电路，其中输入电路为串行外设接口电路(SPI)。

3.如权利要求1所述的存储器读写控制电路，其中状态机电路其工作流程为，接收输入电路的输入信号后判断是否为读写命令信号，如果是则输出向起始地址的存储单元进行读写的控制信号给存储单元读写驱动电路，然后接收到存储单元读写驱动电路反馈的起始地址存储单元读写结束信号，判断读写的存储单元地址是否为终止地址，如果是则返回待机状态，如果不是，则存储单元地址依序增加并向存储单元读写驱动电路输出对增加一位地址的存储单元进行读写的命令。

4.如权利要求3所述的存储器读写控制电路，其中所述状态机电路其是由D触发器和计时器组成的时序逻辑电路。

5.如权利要求1所述的存储器读写控制电路，其中读取操作和写入操作采用相同的状态机电路。

6.一种存储单元读写驱动电路，其包括：

不同控制信号产生电路，每个控制信号产生电路包括延迟电路和脉冲电路，其中：

延迟电路包括输入端和输出端，输出端的输出信号为根据输入信号产生的相对输入信号延迟一定时间的输出信号，其中延迟电路包括串联的PMOS晶体管P1和NMOS晶体管N1，其中PMOS晶体管P1的栅极连接延时电路的输入端IN，PMOS晶体管P1的源极连接电源电压，PMOS晶体管P1的漏极与NMOS晶体管N1的源极连接，NMOS晶体管N1的栅极连接延时电路的输入端IN，NMOS晶体管N1的漏极与地之间连接电阻R1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A与地之间连接电容C1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A经过反相器输入第一与门电路的一个输入端，延时电路的输入端IN输入第一与门电路的另一输入端，第一与门电路的输出端为延时电路的输出端；

脉冲电路，包括输入端和输出端，输出端的输出信号为根据输入信号产生的持续一定时间的脉冲信号，其中脉冲电路包括串联的PMOS晶体管P2和NMOS晶体管N2，其中PMOS晶体管P2的栅极连接延时电路的输入端IN，PMOS晶体管P2的源极连接电源电压，PMOS晶体管P2的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极连接延时电路的输入端IN，NMOS晶体管N2的漏极与地之间连接电阻R2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B与地之间连接电容C2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B经过相互串联的第一反相器和第二反相器与第二与门电路的一个输入端连接，脉冲电路的输入端IN与第二与门电路的另一输入端连接，第二与门电路的输出端作为整个脉冲电路的输出端；

前一控制信号产生电路的延迟电路的输出端连接于后一控制信号产生电路的延迟电路的输入端。

7.一种存储器读写操作方法，其包括：

通过输入电路输入读写命令以及写入数据和要读写的存储单元地址；

通过状态机接受读写命令及要读写的存储单元地址，依顺序依次从起始地址开始读写存储单元，在每一个存储单元读写结束后，自动累加存储单元地址，直至最后一位存储单元地址；

通过存储单元读写驱动电路接受状态机发送的读写命令信号，依时序产生相应的控制信号，控制对相应存储单元的读写,并向状态机反馈存储单元读写结束信号，其中所述存储单元读写驱动电路包括字线控制电路、位线控制电路、板线控制电路，回写使能控制电路，锁存控制电路，其中所述读写驱动电路中的各控制电路依次连接，每个电路包括延时电路和脉冲电路，其中前一控制电路的延时电路的输出为后一控制电路的延时电路的输入，其中延迟电路包括串联的PMOS晶体管P1和NMOS晶体管N1，其中PMOS晶体管P1的栅极连接延时电路的输入端IN，PMOS晶体管P1的源极连接电源电压，PMOS晶体管P1的漏极与NMOS晶体管N1的源极连接，NMOS晶体管N1的栅极连接延时电路的输入端IN，NMOS晶体管N1的漏极与地之间连接电阻R1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A与地之间连接电容C1，PMOS晶体管P1的漏极与NMOS晶体管的源极共同连接的节点A经过反相器输入第一与门电路的一个输入端，延时电路的输入端IN输入第一与门电路的另一输入端，第一与门电路的输出端为延时电路的输出端，其中所述脉冲电路包括串联的PMOS晶体管P2和NMOS晶体管N2，其中PMOS晶体管P2的栅极连接延时电路的输入端IN，PMOS晶体管P2的源极连接电源电压，PMOS晶体管P2的漏极与NMOS晶体管N2的源极连接，NMOS晶体管N2的栅极连接延时电路的输入端IN，NMOS晶体管N2的漏极与地之间连接电阻R2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B与地之间连接电容C2，PMOS晶体管P2的漏极与NMOS晶体管的源极共同连接的节点B经过相互串联的第一反相器和第二反相器与第二与门电路的一个输入端连接，脉冲电路的输入端IN与第二与门电路的另一输入端连接，第二与门电路的输出端作为整个脉冲电路的输出端。

8.根据权利要求7所述的读写操作方法，其还包括状态机电路判断输入电路输入的命令信号是否为读写命令信号的步骤，如果输入命令信号为读写命令信号，则输出对应的起始地址读写操作信号，如果输入命令信号不为读写命令信号，则状态机返回待机状态。

9.根据权利要求7所述的读写操作方法，其还包括状态机判断存储单元读写驱动电路反馈的信号是否为读写操作结束信号的步骤，如果读写驱动电路反馈的信号为读写操作结束信号，则进行下一判断步骤，如果读写驱动电路反馈的信号不为读写操作结束信号，则继续前一步骤。

10.根据权利要求7所述的读写操作方法，其还包括状态机判断存储单元读写驱动电路反馈的信号为读写操作结束信号，则进行判断前一步骤输出读写操作信号的存储单元地址是否为最终地址的步骤，如果前一步骤输出读写操作信号的存储单元地址为最终地址，则状态机电路返回待机状态，如果前一步骤输出读写操作信号的存储单元地址不为最终地址，则存储单元地址顺序加一位产生新的读写操作存储单元地址，输出对新地址存储单元进行读写操作的信号。