TWI591637B

TWI591637B - 半導體裝置

Info

Publication number: TWI591637B
Application number: TW102135734A
Authority: TW
Inventors: 河野隆司
Original assignee: 瑞薩電子股份有限公司
Priority date: 2012-10-24
Filing date: 2013-10-02
Publication date: 2017-07-11
Also published as: US9053806B2; JP2014086111A; CN103778944A; US20140177341A1; JP6088201B2; TW201421475A; US20150235710A1; CN103778944B

Description

半導體裝置

本發明係關於半導體裝置，可較佳利用於例如具備感測放大器之半導體裝置。

自先前，半導體記憶裝置中設置有將自記憶胞讀出之微小電壓放大至電源電壓之感測放大器。且，已提出有對感測放大器之偏移電壓進行補償之各種偏移補償電路。

“M.-F.Chang,S.-J.Shen,C.-C.Liu,C.-W.Wu,Y.-F.Lin,S.-C.Wu,C.-E.Huang,H.-C.Lai,Y.-C.King,C.-J.Lin,H.-J.Liao,Y.-D.Chih,H.Yamauchi,“An Offset-Tolerant Current-Sampling-Based Sense Amplifier for Sub-100nA-Cell-Current Nonvolatile Memory”,IEEE International Solid-State Circuits Conference,Dig.Of Tech.Papers,pp.206-208,2011”之偏移補償電路中，首先，將感測放大器之兩個P通道MOS電晶體進行二極體連接，使兩個電晶體中分別流動有胞電流及參照電流，將兩個電晶體之閘極-源極間電壓分別保持於兩個電容器。此時，兩個電晶體之閾值電壓之差已被修正之閘極-源極間電壓係由兩個電容器保持。接著，對兩個電晶體進行交叉耦合式連接，而開始感測動作。

再者，日本專利特開2011-175689號公報之偏移補償電路中，於兩條資料匯流排之間連接有感測放大器。於將兩條資料匯流排預充電至特定電壓後，將一條資料匯流排之電荷分配給電容器以降低資料匯流排之電壓，而啟動感測放大器以記憶讀出資料信號。於每條資料匯流排，分複數個階段變更電容器之電容值而進行該動作。基於所記憶之複數種讀出資料信號，決定於讀出動作時連接於資料匯流排之電容器之電容值。

上述非專利文獻中，因於每個讀出動作對兩個電容器充電，而有讀出速度變慢之問題。

再者，日本專利特開2011-175689號公報中，因於每條資料匯流排，分複數個階段變更電容器之電容值而記憶讀出資料信號，並基於所記憶之複數種讀出資料信號決定電容器之電容值，而存在構成複雜化之問題。

根據一實施形態，本申請案之半導體裝置係將第1及第2節點預充電至相同之電壓後啟動感測放大器，並基於此時之感測放大器之輸出信號降低第1或第2節點之電壓。

根據一實施形態，可以簡單之構成謀求讀出速度之高速化。

本發明之上述及其他目的、特徵、態樣及有利點可根據與應結合隨附圖式理解之本發明之相關之以下說明予以明瞭。

1‧‧‧微控制晶片

2‧‧‧SRAM

3‧‧‧CPU

4‧‧‧高速CPU匯流排

5‧‧‧I/F電路

6‧‧‧匯流排橋接器

9‧‧‧I/F電路

10‧‧‧重寫控制電路

11‧‧‧周邊電路

12‧‧‧分配控制電路

13‧‧‧PLL電路

14‧‧‧電源電路

15‧‧‧埠部

17‧‧‧感測放大器

20‧‧‧N通道MOS電晶體

20A‧‧‧N通道MOS電晶體

21‧‧‧P通道MOS電晶體

21A‧‧‧P通道MOS電晶體

22‧‧‧P通道MOS電晶體

23‧‧‧P通道MOS電晶體

24‧‧‧P通道MOS電晶體

25‧‧‧定電流源

26‧‧‧定電流源

27‧‧‧P通道MOS電晶體

28‧‧‧P通道MOS電晶體

29‧‧‧P通道MOS電晶體

30‧‧‧P通道MOS電晶體

31‧‧‧P通道MOS電晶體

31A‧‧‧P通道MOS電晶體

32‧‧‧P通道MOS電晶體

33‧‧‧P通道MOS電晶體

34‧‧‧P通道MOS電晶體

35‧‧‧定電流源

36‧‧‧定電流源

40‧‧‧P通道MOS電晶體

41‧‧‧P通道MOS電晶體

42‧‧‧P通道MOS電晶體

43‧‧‧P通道MOS電晶體

44‧‧‧N通道MOS電晶體

45‧‧‧N通道MOS電晶體

46‧‧‧N通道MOS電晶體

50‧‧‧暫存器

51‧‧‧N通道MOS電晶體

52‧‧‧N通道MOS電晶體

53‧‧‧反相器

54‧‧‧反相器

55‧‧‧反相器

56‧‧‧NAND閘極

60‧‧‧電容器

61‧‧‧N通道MOS電晶體

62‧‧‧電容器

63‧‧‧N通道MOS電晶體

64‧‧‧暫存器

65‧‧‧NAND閘極

66‧‧‧NAND閘極

70‧‧‧AND閘極

71‧‧‧NAND閘極

72‧‧‧NAND閘極

80‧‧‧暫存器

81‧‧‧N通道MOS電晶體

82‧‧‧N通道MOS電晶體

83‧‧‧反相器

84‧‧‧NAND閘極

85‧‧‧EX-NOR閘極

86‧‧‧EX-NOR閘極

87‧‧‧NAND閘極

88‧‧‧NAND閘極

ADD‧‧‧位址信號

B1‧‧‧觸排

B2‧‧‧觸排

B3‧‧‧觸排

B4‧‧‧觸排

BK0‧‧‧區塊

BK1‧‧‧區塊

BL1‧‧‧位元線

BL1A‧‧‧位元線

BL2‧‧‧位元線

BL2A‧‧‧位元線

BW‧‧‧信號

CLK‧‧‧內部時脈信號

CLKE‧‧‧內部時脈信號

CT‧‧‧電容器

D‧‧‧資料信號

DOCN‧‧‧信號

IO‧‧‧輸入輸出緩衝器

LG‧‧‧邏輯電路

MA‧‧‧記憶陣列

MBL‧‧‧主位元線

MC1‧‧‧記憶胞

MC2‧‧‧記憶胞

MD‧‧‧MG驅動器

MG1‧‧‧記憶閘極線

MG2‧‧‧記憶閘極線

MT‧‧‧記憶單晶體

N1‧‧‧節點

N2‧‧‧節點

N3‧‧‧節點

N4‧‧‧節點

N5‧‧‧節點

N6‧‧‧節點

N7‧‧‧節點

N8‧‧‧節點

N9‧‧‧節點

OCD1‧‧‧信號

OCD2‧‧‧信號

OS‧‧‧信號

OSA‧‧‧信號

PCN‧‧‧信號

PCS‧‧‧信號

PS‧‧‧電源開關

Q‧‧‧讀出資料信號

RA‧‧‧位址信號

REF1‧‧‧信號

REF2‧‧‧信號

RSTB‧‧‧外部重設信號

RSTN‧‧‧內部重設信號

SAE‧‧‧信號

SD‧‧‧SL驅動器

SL1‧‧‧源極線

SL2‧‧‧源極線

ST‧‧‧選擇電晶體

t‧‧‧時間

T1‧‧‧第1次感測期間

T2‧‧‧第2次感測期間

Trd‧‧‧特定時間

Ts1‧‧‧時間

Ts2‧‧‧時間

V3‧‧‧電壓

V4‧‧‧電壓

VCC‧‧‧外部電源電壓

VDD‧‧‧內部電源電壓

VDDON‧‧‧信號

VR‧‧‧參照電壓

VSS‧‧‧接地電壓

VT1‧‧‧閾值電壓

VT2‧‧‧閾值電壓

VW‧‧‧重寫用內部電壓

VWG‧‧‧內部電壓產生電路

WD‧‧‧WL驅動器

WL1‧‧‧字元線

WL2‧‧‧字元線

YA‧‧‧信號

YB‧‧‧信號

YC‧‧‧Y系電路

圖1係表示本申請案之形態1之微控制晶片之構成之方塊圖。

圖2係表示圖1所示之記憶陣列之構成之電路方塊圖。

圖3係表示圖2所示之子陣列及感測放大帶之要部之電路圖。

圖4(a)、(b)係用於對圖3所示之感測放大器之偏移電壓及其補償方法進行說明之時序圖。

圖5(a)-(e)係表示對圖1所示之微控制晶片通電後之晶片初始化序列之時序圖。

圖6(a)-(m)係表示圖3所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。

圖7係表示本申請案之實施形態2之微控制晶片所包含之快閃記憶體之要部之電路圖。

圖8(a)-(n)係表示圖7所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。

圖9係表示本申請案之實施形態3之微控制晶片所包含之快閃記憶體之要部之電路圖。

圖10(a)-(k)係表示圖9所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。

圖11係表示本申請案之實施形態4之微控制晶片所包含之快閃記憶體之要部之電路圖。

圖12(a)-(l)係表示圖11所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。

圖13係表示本申請案之實施形態5之微控制晶片所包含之快閃記憶體之要部之電路圖。

圖14(a)-(n)係表示圖13所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。

圖15(a)-(n)係表示圖13所示之快閃記憶體之偏移感測動作及讀出動作之另一時序圖。

[實施形態1]

本申請案之適用範圍並非限定於特定之記憶體，而亦可適用於非揮發性記憶體、揮發性記憶體、通用記憶體、及混載記憶體之任一種記憶體，且並非限定於特定之記憶胞構成。此處，作為一例，對將本申請案適用於具有分割閘極型記憶胞之微控制器混載非揮發性快閃記憶體之情形進行說明。

如圖1所示，本申請案之實施形態1之微控制晶片1具備：SRAM(Stat IC Random Access Memory：靜態隨機存取記憶體)2、CPU(Central Processing Unit：中央處理單元)3、高速CPU匯流排4、及I/F(interface：介面)電路5、9。且，該微控制晶片1具備匯流排橋接器6；快閃記憶體7、8；重寫控制電路10、及周邊匯流排11。

SRAM2及快閃記憶體7記憶資料。快閃記憶體8記憶程式。SRAM2與CPU3係藉高速CPU匯流排4而相互連接。自CPU3經由高速CPU匯流排4、匯流排橋接器6、周邊電路11、及重寫控制電路10，對快閃記憶體7及8賦予重寫用之位址信號WA及資料信號D。

再者，自CPU3經由高速CPU匯流排4、匯流排橋接器6、周邊電路11、及I/F電路9，對快閃記憶體7賦予讀出用之位址信號RA，而沿相反路徑自快閃記憶體7對CPU3賦予讀出資料信號Q。且，自CPU3經由高速CPU匯流排4及I/F電路5對快閃記憶體8賦予讀出用之位址信號RA，而沿相反路徑自快閃記憶體8對CPU3賦予構成程式之讀出資料信號Q。

再者，微控制晶片1係連接於分配控制電路12、PLL(phase locked loop：鎖相迴路)電路13、電源電路14、及埠部15。分配控制電路12對外部重設信號RSTB作出響應，而將內部重設信號RSTN賦予晶片1。PLL電路13生成與外部時脈信號CLKE同步之內部時脈信號CLK，並將其賦予晶片1。電源電路14基於外部電源電壓VCC及外部接地電壓VSS而生成內部電源電壓VDD與信號VDDON，並將其賦予晶片1。信號VDDON係提示內部電源電壓VDD已達到特定位準之信號。埠部15係進行外部與晶片1之間之位址信號ADD及資料信號D、Q之收發。

再者，快閃記憶體7包含記憶陣列MA、MG驅動器MD、WL驅動器WD、SL驅動器SD、Y系電路YC、電源開關PS、內部電壓產生電路 VWG、及邏輯電路LG。快閃記憶體8包含複數個(圖中為4個)觸排B1~B4。各觸排B包含兩個記憶陣列MA、WL驅動器WD、MG驅動器MD、SL驅動器SD、Y系電路YC、電源開關PS、邏輯電路LG、及輸入輸出緩衝器IO。

內部電壓產生電路VWG生成重寫用內部電壓VW及參照電壓VR，並將其供給快閃記憶體7、8全體。邏輯電路LG控制對應之快閃記憶體7或8全體。電源開關PS係將重寫用內部電壓VW分配至對應之快閃記憶體7或8內。

記憶陣列MA包含：配置於複數列複數行之複數個記憶胞、分別與複數列對應而設之複數組字元線WL、記憶閘極線MG、源極線SL、及分別與複數行對應而設之位元線BL。各記憶胞記憶1位元之資料信號。各記憶胞被事先分配有固有之位址信號。

MG驅動器MD、WL驅動器MD、及SL驅動器SD驅動與根據位址信號而選定之記憶胞對應之字元線WL、記憶閘極線MG、及源極線SL。Y系電路YC係根據位址信號選擇複數根位元線BL中之任一根位元線BL。輸入輸出緩衝器IO係於I/F電路5與快閃記憶體8之間進行讀出用位址信號RA與資料信號Q之收發。

圖2係表示記憶陣列MA之構成之電路方塊圖。在圖2中，記憶陣列MA被劃分為複數個子陣列SA、複數個子陣列SA事先以兩個為一組組合化。各組之兩個子陣列SA之間配置有感測放大帶16。

各子陣列SA包含配置於複數列複數行之複數個記憶胞MC、分別與複數列對應而設之複數組字元線WL、記憶閘極線MG、源極線SL、及分別與複數行對應而設之位元線BL。各記憶胞MC包含串列連接於位元線BL與源極線SL之間之選擇電晶體ST與記憶單晶體MT。選擇電晶體ST之閘極係連接於字元線WL，記憶電晶體MT之閘極係連接於記憶閘極線MG。

藉由驅動字元線WL、記憶閘極線MG、源極線SL、及位元線BL，可將記憶電晶體MT之閾值電壓設定為高值VTH與低值VTL之任一者。例如，記憶電晶體MT之閾值電壓為高值VTH之狀態係與資料信號「0」相對應，而記憶電晶體MT之閾值電壓為低值VTL之狀態係與資料信號「1」相對應。藉此，對一個記憶胞MC記憶1位元之資料信號。

另，將記憶胞MC之閾值電壓自高值VTH改寫為低值VTL之動作稱作消去動作。反之，將記憶胞MC之閾值電壓自低值VTL改寫為高值VTH之動作稱作編程動作或寫入動作。

讀出動作時，對位元線BL施加特定電壓，使字元線WL成為「H」位準以導通選擇電晶體ST，對記憶閘極線MG施加介於高值VTH與低值VTL之間之讀出電壓。記憶電晶體MT之閾值電壓為高值VTH之情形時，較參照電流IR更小之電流流動於記憶電晶體MT。且，於記憶電晶體MT之閾值電壓為低值VTL之情形時，較參照電流IR更大之電流流動於記憶電晶體MT。因此，藉由對流動於記憶電晶體MT之電流與參照電流IR之大小加以比較，即可判斷記憶胞MC所記憶之資料信號為「0」還是「1」。

再者，按照特定數目之行配置一個之比率，對各感測放大帶16配置有感測放大器17。感測放大器17係自被選定之記憶胞MC讀出資料信號者。且，以特定數目之行配置一根之比率，對複數個子陣列SA共通地設置有主位元線MBL。主位元線MBL係連接於各感測放大帶16所對應之感測放大器17。

圖3係表示兩個子陣列SA與一個感測放大帶16之要部之電路圖。在圖3中，兩個子陣列SA與一個感測放大帶16被劃分為4個區塊BK0，且於每4個區塊BK0設置有一個感測放大器17與暫存器50。

各區塊BK0包含屬於一子陣列SA之8個區塊BK1、屬於另一子陣列SA之8個區塊BK2、P通道MOS電晶體22~24、27~29、30~34、及定電流源25、26、35、36。

各區塊BK1包含1列複數個記憶胞MC1、與該列對應之位元線BL1、與各記憶胞MC1對應之字元線WL1、記憶閘極線MG1、及源極線SL1。圖3中僅代表性顯示有一個記憶胞MC1。且，區塊BK1包含N通道MOS電晶體20、及P通道MOS電晶體21。

電晶體20係連接於位元線BL1與接地電壓VSS之線路之間，其閘極接收信號BW。信號BW為「H」位準之情形時，電晶體20導通，位元線BL1固定在接地電壓VSS。信號BW為「L」位準之情形時，電晶體20為非導通。電晶體21係連接於位元線BL1與節點N1之間，其閘極接收信號YA。信號YA為選擇屬於區塊BK1之8根位元線BL1中之一根位元線BL1之信號。若8個信號YA中之一個信號YA成為「L」位準，則與該信號YA對應之電晶體21導通，位元線BL1乃電性連接於節點N1。若信號YA成為「H」位準，則與該信號YA對應之電晶體21為非導通。

同樣地，各區塊BK2包含1列複數個記憶胞MC2、與該列對應之位元線BL2、與各記憶胞MC2對應之字元線WL2、記憶閘極線MG2、及源極線SL2。圖3中僅代表性顯示有一個記憶胞MC2。且，區塊BK2包含N通道MOS電晶體30、及P通道MOS電晶體31。

電晶體30係連接於位元線BL2與接地電壓VSS之線路之間，其閘極接收信號BW。信號BW為「H」位準之情形時，電晶體30導通，位元線BL2固定在接地電壓VSS。信號BW為「L」位準之情形時，電晶體30為非導通。電晶體31係連接於位元線BL2與節點N2之間，其閘極接收信號YA。信號YA為選擇屬於區塊BK2之8根位元線BL2中之一根位元線BL2之信號。若8個信號YA中之一個信號YA成為「L」位準，則與該信號YA對應之電晶體31導通，位元線BL2乃電性連接於節點 N2。若信號YA成為「H」位準，則與該信號YA對應之電晶體31為非導通。選擇屬於區塊BK1及BK2中之任一個區塊BK之一個記憶胞MC。

P通道MOS電晶體22及定電流源25係串列連接於節點N1與接地電壓VSS之線路之間。電晶體22之閘極接收信號REF1。信號REF1為「L」位準之情形時，電晶體22導通，參照電流IR將自節點N1流向接地電壓VSS之線路。信號REF1為「H」位準之情形時，電晶體22為非導通。

P通道MOS電晶體32及定電流源35係串列連接於節點N2與接地電壓VSS之線路之間。電晶體32之閘極接收信號REF2。信號REF2為「L」位準之情形時，電晶體32導通，參照電流IR將自節點N2流向接地電壓VSS之線路。信號REF2為「H」位準之情形時，電晶體32為非導通。

選定區塊BK1之記憶胞MC1之情形時，若信號REF1成為「H」位準且信號REF2成為「L」位準，對流動於記憶胞MC1之電流與流動於定電流源35之參照電流IR之大小加以比較。選定區塊BK2之記憶胞MC2之情形時，若信號REF1成為「L」位準且信號REF2成為「H」位準，對流動於記憶胞MC2之電流與流動於定電流源25之參照電流IR之大小加以比較P通道

P通道MOS電晶體23及定電流源26係串列連接於節點N1與接地電壓VSS之線路之間。電晶體23之閘極接收信號OCD1。信號OCD1為「L」位準之情形時，電晶體23導通，偏移補償電流IOC將自節點N1流向接地電壓VSS之線路。信號OCD1為「H」位準之情形時，電晶體23為非導通。

P通道MOS電晶體33及定電流源36係串列連接於節點N2與接地電壓VSS之線路之間。電晶體33之閘極接收信號OCD2。信號OCD2為「L」位準之情形時，電晶體33導通，偏移補償電流IOC將自節點N2流向接地電壓VSS之線路。信號OCD2為「H」位準之情形時，電晶體33為非導通。

根據感測放大器17之偏移電壓，使信號OCD1、OCD2中之任一種信號OCD成為「L」位準。藉此，偏移補償電流IOC自節點N1、N2中之任一個節點流出，以補償感測放大器17之偏移電壓。對此，將於後進行詳細說明。

P通道MOS電晶體24係連接於節點N1與感測放大器17之節點N3之間，其閘極接收信號YB。P通道MOS電晶體34係連接於節點N2與感測放大器17之節點N4之間，其閘極接收信號YB。信號YB為選擇屬於4個區塊BK0中之任一個區塊BK0之信號。若使4個信號YB中之一個信號YB成為「L」位準，則與該信號YB對應之電晶體24、34導通，節點N1、N2乃連接於感測放大器17之節點N3、N4。若使信號YB成為「H」位準，則與該信號YB對應之電晶體24、34為非導通。

P通道MOS電晶體27係連接於節點N1與電源電壓VDD之線路之間。P通道MOS電晶體28係連接於節點N2與電源電壓VDD之線路之間。P通道MOS電晶體29係連接於節點N1與節點N2之間。電晶體27~29之閘極皆接收信號PCN。信號PCN係與4個區塊BK0各者對應而事先存在。信號PCN為「L」位準之情形時，電晶體27~29導通，將節點N1、N2預充電至電源電壓VDD。信號PCN為「H」位準之情形時，電晶體27~29為非導通。

感測放大器17包含P通道MOS電晶體40~43、及N通道MOS電晶體44~46。電晶體40係連接於節點N3與電源電壓VDD之線路之間。電晶體41係連接於節點N4與電源電壓VDD之線路之間。電晶體40及41之閘極皆接收信號PCS。信號PCS為「L」位準之情形時，電晶體 40、41導通，而將節點N3、N4預充電至電源電壓VDD。信號PCS為「H」位準之情形時，電晶體40、41為非導通。

電晶體42連接於電源電壓VDD之線路與節點N3之間，其閘極連接於節點N4。電晶體43連接於電源電壓VDD之線路與節點N4之間，其閘極連接於節點N3。電晶體44連接於節點N3、N5之間，其閘極連接於節點N4。電晶體45連接於節點N4、N5之間，其閘極連接於節點N3。電晶體46連接於節點N5與接地電壓VSS之線路之間，其閘極接收信號SAE。

若於信號PCS成「H」位準之狀態下使信號SAE成為「H」位準，則電晶體46導通而啟動感測放大器17，感測放大器17將節點N3、N4間之電位差放大至電源電壓VDD。即，於節點N3之電壓較節點N4之電壓更高之情形時，電晶體42、45之電流驅動能力高於電晶體43、44之電流驅動能力，而使節點N3成為電源電壓VDD，且節點N4成為接地電壓VSS。換言之，於節點N3之電壓較節點N4之電壓更高之情形時，對節點N3、N4分別輸出「H」位準及「L」位準之信號。

反之，於節點N4之電壓較節點N3之電壓更高之情形時，電晶體43、44之電流驅動能力高於電晶體42、45之電流驅動能力，而使節點N4成為電源電壓VDD，且節點N3成為接地電壓VSS。換言之，於節點N4之電壓較節點N3之電壓更高之情形時，對節點N4、N3分別輸出「H」位準及「L」位準之信號。若使信號SAE成為「L」位準，則電晶體46為非導通，且不啟動感測放大器17。

暫存器50包含N通道MOS電晶體51、52；反相器53~55；及NAND閘極56。電晶體51連接於感測放大器17之節點N3與暫存器50之節點N6之間，其閘極接收信號OS。電晶體52連接於感測放大器17之節點N4與暫存器50之節點N7之間，其閘極接收信號OS。信號OS為「H」位準之情形時，電晶體51、52導通，將節點N3、N4之電壓傳達至節點N6、N7。信號OS為「L」位準之情形時，電晶體51、52為非導通，節點N3、N4與節點N6、N7電性切離。

反相器55係將顯現於節點N7之信號之反相信號輸出至節點N6。NAND閘極56之一輸入節點連接於節點N6，另一輸出節點接收信號RSTN，該輸出節點連接於節點N7。於信號RSTN為「H」位準之情形時，NAND閘極56作為反相器而動作，反相器55及NAND閘極56構成閂鎖電路。該閂鎖電路保持電晶體51、52被設為非導通之前之節點N6、N7之信號。信號RSTN為「L」位準之情形時，節點N6、N7分別固定在「L」位準及「H」位準。反相器53輸出顯現於節點N6之信號之反相信號作為信號OCD1。反相器54輸出顯現於節點N7之信號之反相信號作為信號OCD2。

此處，對感測放大器17之偏移電壓及其補償方法進行說明。在該快閃記憶體中，因於自記憶胞MC讀出資料信號之前將位元線BL預充電至電源電壓VDD，故感測放大器17之N通道MOS電晶體44、45之閾值電壓之不匹配會大幅影響偏移電壓。將電晶體44、45之閾值電壓分別設為VT1、VT2，根據其大小關係針對兩個實例進行分析。

第1實例係VT1>VT2之情形。該情形時，即使節點N3之電壓V3與節點N4之電壓V4相同，電晶體45相較於電晶體44仍更易於導通。等價而言，可認為，若設電晶體44、45之閾值電壓VT1、VT2相同，則將節點N3之電壓V3設為較節點N4之電壓V4更高之(V3-V4=VT1-VT2)。因此，為消除感測放大器17之偏移電壓，只需提高節點N3側之放電速度，即對節點N3側附加偏移補償電流ICO即可。

具體而言，選定節點N3側之記憶胞MC1之情形時，將自節點N3流出記憶胞電流IC與偏移補償電流IOC，且自節點N4流出參照電流IR。反之，選定節點N4側之記憶胞MC2之情形時，將自節點N3流出參照電流IR與偏移補償電流IOC，且自節點N4流出記憶胞電流IC。藉此，可補償感測放大器17之偏移電壓。

再者，第2實例係VT1<VT2之情形。該情形時，即使節點N3之電壓V3與節點N4之電壓V4相同，電晶體44一方相較於電晶體45仍更易於導通。等價而言，可認為，若設電晶體44、45之閾值電壓VT1、VT2相同，則節點N4之電壓V4為較節點N3之電壓V3更大之(V4-V3=VT2-VT1)。因此，為消除感測放大器17之偏移電壓，只需提高節點N4側之放電速度，即對節點N4側附加偏移補償電流ICO即可。

具體而言，選定節點N3側之記憶胞MC1之情形時，將自節點N3流出記憶胞電流IC，且自節點N4流出參照電流IR與偏移補償電流IOC。反之，選定節點N4側之記憶胞MC2之情形時，將自節點N3流出參照電流IR，且自節點N4流出記憶胞電流IC與偏移補償電流IOC。藉此，可補償感測放大器17之偏移電壓。

在選定節點N3側之記憶胞MC1之前提下，圖4(a)係表示VT1>VT2之情形時之節點N3、N4之電壓V3、V4之時刻變化之時序圖。圖4(b)係表示VT1<VT2之情形時之節點N3、N4之電壓V3、V4之時刻變化之時序圖。作為比較例，亦顯示有VT1=VT2之情形時之節點N3、N4之電壓N3、N4之時刻變化。圖4(a)及(b)皆顯示有選定節點N3側之記憶胞MC1與節點N4側之定電流源35之情形。

此處，設流動於記憶有資料信號「0」之記憶胞MC1之電流為IC0、流動於記憶有資料信號「1」之記憶胞MC1之電流為IC1。V3(IC0)表示自節點N3流出IC0時之V3之變化。V3(IC1)表示自節點N3流出IC1時之V3之變化。V3(IC0+IOC)表示自節點N3流出IC0+IOC時之V3之變化。V3(IC1+IOC)表示自節點N3流出IC1+IOC時之V3之變化。V4(IR)表示自節點N4流出IR時之V4之變化。V4(IR+IOC)表示自節點N4流出IR+IOC時之V4之變化。

在圖4(a)中，未自節點N3流出偏移補償電流ICO之情形時， V4(IR)係介於V3(IC0)與V3(IC1)之間。因VT1>VT2，若自節點N3流出偏移補償電流IOC，則V3僅迅速降低IOC。藉此，可補償感測放大器17之偏移電壓。

在圖4(b)中，未自節點N4流出偏移補償電流ICO之情形時，V4(IR)係介於V3(IC0)與V3(IC1)之間。因VT1<VT2，若自節點N4流出偏移補償電流IOC，則V4僅迅速降低IOC。藉此，可補償感測放大器17之偏移電壓。

對第1實例(VT1>VT2)與第2實例(VT1<VT2)進行判別時，將節點N3、N4自節點N1、N2切離，於將節點N3、N4預充電至相同之電壓VDD後啟動感測放大器17即可。藉此，可獲得表示VT1、VT2之大小關係之數位信號。將該數位信號存儲於暫存器50，在以後之讀出動作中，藉由根據該數位信號對節點N1或N2附加偏移補償電流IOC，可補償感測放大器17之偏移。

另，偏移修正量期望能設在由電晶體44、45之尺寸與製程所決定之最大誤差量之1/2左右。原因在於，於| VT1-VT2 |極小之情形時，偏移感測結果可能並不穩定，若進行較大之修正，則可能反會有偏移量相較於修正前而明顯增加之情形。

基於以上基本思路，說明圖3之電路構成之具體偏移修正動作。本申請案之偏移感測動作係在讀出動作期間以外之期間進行。其一較佳之期間為通電後之晶片初始化期間。

圖5(a)~(e)係表示通電後之晶片初始化序列之時序圖。在初始狀態(時刻t0)，內部電源電壓VDD為0V，VDD起動完成信號VDDON、內部時脈信號CLK、外部重設信號RSTB、及內部重設信號RSTN皆成為「L」位準。

在某時刻t1，若賦予外部電源電壓VCC，則內部電源電壓VDD開始上升。在時刻t2，若內部電源電壓VDD達到特定位準，則VDD起動完成信號VDDON上升為啟動位準之「H」位準。藉此，開始晶片1內部之一部分電路區塊之初始化，並進行各電路內之動作電壓之上升等。PLL電路13亦開始動作，於時刻t3，PLL電路13之振盪動作穩定，時脈信號CLK之波形穩定。

直至較該時刻t3靠後之時刻t4為止，使外部重設信號RSTB維持在為啟動位準之「L」位準。於外部重設信號RSTB成為非啟動位準之「H」位準後之數個時脈週期後之時刻t5，內部重設信號RSTN上升至非啟動位準之「H」位準。其後，進行系統初始化(動作參數設定等)，於時刻t6全體初始化完畢，而可進行常規動作。此後，所謂「初始化」，若未特別說明，則係指圖5之時刻t5~t6。另，當然，偏移感測動作亦可在其他期間實施；若可於讀出動作之前實施，則並非限定於剛通電後之一段時間。

圖6(a)~(m)係表示圖3所示之電路之偏移感測動作及讀出動作之時序圖。在圖6(a)~(m)中，於偏移感測動作期間(時刻t5~t6)，信號YA、YB係固定在「H」位準。藉此，電晶體21、24、31、34為非導通，感測放大器17自位元線BL1、BL2切離。

再者，字元線WL1、WL2係固定在「L」位準，記憶胞MC1、MC2為非啟動狀態。信號BW係固定在「H」位準，使位元線BL1、BL2成為「L」位準。信號REF1、REF2皆固定在「H」位準，而使電晶體22、32成為非導通。信號PCN固定在「H」位準，而使電晶體27~29成為非導通。

再者，在偏移感測動作期間之初始狀態中，使信號PCS成為「L」位準而使電晶體40、41導通，將節點N3、N4預充電至電源電壓VDD。使信號SAE成為「L」位準而使電晶體46為非導通，而不啟動感測放大器17。信號OS成為「L」位準而使電晶體51、52為非導通。使信號RSTN成為「L」位準，NAND閘極56正輸出位準之信號。

首先，使信號RSTN上升至「H」位準。藉此，NAND閘極56係作為反相器而動作，信號OCD1、OCD2分別朝「H」位準及「L」位準初始化。接著，使信號PCS、SAE上升至「H」位準。藉此，電晶體40、41為非導通，而停止對節點N3、N4之預充電，與此同時電晶體46導通而啟動感測放大器17。

即，於節點N3之電壓V3與節點N4之電壓V4相同之狀態下啟動感測放大器17，根據電晶體44之閾值電壓VT1與電晶體45之閾值電壓VT2之偏移，而確定感測結果。圖6(j)顯示有V3成為「L」位準而V4成為「H」位準之狀態。於經過足可確定感測結果所需要之時間後，信號OS僅在特定時間內上升至「H」位準。藉此，電晶體51、52僅在特定時間內導通，將節點N3、N4之電壓V3、V4傳達至節點N6、N7，並被保持於暫存器50。

圖6(m)顯示有信號OCD1、OCD2分別成為「H」位準及「L」位準之狀態。該情形時，電晶體23為非導通而電晶體33導通，將自節點N2流出偏移補償電流IOC。接著，使信號SAE、PCS依序下降至「L」位準，而不啟動感測放大器17，與此同時節點N3、N4被預充電至內部電源電壓VDD，感測偏移動作結束。

該感測偏移動作結束後進行常規動作。圖6(a)~(m)顯示有進行作為常規動作之讀出動作之情形。首先，使信號BW下降至「L」位準而使電晶體20、30為非導通。接著，使根據位址信號而選定之字元線WL成為「H」位準，信號YA、YB成為「L」位準、信號REF成為「L」位準。此處，設圖3之字元線WL1成「H」位準，信號YA、YB成「L」位準，信號REF2成「L」位準。且，使信號PCN成為「L」位準以導通電晶體27~29，將位元線BL1、BL2預充電至「H」位準。

接著，使信號PCN、PCS均上升至「H」位準，電晶體27~29、40、41為非導通，而停止對位元線BL1、BL2及節點N3、N4之預充電。自節點N3經由記憶胞MC1流出記憶胞電流IC，與此同時，自節點N4經由定電流源35、36流出參照電流IR及偏移補償電流IOC，從而在節點N3、N4間產生電位差。此處，設節點N3之電壓V3較節點N4之電壓V4更高，位元線BL1之電壓較位元線BL2之電壓更高。

自停止對節點N3、N4之預充電而經過特定時間Trd後，使信號SAE、YA、YB、及REF2依序成為「H」位準。藉此，電晶體21、31、24、32、34為非導通，而使節點N3、N4自節點N1、N2切離，與此同時，電晶體46導通而啟動感測放大器17，將節點N3、N4間之電壓放大至電源電壓VDD。此處，顯示有節點N3成「H」位準(電源電壓VDD)而節點N4成「L」位準(接地電壓VSS)之狀態。節點N3、N4間之電壓係由驅動器(未圖示)傳達至圖2之主位元線MBL。

接著，使信號SAE成為「L」位準而不啟動感測放大器17，使信號PCS成為「L」位準，將節點N3、N4預充電至「H」位準，使信號BW成為「H」位準，位元線BL1、BL2成為「L」位準。藉此結束讀出動作。

在該實施形態1中，於偏移感測動作期間，讀出感測放大器17之偏移電壓(VT1-VT2)之極性，將表示該極性之資料信號存儲於暫存器50。且，於讀出動作時，根據存儲於暫存器50之資料信號，而對節點N1或N2附加偏移補償電流IOC。藉此，可縮短因感測放大器17之偏移電壓而產生之延遲時間Trd，從而可實現高速之讀出動作。

再者，因先於讀出動作之前，於晶片初始化期間等進行偏移感測動作，故並未於讀出動作期間產生用於消除偏移之附加時間。因此，偏移消除僅寄存於延遲時間Trd之縮短。

再者，因以數位方式進行偏移消除，故即使於偏移感測動作之後，仍可將感測結果存儲於暫存器50而持續使用感測結果。

進而，本申請案所需要之附加電路及其控制係範例，其極有可能適用於階層位元線構成中複數個階層感測放大帶配置於記憶陣列MA內之情形。

進而，因不存在如先前般用於切換修正用電容器之開關，故亦不存在其開關動作對動作電壓之制約。

[實施形態2]

圖7係表示本申請案之實施形態2之微控制晶片所包含之快閃記憶體之要部之電路圖，其係與圖3進行對比之圖。參照圖7，該快閃記憶體與實施形態1之快閃記憶體之不同之處在於，其係以電容器60、62及N通道MOS電晶體61、63置換定電流源26、36，以暫存器64置換暫存器50。

電容器60係連接於P通道MOS電晶體23之汲極與接地電壓VSS之線路之間。N通道MOS電晶體61係連接於P通道MOS電晶體23之汲極與接地電壓VSS之線路之間，其閘極接收信號OCD1。

同樣地，電容器62係連接於P通道MOS電晶體33之汲極與接地電壓VSS之線路之間。N通道MOS電晶體63係連接於P通道MOS電晶體33之汲極與接地電壓VSS之線路之間，其閘極接收信號OCD2。

暫存器64與暫存器50之不同之處在於以NAND閘極65、66置換反相器53、54。NAND閘極65之一輸入節點係連接於節點N6，另一輸出節點接收信號CS，輸出信號OCD1。NAND閘極66之一輸入節點係連接於節點N7，另一輸出節點接收信號CS，輸出信號OCD2。

信號CS係於讀出動作時，於將位元線BL1、BL2預充電至電源電壓VDD後，在電晶體21、24導通之狀態下，僅在特定時間內成為「H」位準。若使信號CS成為「H」位準，則NAND閘極65將作為反相器而對顯現於節點N6之信號動作，NAND閘極66將作為反相器而對顯現於節點N7之信號動作，暫存器64為與暫存器50相同之構成。若使信號CS成為「H」位準，則信號OCD1、OCD2中之任一信號將成為「H」位準，而另一信號將成為「L」位準。於信號CS成為「L」位準之情形時，信號OCD1、OCD2皆成為「H」位準。

信號OCD1為「H」位準之情形時，電晶體23為非導通且電晶體61導通，將電容器60之端子間電壓重設為0V。於將位元線BL1預充電至電源電壓VDD後，若於電晶體21、24導通之狀態下使信號OCD1成為「L」位準，則電晶體23導通且電晶體61非導通。藉此，位元線BL1之電荷被分配至電容器60，導致節點N3之電壓V3下降。其於VT1>VT2之情形時，與於節點N1連接定電流源26，自節點N1流出偏移補償電流IOC之情形等效。

信號OCD2為「H」位準之情形時，電晶體33為非導通且電晶體63導通，將電容器62之端子間電壓重設為0V。於將位元線BL2預充電至電源電壓VDD後，若於電晶體31、34導通之狀態下使信號OCD2成為「L」位準，則電晶體33導通且電晶體63為非導通。藉此，位元線BL2之電荷被分配至電容器62，導致節點N4之電壓V4下降。其於VT1<VT2之情形時，與於節點N2連接定電流源33，自節點N2流出偏移補償電流IOC之情形等效。

另，若設電容器60之電容值為Coc，位元線BL1之電容值為Cb1，使信號OCD1自「H」位準下降至「L」位準，則位元線BL1之電壓僅降低Coc×VDD/(Cb1+Coc)。同樣地，若設電容器62之電容值為Coc，位元線BL2之電容值為Cb1，使信號OCD2自「H」位準下降至「L」位準，則位元線BL2之電壓僅降低Coc×VDD/(Cb1+Coc)。電容值Coc係根據應補償之偏移電壓而設定。

再者，電荷再分配所需之時間通常遠比Trd要短，增加Trd並不會使偏移消除效果大為降低。且，附加電容器60、62引起寄生電容暫時性增加之影響亦較小。

圖8(a)~(n)係表示圖7所示之快閃記憶體之偏移感測動作及讀出動作之時序圖，其係與圖6(a)~(m)進行對比之圖。在該快閃記憶體中，於時刻t5~t6進行偏移感測動作，如圖8(m)所示，感測結果被保持於暫存器64之節點N6、N7。圖8(n)所示之信號CS為「L」位準之期間，信號OCD1、COD2皆成為「H」位準。

讀出動作時，於信號PCN、PCS上升至「H」位準而位元線預充電動作完成後，如圖8(n)所示，僅使信號CS於特定時間成為「H」位準。若使信號CS成為「H」位準，則信號OCD1、OCD2中之任一種信號將成為「L」位準。圖8(a)~(n)顯示有信號OCD2成為「L」位準之狀態。若使信號OCD2成為「L」位準，則電晶體63為非導通而電晶體33導通，位元線BL2之電荷被分配至電容器62，而導致位元線BL2之電壓下降。藉此，對感測放大器17之偏移電壓進行補償。因其他構成及動作係與實施形態1相同，而省略其之說明。

即使該實施形態2，仍可獲得與實施形態1同樣之效果。另，因取代定電流源26、36而設置有電容器60、62，故有佈局方面之靈活度提高之情形。具體而言，自抑制特性不均之觀點而言，定電流源26、36必須使用為特定尺寸之電晶體。與之相對，就電容器60、62而言，即使以電晶體構成其之情形時，若未產生較大之寄生電阻，則將不存在尺寸制約，且，若使用金屬配線間電容，則可抑制下層佔據面積之增加。

[實施形態3]

圖9係表示本申請案之實施形態3之微控制晶片所包含之快閃記憶體之要部之電路圖，其係與圖3進行對比之圖。參照圖9，該快閃記憶體與實施形態1之快閃記憶體之不同之處在於，其係以AND閘極70及NAND閘極71、72置換暫存器50。

AND閘極70係輸出信號SAE與信號DOCN之邏輯積信號。NAND閘極71接收AND閘極70之輸出信號與顯現於節點N3之信號，並輸出信號OCD1。NAND閘極72接收AND閘極70之輸出信號與顯現於節點N4之信號，並輸出信號OCD2。

信號SAE、DOCN皆為「H」位準之情形時，NAND閘極71相對於顯現於節點N3之信號作為反相器而動作，且NAND閘極72相對於顯現於節點N4之信號作為反相器而動作。該情形時，將顯現於節點N3之信號之反相信號作為信號OCD1而賦予電晶體23之閘極，且將顯現於節點N4之信號之反相信號作為信號OCD2而賦予電晶體33之閘極。

即，在該快閃記憶體中，係於各讀出動作之前實施偏移感測動作，並將偏移資訊保持於感測放大器17，而取代事前實施偏移感測動作並將偏移資訊保持於暫存器50。換言之，係於各讀出動作之後緊接著實施偏移感測動作，並於下一讀出動作之前將偏移資訊一直保持於感測放大器17。

圖10(a)~(k)係表示圖9所示之快閃記憶體之偏移感測動作及讀出動作之時序圖。在圖10(a)~(k)中，於空載期間(時刻t0~t1)，信號YA、YB係固定在「H」位準。藉此，電晶體21、24、31、34為非導通，感測放大器17自位元線BL1、BL2切離。

再者，字元線WL1、WL2係固定在「L」位準，記憶胞MC1、MC2為非活撥狀態。信號BW係固定在「H」位準，位元線BL1、BL2成為「L」位準。信號REF1、REF2皆固定在「H」位準，而使電晶體22、32為非導通。信號PCN固定在「H」位準，而使電晶體27~29為非導通。

再者，在空載期間之初始狀態中，使信號PCS成為「L」位準而使電晶體40、41導通，將節點N3、N4預充電至電源電壓VDD。使信號SAE成為「L」位準而使電晶體46為非導通，從而使感測放大器17處於非活動化狀態。信號DOCN維持在「H」位準。信號OCD1、OCD2皆被設為「H」位準，而電晶體23、33被設為非導通。

接著，信號PCS、SAE上升至「H」位準升。藉此，電晶體40、41成為非導通因而對節點N3、N4之預充電停止，並且電晶體46導通而感測放大器17啟動。即，於節點N3之電壓V3與節點N4之電壓V4相同之狀態下啟動感測放大器17，根據電晶體44之閾值電壓VT1與電晶體45之閾值電壓VT2之偏移而確定感測結果。圖10(k)顯示節點N3被設為「L」位準而節點N4被設為「H」位準之狀態。顯現於節點N3、N4之信號藉NAND閘極71、72予以反相而成為信號OCD1、OCD2。

此處，設信號OCD1、OCD2分別為「H」位準及「L」位準。該情形時，電晶體23成為非導通而電晶體33導通，自節點N2流出偏移補償電流IOC。即使於空載期間結束後，信號SAE、PCS仍維持在「H」位準。

空載期間結束後，讀出動作開始(時刻t1)。首先，信號BW下降至「L」位準而將電晶體20、30設為非導通。接著，將根據位址信號而選定之字元線WL設為「H」位準，信號YA、YB設為「L」位準、信號REF設為「L」位準。此處，將圖3之控制閘極線WL1設為「H」位準，信號YA、YB設為「L」位準，信號REF2設為「L」位準。且，使信號PCN設為「L」位準而電晶體27~29導通，將位元線BL1、BL2預充電至「H」位準。

接著，信號PCN上升至「H」位準，電晶體27~29為非導通，而停止對位元線BL1、BL2之預充電。自位元線BL1經由記憶胞MC1流出記憶胞電流IC，與此同時，自位元線BL2經由定電流源35、36流出參照電流IR及偏移補償電流IOC，從而在位元線BL1、BL2間產生電位差。此處，設位元線BL1之電壓較位元線BL2之電壓更高。

接著，信號SAE成為「L」位準，感測放大器17被非活性化，且信號OCD1、OCD2皆成為「H」位準，而使電晶體23、33為非導通。且，使信號PCS成為「L」位準而將節點N3、N4預充電至「H」位準。接著，信號PCS上升至「H」位準而停止對節點N3、N4之預充電。且，信號DOCN成為「L」位準而使電晶體23、33為非導通。接著，使信號YB成為「L」位準。藉此，電晶體24、34導通，將反映位元線BL1、BL2上之偏移修正之讀出電壓分別傳遞至節點N3、N4。

自停止對節點BL1、BL2之預充電而經過特定時間Trd後，使信號SAE成為「H」位準。藉此，電晶體46導通而啟動感測放大器17，將節點N3、N4間之電壓放大至電源電壓VDD。此處，顯示有節點N3成「H」位準(電源電壓VDD)而節點N4成「L」位準(接地電壓VSS)之狀態。節點N3、N4間之電壓係由驅動器(未圖示)傳達至圖2之主位元線MBL。

接著，使信號YA、YB、REF1、REF2成為「H」位準，電晶體21~24、31~34為非導通，切離感測放大器17與節點N1、N2。接著，使信號SAE成為「L」位準而使感測放大器17非活動化，桑信號PCS成為「L」位準，將節點N3、N4預充電至「H」位準，使信號BW成為「H」位準，位元線BL1、BL2成為「L」位準。藉此而結束讀出動作。

該實施形態3相較於實施形態1，因讀出期間增加了偏移消除時間Tad，而可藉此抵消偏移消除之Trd縮短效果。因此，可對Trd/Tad比較大之實例，即Cb1/IC比較大之實例(位元線BL之電容值較大，而難以獲得充分之胞電流)發揮效果。反之，自面積角度而言，因無需對每個感測放大器17設置暫存器50，故可使電路面積縮小化。

[實施形態4]

圖11係表示本申請案之實施形態4之微控制晶片所包含之快閃記憶體之要部之電路圖，其係與圖3進行對比之圖。參照圖11，該快閃記憶體與實施形態1之快閃記憶體之不同之處在於，以兩個記憶胞MC1、MC1A或MC2、MC2A實現記憶1位元之資料信號之相輔單元構成。用於供參照電流IR流動之電晶體22、32及定電流源25、35被剔除。

即，在圖11中，兩個子陣列SA與一個感測放大帶16被劃分為4個區塊BK0，且於每4個區塊BK0設置有一個感測放大器17與暫存器50。各區塊BK0包含屬於一子陣列SA之4個區塊BK1、屬於另一子陣列SA之4個區塊BK2、P通道MOS電晶體23、24、27~29、30、31、33、34及定電流源25、35。

各區塊BK1包含1行複數個記憶胞MC1、與該行對應之位元線BL1、另1行複數個記憶胞MC1A、及與該行對應之位元線BL1A。同一行之兩個記憶胞MC1、MC1A成對。記憶胞MC1、MC1A存儲有1位元之資料信號。即，記憶胞MC1、MC1A中之任一記憶胞被程式化，而另一記憶胞為消去狀態。藉此，可正確記憶資料信號。

再者，各區塊BK1包含與各記憶胞列對應之字元線WL1、記憶閘極線MG1、及源極線SL1。圖11中僅代表性顯示有一對記憶胞MC1、MC1A。且，區塊BK1包含N通道MOS電晶體20、20A及P通道MOS電晶體21、21A。

電晶體20係連接於位元線BL1與接地電壓VSS之線路之間，其閘極接收信號BW。電晶體20A係連接於位元線BL1A與接地電壓VSS之線路之間，其閘極接收信號BW1。信號BW1為「H」位準之情形時，電晶體20、20A導通，位元線BL1、BL1A固定在接地電壓VSS。信號BW1為「L」位準之情形時，電晶體20、20A為非導通。

電晶體21係連接於位元線BL1與節點N1之間，其閘極接收信號YA1。電晶體21A係連接於位元線BL1A與節點N2之間，其閘極接收信號YA1。信號YA1為選擇屬於區塊BK1之4對位元線BL1、BL1A中之一對位元線BL1、BL1A之信號。若4個信號YA1中之一個信號YA1成為「L」位準，則與該信號YA1對應之電晶體21、21A導通，位元線 BL1、BL1A則分別電性連接於節點N1、N2。若使信號YA1成為「H」位準，則與該信號YA1對應之電晶體21、21A為非導通。

同樣地，各區塊BK2包含1行之複數個記憶胞MC2、與該行對應之位元線BL2、另1行之複數個記憶胞MC2A、及與該行對應之位元線BL2A。同一行之兩個記憶胞MC1、MC1A成對。記憶胞MC2、MC2A存儲有1位元之資料信號。即，記憶胞MC2、MC2A中之任一記憶胞被程式化，而另一記憶胞則為消去狀態。藉此，可正確記憶資料信號。

再者，各區塊BK2包含與各記憶胞列對應之字元線WL2、記憶閘極線MG2、及源極線SL2。圖11中僅代表性顯示有一對記憶胞MC2、MC2A。且，區塊BK2包含N通道MOS電晶體30、30A及P通道MOS電晶體31、31A。

電晶體30係連接於位元線BL1與接地電壓VSS之線路之間，其閘極接收信號BW2。電晶體30A係連接於位元線BL2A與接地電壓VSS之線路之間，其閘極接收信號BW2。信號BW2為「H」位準之情形時，電晶體30、30A導通，位元線BL2、BL2A固定在接地電壓VSS。信號BW2為「L」位準之情形時，電晶體30、30A為非導通。

電晶體31係連接於位元線BL2與節點N2之間，其閘極接收信號YA2。電晶體31A係連接於位元線BL2A與節點N1之間，其閘極接收信號YA2。信號YA2為選擇屬於區塊BK2之4組位元線BL2、BL2A中之一組位元線BL2、BL2A之信號。若使4個信號YA2中之一個信號YA2成為「L」位準，則與該信號YA2對應之電晶體31、31A導通，位元線BL2、BL2A則分別電性連接於節點N2、N1。若使信號YA2成為「H」位準，則與該信號YA2對應之電晶體31、31A為非導通。選擇屬於區塊BK1、BK2中之任一區塊BK之一對記憶胞MC。

圖12(a)~(l)係表示圖11所示之快閃記憶體之偏移感測動作及讀出動作之時序圖，其係與圖6(a)~(m)進行對比之圖。圖12(a)~(l)顯示有選定一對記憶胞MC1、MC1A之情形。該情形時，利用感測放大器17對流動於記憶胞MC1之電流與流動於記憶胞MC1A之電流之大小加以比較，並基於比較結果讀出記憶胞MC1、MC1A所記憶之資料信號。無需參照電流IR。因其他構成及動作係與實施形態1相同，故省略其之說明。

即使該實施形態4，仍可獲得與實施形態1相同之效果。且，因相輔單元構成係以記憶胞彼此之電流差之形式存儲資料，故可相對於溫度或電壓之變動，穩定地確保讀出電位差。因此，可於需要極高之可靠性之情形加以使用。藉此，可兼具高可靠性與高速讀出動作。

[實施形態5]

圖13係表示本申請案之實施形態5之微控制晶片所包含之快閃記憶體之要部之電路圖，其係與圖3進行對比之圖。參照圖13，該快閃記憶體與實施形態1之快閃記憶體之不同之處在於以暫存器80置換暫存器50。

暫存器80與暫存器50之不同之處在於，去掉反相器53、54而追加有N通道MOS電晶體81、82、反相器83、NAND閘極84、87、88、及EX-NOR閘極85、86。

電晶體81係連接於節點N3與N8之間，其閘極接收信號OSA。電晶體82係連接於節點N4與N9之間，其閘極接收信號OSA。信號OSA為「H」之情形時，電晶體81、82導通，節點N3、N4之電壓被傳達至節點N8、N9。信號OSA為「L」之情形時，電晶體81、82為非導通，而電性切離節點N3、N4與節點N8、N9。

反相器83係將顯現於節點N9之信號之反相信號輸出至節點N8。NAND閘極84之一輸入節點係連接於節點N8，另一輸出節點接收信號RSTN，該輸出節點係連接於節點N9。於信號RSTN為「H」位準之情形時，NAND閘極84係作為反相器而動作，反相器83及NAND閘極84構成閂鎖電路。該閂鎖電路保持電晶體81、82成為非導通之前之節點N8、N9之信號。信號RSTN為「L」位準之情形時，節點N8、N9分別固定在「L」位準及「H」位準。

EX-NOR閘極85於顯現於節點N6之信號之邏輯位準與顯現於節點N8之信號之邏輯位準一致之情形時，輸出為「H」位準之信號，而於兩者不一致之情形時，則輸出為「L」位準之信號。NAND閘極87接收EX-NOR閘極85之輸出信號與顯現於節點N8之信號，並輸出信號OCD1。

EX-OR閘極85之輸出信號為「H」位準之情形時，NAND閘極87將作為反相器而動作，顯現於節點N8之信號之反相信號成為信號OCD1。EX-OR閘極85之輸出信號為「L」位準之情形時，NAND閘極81之輸出信號，即信號OCD1將固定在「H」位準。

同樣地，EX-NOR閘極86於顯現於節點N7之信號之邏輯位準與顯現於節點N9之信號之邏輯位準一致之情形時，輸出為「H」位準之信號，而於兩者不一致之情形時，則輸出為「L」位準之信號。NAND閘極88接收EX-NOR閘極86之輸出信號與顯現於節點N9之信號，並輸出信號OCD2。

EX-OR閘極86之輸出信號為「H」位準之情形時，NAND閘極88將作為反相器而動作，顯現於節點N9之信號之反相信號成為信號OCD2。EX-OR閘極86之輸出信號為「L」位準之情形時，NAND閘極88之輸出信號，即信號OCD2將固定在「H」位準。

信號OS與OSA係於不同時點，隨每個特定時間成為「H」位準，節點N3、N4之電壓係於不同時點，閂鎖於節點N6、N7與節點N8、N9。閂鎖於節點N6、N7之信號與閂鎖於節點N8、N9之信號一致之情形時，閂鎖於節點N8、N9之信號之反相信號成為信號OCD1、 OCD2。閂鎖於節點N6、N7之信號與閂鎖於節點N8、N9之信號不一致之情形時，信號OCD1、OCD2皆固定在「H」位準。

圖14(a)~(n)係表示圖13所示之快閃記憶體之偏移感測動作及讀出動作之時序圖，其係與圖6(a)~(m)進行對比之圖。圖14(a)~(n)顯示有兩次感測結果一致之情形。

在第一次感測期間T1，於感測放大器17自節點N1、N2切離之狀態下，使信號PCS、SAE上升至「H」位準而啟動感測放大器17。圖14(j)顯示有節點N3、N4分別成「L」位準及「H」位準之狀態。於啟動感測放大器17並經過較短之時間Ts1後，信號OS僅於特定時間內上升至「H」位準。藉此，電晶體51、52僅於特定時間內導通，節點N3、N4之信號鎖存於節點N6、N7。使信號PCS、SAE下降至「L」位準而結束第一次感測期間T1。

接著，在第二次感測期間T2，仍於感測放大器17自節點N1、N2切離之狀態下，使信號PCS、SAE上升至「H」位準而啟動感測放大器17。圖14(j)顯示有節點N3、N4分別成「L」位準及「H」位準之狀態。於啟動感測放大器17並經過較長之時間Ts2後，信號OS僅於特定時間內上升至「H」位準。藉此，電晶體81、82僅於特定時間內導通，節點N3、N4之信號鎖存於節點N8、N9。

在圖14(a)~(n)之例中，因兩次感測結果一致，故EX-NOR閘極85、86之輸出信號皆成為「H」位準，顯現於節點N8、N9之信號之反相信號成為信號OCD1、OCD2。圖14(a)~(n)顯示有信號OCD1、OCD2分別成「H」位準及「L」位準之狀態。該情形時，圖3之電晶體23為非導通而電晶體33導通，自節點N2流動偏移補償電流IOC。

圖15(a)~(n)係表示圖13所示之偏移感測動作及讀出動作之時序圖，其係與圖14(a)~(n)進行對比之圖。圖15(a)~(n)顯示有兩次感測結果一致之情形。在第一次感測期間T1，節點N3、N4分別成為「L」位準及「H」位準；在第二次感測期間T2，節點N3、N4分別成為「H」位準及「L」位準。

在圖15(a)~(n)之例中，因兩次感測結果一致，故EX-NOR閘極85、86之輸出信號皆成為「L」位準，信號OCD1、OCD2皆固定在「L」位準。該情形時，圖3之電晶體23、33皆為非導通，但並未自節點N1、N2流出偏移補償電流IOC。

該實施形態5除可獲得與實施形態1相同之效果外，藉由無需於| VT1-VT2 |較小之情形時進行偏移修正，而可提高偏移修正效果。

雖已說明本發明之實施形態，但應理解為，此處所揭示之實施形態之任意觀點皆為例示，並非意欲限制本發明。本發明之範圍係闡明於專利申請範圍內，其意在包含在與申請專利範圍等效之意義及範圍內。