JP4109842B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、２本のデータ線（例えば、ビット線）の電位差に応じた電圧を出力する半導体集積回路に関し、ＳＲＡＭ(Static Random Access Memory)等のセンスアンプ回路などに用いられる回路を対象とする。
【０００２】
【従来の技術】
ＳＲＡＭ等のメモリでは、メモリセルからビット線を介して読み出したデータをセンスアンプで増幅してから出力する。
【０００３】
図１５は従来のセンスアンプの回路図である。図示のセンスアンプは、ビット線対の電位差に応じた電圧をラッチするPMOSトランジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４からなるフリップフロップと、NMOSトランジスタＱ３，Ｑ４のソース端子を接地電圧に設定するか否かを切り替えるNMOSトランジスタＱ５と、ビット線ＢＬ，ＢＬＢの電圧をフリップフロップに取り込むか否かを切り替えるPMOSトランジスタＱ６，Ｑ７と、イコライズ用のPMOSトランジスタＱ８と、プリチャージ用のPMOSトランジスタＱ９，Ｑ10とを備えている。
【０００４】
NMOSトランジスタＱ５をオンすることにより、ビット線対ＢＬ，ＢＬＢの微小な電位差がフリップフロップにより増幅されてＳＡ，ＳＡＢ端子（ノードＳ，ＳＢ）から出力される。
【０００５】
また、イコライズ用とプリチャージ用のPMOSトランジスタＱ８，Ｑ９，Ｑ10がオンしている間は、フリップフロップはラッチ動作を行わず、ノードＳ，ＳＢはともにハイレベルにプリチャージされる。プリチャージを行っている間は、フリップフロップに貫通電流が流れないように、NMOSトランジスタＱ５はオフされる。
【０００６】
フリップフロップを構成する各トランジスタＱ１〜Ｑ４は、必ずしも特性が同じではなく、しきい値がばらつくことが多い。仮に、PMOSトランジスタＱ１とNMOSトランジスタＱ４のしきい値が浅くて、NMOSトランジスタＱ２とPMOSトランジスタＱ３のしきい値が深い場合には、フリップフロップのノードＳはハイレベルに、ノードＳＢはローレベルになりやすくなる。
【０００７】
このとき、ビット線ＢＬの電圧がビット線ＢＬＢの電圧より低くても、両ビット線の電位差が小さい場合には、フリップフロップはビット線ＢＬ，ＢＬＢの電位関係とは逆の関係の電圧を出力するおそれがある。一般に、フリップフロップが正しいデータを出力するのに必要な最小のビット線対の電位差はオフセット電圧と呼ばれている。
【０００８】
【発明が解決しようとする課題】
センスアンプのオフセット電圧は、主に、センスアンプを構成するトランジスタのしきい値電圧のばらつきによって決まる。また、配線抵抗や容量などの寄生容量のばらつきやレイアウトの非対称性の影響も受ける。通常、センスアンプのオフセット電圧は約50mVである。
【０００９】
図１５のセンスアンプをSRAM内に設けた場合のオフセット電圧の影響について説明する。ビット線対ＢＬ，ＢＬＢの容量は約１pFであり、ワード線により選択されたセルは約100μＡの電流にて、電源電圧ＶDDにプリチャージされたビット線対のうち一方の電荷を引き抜く。これにより、ビット線対に微小な電位差が現れ、この電位差をセンスアンプで増幅する。このとき、センスアンプのオフセット電圧が50mVであるとすると、ビット線対に50mVの電位差が現れるには、（１）式に示すように、0.5nsの時間が必要である。
【００１０】
１pF×50mV÷100μＡ＝0.5ns …（１）
この時間は、高速動作するメモリにとってかなり大きな時間であり、メモリの高速化を図るには、センスアンプのオフセット電圧を低減することが非常に重要である。
【００１１】
本発明は、このような点に鑑みてなされたものであり、その目的は、第１および第２のデータ線の電位差に応じた電圧を増幅出力する際にオフセット電圧の影響を低減させることができる半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの各ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの各ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの各ゲート端子と前記第１のデータ線との間に接続された第７のトランジスタと、
前記第３および第４のトランジスタの各ゲート端子と前記第２のデータ線との間に接続された第８のトランジスタと、を備え、
前記第１および第２のトランジスタの各ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの各ドレイン端子の接続点とは互いに接続されることを特徴とする半導体集積回路が提供される。
【００１３】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
第１および第２のデータ線に有効なデータを供給する場合と供給しない場合とで、前記第１および第３のトランジスタのドレイン端子に供給する電圧と、前記第２および第４のトランジスタのソース端子に供給する電圧とを入れ替える電圧供給回路と、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続され、
前記第１〜第４のトランジスタは、所定のタイミングにて、前記第１および第２のデータ線のデータをレベルシフトすることを特徴とする半導体集積回路が提供される。
【００１４】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第１および３のトランジスタのドレイン端子と第１の電圧端子との間に接続された第７のトランジスタと、
前記第２および第４のトランジスタのソース端子と第２の電圧端子との間に接続された第８のトランジスタと、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続されることを特徴とする半導体集積回路が提供される。
【００１５】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第２および第４のトランジスタのソース端子と前記第２の電圧端子との間に接続された第７のトランジスタと、
ゲート端子が前記第１のトランジスタのゲート端子に接続され、ドレイン端子が前記第１のトランジスタのソース端子と前記第３のトランジスタのゲート端子とに接続された第８のトランジスタと、
ゲート端子が前記第３のトランジスタのゲート端子に接続され、ドレイン端子が前記第３のトランジスタのソース端子と前記第１のトランジスタのゲート端子とに接続された第９のトランジスタと、
前記第８および第９のトランジスタのソース端子と前記第１の電圧端子との間に接続された第１０のトランジスタと、を備え、
前記第２のトランジスタのゲート端子に第１のデータ線が接続され、前記第４のトランジスタのゲート端子に第２のデータ線が接続されることを特徴とする半導体集積回路が提供される。
【００１６】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路が提供される。
【００１７】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路が提供される。
【００１８】
また、半導体集積回路は、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く（より弱く）保持可能な第１の電圧設定回路と、前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く（より弱く）保持可能な第２の電圧設定回路と、を備え、前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続される。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。以下では、半導体集積回路の一例として、SRAMの内部に設けられるセンスアンプについて主に説明する。
【００２０】
（第１の実施形態）
図１は本発明に係る半導体集積回路の第１の実施形態の回路図である。図１の半導体集積回路は、図１５の回路と比べて、センスアンプのオフセット電圧を相殺するためのPMOSトランジスタＱ11，Ｑ12を設けた点に特徴がある。PMOSトランジスタＱ11，Ｑ12以外は、図１２の回路と同様であり、フリップフロップを構成するPMOSトランジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４と、NMOSトランジスタＱ３，Ｑ４のソース端子を接地端子に接続するか否かを切り替えるNMOSトランジスタＱ５と、上記のフリップフロップにビット線ＢＬ，ＢＬＢの電圧を取り込むか否かを切り替えるPMOSトランジスタＱ６，Ｑ７と、イコライズ用のPMOSトランジスタＱ８と、プリチャージ用のトランジスタＱ９，Ｑ10とを備えている。
【００２１】
PMOSトランジスタＱ11は、フリップフロップ内のノードＳＢとビット線ＢＬとの間に接続され、PMOSトランジスタＱ12は、フリップフロップ内のノードＳとビット線ＢＬＢとの間に接続されている。PMOSトランジスタＱ11，Ｑ12はTRANS2信号に応じてオン・オフし、PMOSトランジスタＱ６，Ｑ７はTRANS1信号に応じてオン・オフする。
【００２２】
図２は図１の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ６，Ｑ７のゲート端子に供給されるTRANS1信号と、PMOSトランジスタＱ11，Ｑ12のゲート端子に供給されるTRANS2信号と、PMOSトランジスタＱ８，Ｑ９，Ｑ10のゲート端子に供給されるＥＱ信号と、NMOSトランジスタＱ５のゲート端子に供給されるＥＮＮ信号との各タイミングを示している。これら信号は、例えば、図１に示すオフセット制御回路１０から出力される。
【００２３】
時刻ｔ１以前は、PMOSトランジスタＱ８，Ｑ９，Ｑ10がオンし、フリップフロップ内のノードＳ，ＳＢはハイレベルにプリチャージされる。
【００２４】
時刻ｔ１になると、PMOSトランジスタＱ８，Ｑ９，Ｑ10がオフしてNMOSトランジスタＱ５がオンする。これにより、フリップフロップ内のノードＳ，ＳＢは、トランジスタＱ１〜Ｑ４のしきい値電圧のばらつき等によって決まる電圧になる。具体的には、フリップフロップは、双安定状態になるため、ノードＳ，ＳＢの一方はハイレベル電圧に、他方はローレベル電圧になる。
【００２５】
ノードＳ，ＳＢのどちらがハイレベル電圧になるかを決定する要因は、フリップフロップを構成する各トランジスタＱ１〜Ｑ４のしきい値電圧のばらつきや、配線抵抗や容量などの寄生素子の特性のばらつきや、素子レイアウトの非対称性などが考えられる。
【００２６】
時刻ｔ２になると、NMOSトランジスタＱ５がオフしてPMOSトランジスタＱ11，Ｑ12がオンする。これにより、ビット線BLBの電位はノードSの電位の影響を受け、ビット線BLはノードSBの電位の影響を受ける。例えば、時刻ｔ２の直前に、ノードＳがノードＳＢよりも電圧が高かったとする。この場合、時刻ｔ２になると、ノードＳに接続されるビット線ＢＬＢがビット線ＢＬよりも電圧が高くなるように制御される。
【００２７】
次に、時刻ｔ３になると、PMOSトランジスタＱ11，Ｑ12がオフしてPMOSトランジスタＱ６，Ｑ７がオンする。これにより、ビット線ＢＬはノードＳと短絡され、ビット線ＢＬＢはノードＳＢと短絡される。また、時刻ｔ３以降、ビット線ＢＬ，ＢＬＢには、メモリセルから読み出したデータが供給される。
【００２８】
例えば、時刻ｔ２の直前に、ノードＳがノードＳＢよりも電圧が高かったとすると、時刻ｔ２〜ｔ３の間は、ビット線ＢＬがビット線ＢＬＢよりも電圧が低くなるように制御されるため、時刻ｔ３以降、ノードＳの電圧は下げられる。これにより、オフセット電圧を相殺することができる。
【００２９】
次に、時刻ｔ４〜ｔ５の間は、時刻ｔ１〜ｔ２と同様に、再度オフセット電圧の検出が行われる。
【００３０】
このように、第１の実施形態では、ビット線対ＢＬ，ＢＬＢの電位差をセンスする前に、フリップフロップのオフセット電圧を検出し、オフセット電圧に応じてビット線ＢＬ，ＢＬＢの電圧を調整してからセンス動作を行うため、オフセット電圧を相殺することができ、フリップフロップのオフセット電圧の影響を受けずにビット線対ＢＬ，ＢＬＢの電位差を増幅することができる。このため、ビット線ＢＬ，ＢＬＢの電位差が十分に小さくても、その電位差に応じた電圧をフリップフロップから確実に出力でき、感度のよいセンスアンプが得られる。
【００３１】
（第２の実施形態）
第２の実施形態は、ビット線対の電位差をセンスする前とセンス期間中で、回路（回路動作上フリップフロップとは呼べないので回路にしました。以下同じ）に供給する電源電圧の方向を逆にすることにより、オフセット電圧を相殺するものである。
【００３２】
図３は本発明に係る半導体集積回路の第２の実施形態の回路図である。図３の半導体集積回路は、回路を構成するNMOSトランジスタＱ21〜Ｑ24と、NMOSトランジスタＱ21，Ｑ23のドレイン端子と接地端子との間に接続されたNMOSトランジスタＱ25と、NMOSトランジスタＱ21，Ｑ23のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ26と、NMOSトランジスタＱ22，Ｑ24のソース端子と電源端子との間に接続されたPMOSトランジスタＱ27と、NMOSトランジスタＱ22，Ｑ24のソース端子と接地端子との間に接続されたNMOSトランジスタＱ28と、回路内のノードＳの論理に応じてオン・オフするNMOSトランジスタＱ29と、このトランジスタＱ29のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ30と、回路内のノードＳＢの論理に応じてオン・オフするNMOSトランジスタＱ31と、このトランジスタＱ31のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ32とを備えている。
【００３３】
なお、図３では、イコライズ用のトランジスタとプリチャージ用のトランジスタを省略しているが、これらトランジスタを設けてもよい。
【００３４】
NMOSトランジスタＱ21，Ｑ22のゲート端子にはビット線ＢＬが接続され、NMOSトランジスタＱ23，Ｑ24のゲート端子にはビット線ＢＬＢが接続されている。
【００３５】
図４は図３の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ26のゲート端子に入力されるENup信号、NMOSトランジスタＱ25のゲート端子に入力されるENun信号、NMOSトランジスタＱ28のゲート端子に入力されるENln信号、およびPMOSトランジスタＱ27のゲート端子に入力されるENlp信号のタイミングを示している。これら信号は、例えば、図３に示すオフセット制御回路１０から出力される。
【００３６】
時刻ｔ11〜ｔ12では、トランジスタＱ25，Ｑ27がオンしてNMOSトランジスタＱ21，Ｑ23が共通にQ25と接続されているノードAが接地電位になり、NMOSトランジスタＱ22，Ｑ24が共通にQ27と接続されているノードBが電源電位ＶDDになる。また、回路内のNMOSトランジスタＱ21〜Ｑ24はすべてオンするため、回路内のノードＳは（ＶDD／２＋ΔＶ）に、ノードＳＢは（ＶDD／２＋ΔＶ’）になる。ここで、ΔＶおよびΔＶ’は、NMOSトランジスタのしきい値電圧のばらつき等により決まる電圧であり、|ΔＶ−ΔＶ’|はオフセット電圧である。
【００３７】
時刻ｔ12〜ｔ13では、回路に電源電圧が供給されなくなり、ノードＳ，ＳＢには、時刻ｔ12の直前の電圧が保持される。
【００３８】
時刻ｔ13〜ｔ14では、時刻ｔ11〜ｔ12とは逆向きに回路に電源電圧と接地電圧が供給される。具体的には、トランジスタＱ26，Ｑ28がオンして、ノードAの電位は電源電位になり、ノードBの電位は接地電位になる。
【００３９】
このように、回路に対して、時刻ｔ11〜ｔ12とは逆方向に電圧を印加することにより、ノードＳ，ＳＢのオフセット電圧|ΔＶ−ΔＶ’|を相殺することができる。
【００４０】
時刻ｔ13以降は、メモリセルから読み出したデータがビット線ＢＬ，ＢＬＢに供給されるため、オフセット電圧を相殺した状態で、ビット線ＢＬ，ＢＬＢの電位差をセンスすることができる。
【００４１】
このように、第２の実施形態では、センス動作を行う前に、センス動作中とは逆方向にフリップフロップに電源電圧と接地電圧を供給するため、センスアンプのオフセット電圧を相殺した状態でセンス動作を行うことができ、感度のよいセンスアンプが得られる。
【００４２】
（第３の実施形態）
第３の実施形態は、センス動作前にセンス動作中とは逆方向に回路に電源電圧と接地電圧を供給する点では第２の実施形態と共通するが、回路構成が第２の実施形態と異なっている。
【００４３】
図５は本発明に係る半導体集積回路の第３の実施形態の回路図である。図５の半導体集積回路は、回路を構成するNMOSトランジスタＱ41〜Ｑ44と、NMOSトランジスタＱ41，Ｑ43の接続ノードCに接地電圧を供給するか否かを切り替えるNMOSトランジスタＱ45と、NMOSトランジスタＱ42，Ｑ44が共通に接続されているノードAに接地電圧を供給するか否かを切り替えるNMOSトランジスタＱ46と、ノードAに電源電圧を供給するか否かを切り替えるPMOSトランジスタＱ47と、PMOSトランジスタＱ48，Ｑ49と、PMOSトランジスタＱ48，Ｑ49のソース端子に電源電圧を供給するか否かを切り替えるPMOSトランジスタＱ50と、回路内のノードＳの論理に応じてオン・オフするNMOSトランジスタＱ51と、このトランジスタＱ51のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ52と、回路内のノードＳＢの論理に応じてオン・オフするNMOSトランジスタＱ53と、このトランジスタＱ53のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ54とを備えている。
【００４４】
PMOSトランジスタＱ48のゲート端子はNMOSトランジスタＱ41のゲート端子と接続され、PMOSトランジスタＱ48の端子はNMOSトランジスタＱ41の端子と接続されている。PMOSトランジスタＱ49のゲート端子はNMOSトランジスタＱ43のゲート端子と接続され、PMOSトランジスタＱ49の端子はNMOSトランジスタＱ43の端子と接続されている。
【００４５】
図６は図５の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ50のゲート端子に入力されるENup信号、NMOSトランジスタＱ45のゲート端子に入力されるENun信号、NMOSトランジスタＱ46のゲート端子に入力されるENln信号、およびPMOSトランジスタＱ47のゲート端子に入力されるENlp信号のタイミングを示している。これら信号は、例えば、図５に示すオフセット制御回路１０から出力される。
【００４６】
時刻ｔ21〜ｔ22では、NMOSトランジスタＱ45とPMOSトランジスタＱ47がオンし、フリップフロップ内のNMOSトランジスタＱ41，Ｑ43が接続されるノードCが接地電圧になるとともに、ノードAが電源電圧になる。
【００４７】
このとき、ビット線ＢＬ，ＢＬＢはハイレベルであるため、NMOSトランジスタＱ42，Ｑ44はオンする。結局、回路内のノードＳ，ＳＢの電位差は、NMOSトランジスタＱ41〜Ｑ44のしきい値電圧のばらつき等によって決まるオフセット電圧になる。
【００４８】
時刻ｔ22〜ｔ23では、PMOSトランジスタＱ47とNMOSトランジスタＱ45，Ｑ46がオフするため、ノードＳ，ＳＢは上述したオフセット電圧を保持する。
【００４９】
時刻ｔ23〜ｔ24では、PMOSトランジスタＱ47とNMOSトランジスタＱ45がオフして、NMOSトランジスタＱ46とPMOSトランジスタＱ50がオンする。これにより、ノードBには電源電圧ＶDDが、ノードAには接地電圧が供給される。
【００５０】
すなわち、時刻ｔ23〜ｔ24では、時刻ｔ21〜ｔ22とは逆方向に、トランジスタＱ42，Ｑ44，Ｑ48，Ｑ49で構成される回路に電源電圧と接地電圧が供給されるため、ノードＳ，ＳＢのオフセット電圧分を相殺することができる。この状態で、ビット線ＢＬ，ＢＬＢにメモリセルから読み出したデータが供給され、オフセット電圧の影響を受けることなく、センス動作を行うことができる。
【００５１】
このように、第３の実施形態は、第２の実施形態と異なり、センス前とセンス動作中で、回路を構成する一部のトランジスタを変更している。すなわち、センス前はトランジスタＱ41〜Ｑ44で回路を構成し、センス動作中はトランジスタＱ43，Ｑ44，Ｑ48，Ｑ49で回路を構成している。このような場合でも、第２の実施形態と同様に、センス前とセンス動作中でフリップフロップに供給する電源電圧を互いに逆にすることにより、センスアンプのオフセット電圧を相殺することができる。
【００５２】
（第４の実施形態）
第４の実施形態は、センス動作前に検出したセンスアンプのオフセット電圧情報をオフセット保持回路にて保持するようにしたものである。
【００５３】
図７は本発明に係る半導体集積回路の第４の実施形態の回路図である。図７の半導体集積回路は、図１と同様の構成のセンスアンプ部１と、センスアンプ部１で検出したオフセット電圧情報を保持するオフセット保持回路２と、検出されたオフセット電圧情報をオフセット保持回路２に保持するか否かを切り替える切替回路３とを有する。
【００５４】
図７のオフセット保持回路２は、フリップフロップを構成するPMOSトランジスタＱ61，Ｑ62およびNMOSトランジスタＱ63，Ｑ64と、PMOSトランジスタＱ61，Ｑ62のソース端子に電源電圧ＶDDを供給するか否かを切り替えるPMOSトランジスタＱ65と、NMOSトランジスタＱ63，Ｑ64のソース端子を接地電圧にするか否かを切り替えるNMOSトランジスタＱ66と、フリップフロップで保持したオフセット電圧をビット線ＢＬ，ＢＬＢに供給するか否かを切り替えるPMOSトランジスタＱ11，Ｑ12とを有する。
【００５５】
図８は図７の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ８〜Ｑ10のゲート端子に入力されるＥＱ信号、NMOSトランジスタＱ５のゲート端子に入力されるＥＮＮ信号、PMOSトランジスタＱ６，Ｑ11のゲート端子に入力されるTRANS1信号、切替回路３内のNMOSトランジスタのゲート端子に入力されるNTRA信号、切替回路３内のPMOSトランジスタのゲート端子に入力されるPTRA信号、NMOSトランジスタＱ66のゲート端子に入力されるＥＤＮ信号、PMOSトランジスタＱ65のゲート端子に入力されるＥＤＰ信号の各タイミング波形を示している。これら信号は、例えば、図７に示すオフセット制御回路１０から出力される。
【００５６】
時刻ｔ31〜ｔ32では、センスアンプ部１内のトランジスタＱ１〜Ｑ４のしきい値電圧のばらつき等により、ノードＳ，ＳＢの一方はハイレベル電圧に、他方はローレベル電圧になる。
【００５７】
このノードＳ，ＳＢの電圧は、時刻ｔ33〜ｔ34のときに、切替回路３を介してオフセット保持回路２に供給されて保持される。
【００５８】
時刻ｔ35になると、PMOSトランジスタＱ６，Ｑ７，Ｑ11，Ｑ12がオンし、ビット線ＢＬ，ＢＬＢの電位はオフセット保持回路２に保持されたオフセット電圧情報で補正される。すなわち、センスアンプ部１のオフセット電圧が相殺されるようにビット線ＢＬ，ＢＬＢの電圧が補正される。したがって、時刻ｔ35以降、センス動作が行われるが、センスアンプ部１のオフセット電圧の影響を受けることなく、センス動作を行うことができる。
【００５９】
このように、第４の実施形態では、検出されたオフセット電圧情報をオフセット保持回路２で保持するため、一度オフセット電圧情報の検出を行えば、その検出結果を何度でも再利用でき、オフセット電圧情報の検出を行う回数を削減することができる。
【００６０】
なお、図７では、図１の回路にオフセット保持回路２と切替回路３を追加した例を示したが、図３や図５に示す回路に図７と同様のオフセット保持回路２と切替回路３を追加してもよい。
【００６１】
（第５の実施形態）
第５の実施形態は、オフセット電圧情報の保持をヒューズを用いて行うものである。
【００６２】
図９は本発明に係る半導体集積回路の第５の実施形態の回路図である。図９の回路は、図１と同様の回路に、オフセット調整回路４を追加した構成になっている。
【００６３】
オフセット調整回路４は、電圧切替部５ａ，５ｂと、PMOSトランジスタＱ71〜Ｑ74と、NMOSトランジスタＱ75，Ｑ76とを有する。
【００６４】
電圧切替部５ａは、カップリングコンデンサＣ１と、インバータIV１，IV２からなるラッチ回路と、電源端子と接地端子間に直列接続されたヒューズＦ１およびコンデンサＣ２とを有する。
【００６５】
また、電圧切替部５ｂは、カップリングコンデンサＣ３と、インバータIV３，IV４からなるラッチ回路と、電源端子と接地端子間に直列接続されたヒューズＦ２およびコンデンサＣ４とを有する。
【００６６】
電圧切替部５ａの出力はPMOSトランジスタＱ71のゲート端子に入力され、電圧切替部５ｂの出力はNMOSトランジスタＱ75，Ｑ76のゲート端子に入力される。PMOSトランジスタＱ72，Ｑ73のゲート端子にはTRANS1信号が入力される。
【００６７】
電圧切替部５ａ，５ｂ内のヒューズＦ１，Ｆ２を切らない状態では、ラッチ回路の左側端子はハイレベルに、右側端子はローレベルになる。ヒューズＦ１，Ｆ２を切ると、ラッチ回路の左側端子はローレベルに、右側端子はハイレベルになる。
【００６８】
例えば、ビット線ＢＬの電位がBLBの電位より高い状態をセンスする（１読みと呼ぶ）マージンを増やしたい場合には、電圧切替部５ａのみヒューズＦ１を切断する。このときパワーオン後は、電圧切替部５ａの出力端子はローレベルになり、PMOSトランジスタＱ71がオンする。このとき、電圧切替部５ｂの左側出力端子はローレベル、右側出力端子はハイレベルである。したがって、TRANS1信号がローレベルになると、ビット線ＢＬの電圧はビット線ＢＬＢより高くなるように制御される。この結果１読みのマージンが向上する。
【００６９】
一方、ビット線ＢＬの電位がBLBより低い状態をセンスする（０読みと呼ぶ）マージンを増やしたい場合には、電圧切替部５ａ，５ｂの両ヒューズＦ１，Ｆ２を切断する。このときパワーオン後は、電圧切替部５ａの出力端子はローレベルになり、電圧切替部５ｂの左側出力端子はハイレベルに、右側出力端子はローレベルになる。したがって、TRANS1信号がローレベルになると、ビット線ＢＬの電圧はビット線ＢＬＢより低くなるように制御される。この結果０読みのマージンが向上する。
【００７０】
このように、第５の実施形態では、ヒューズＦ１，Ｆ２を切断するか否かによりビット線ＢＬ，ＢＬＢの電圧を補正することができるため、いったん電源を切った後に電源を再投入しても、オフセット調整をやり直す必要はなくなる。
【００７１】
なお、ヒューズ以外の手段でオフセット調整を行ってもよい。例えば、不揮発性のメモリにオフセット調整用のデータを格納しておき、そのデータを読み出してオフセット調整を行ってもよい。
【００７２】
（第６の実施形態）
第６の実施形態は、第５の実施形態の変形であり、センスアンプの出力端子の電圧レベルを直接調整することにより、オフセット電圧の調整を行うものである。
【００７３】
図１０は本発明に係る半導体集積回路の第６の実施形態の回路図、図１１は図１０の回路の動作タイミング図である。図１０の回路は、上述した第１〜第５の実施形態の回路と異なり、オフセット電圧を検出する機能を持たない。オフセット電圧の検出は、例えば不図示のテスタ等を用いて行われる。
【００７４】
図１０の回路は、ドレイン端子およびゲート端子がそれぞれトランジスタＱ３のドレイン端子およびゲート端子に接続されたトランジスタＱ81と、トランジスタＱ81のソース端子と接地端子との間に並列接続されたトランジスタＱ82，Ｑ83と、ドレイン端子およびゲート端子がそれぞれトランジスタＱ４のドレイン端子およびゲート端子に接続されたトランジスタＱ84と、トランジスタＱ84のソース端子と接地端子との間に並列接続されたトランジスタＱ85，Ｑ86と、トランジスタＱ83のゲート端子に接続されたインバータIV１，IV２およびコンデンサＣ１と、インバータIV１，IV２の他端に接続されたヒューズＦ１およびコンデンサＣ２と、トランジスタＱ85のゲート端子に接続されたインバータIV３，IV４およびコンデンサＣ３と、インバータIV３，IV４の他端に接続されたヒューズＦ２およびコンデンサＣ４とを有する。
【００７５】
図１１の時刻ｔ41でTRANS信号がハイレベルになると、トランジスタＱ６，Ｑ７がともにオンする。トランジスタＱ６，Ｑ７がオンの間に、ビット線ＢＬ，ＢＬＢを介してデータがフリップフロップに取り込まれ、時刻ｔ42でＥＮ信号がローレベルになると、フリップフロップに取り込まれたデータがラッチされる。
【００７６】
例えば、テスタ等でオフセット電圧を検出した結果、１読みのマージンを増やす必要があることがわかると、ヒューズＦ２を切断する。これにより、パワーオン後は、ヒューズＦ２とコンデンサＣ４との接続点はローレベルになり、トランジスタＱ85はオンする。ノードSBの電位が下がる方向に制御され、ビット線ＢＬＢのローレベル電圧がより簡単にセンスされる。その結果、１読みのマージンが増える。
【００７７】
一方、ビット線ＢＬのローレベル側のマージンを増やす必要があることがわかると、ヒューズＦ１を切断する。これにより、パワーオン後は、ヒューズＦ１とコンデンサ２との接続点はローレベルになり、トランジスタＱ83はオンする。ノードSの電位が下がる方向に制御され、ビット線ＢＬのローレベル電圧がより簡単にセンスされる。その結果、０読みのマージンが増える。
【００７８】
図１０の回路において、ヒューズＦ１，Ｆ２を切断しない通常の状態では、トランジスタＱ83はオフしている。このため、通常の状態での消費電力の削減が図れる。その一方で、データをセンスするのに多少時間がかかってしまう。
【００７９】
一方、図１２はヒューズＦ１，Ｆ２を切断しない状態でトランジスタＱ83，Ｑ85がオンしている場合の回路図である。図１２の場合、ヒューズＦ１，Ｆ２を切断していない通常の状態で、迅速にセンスできるが、消費電力は増える。図１２のヒューズＦ１またはＦ２を切断すると、トランジスタＱ83またはＱ85がオフする。したがって、ノードS,SBのローレベルへの遷移は遅くなる。
【００８０】
図１０および図１２におけるトランジスタＱ82，Ｑ83，Ｑ85，Ｑ86はNMOSであるが、PMOSで構成してもよい。この場合の図１０に対応する回路図は図１３のようになり、図１２に対応する回路図は図１４のようになる。
【００８１】
図１３の回路は、ヒューズＦ１とコンデンサＣ２との接続関係が図１０とは逆になっている。図１３の場合、ヒューズＦ１を切断すると、トランジスタＱ83がオンし、１読みのマージンがあがる。また、ヒューズＦ２を切断すると、トランジスタＱ85がオンし、０読みのマージンがあがる。
【００８２】
一方、図１４の回路は、ヒューズＦ１とコンデンサＣ２との接続関係が図１２と逆になっている。図１４の場合、ヒューズＦ１を切断すると、トランジスタＱ83がオフし、０読みのマージンがあがる。また、ヒューズＦ２を切断すると、トランジスタＱ85がオンし、１読みのマージンがあがる。
【００８３】
このように、第６の実施形態では、ビット線ＢＬ，ＢＬＢの電圧を調整するためのヒューズＦ１，Ｆ２を設け、テスタ等を用いて検出されたオフセット電圧が小さくなるようにオフセット調整を行うため、製造工程等で個別にオフセット調整を行うことができ、製造歩留まりの向上が図れる。
【００８４】
【発明の効果】
以上詳細に説明したように、本発明によれば、検出された入力オフセット電圧を補正した状態で、二つの入力ノードに入力される信号差に応じた増幅信号を出力するため、増幅信号が入力オフセット電圧の影響を受けなくなる。
【００８５】
また、フリップフロップを構成する第１〜第４のトランジスタのしきい値電圧のばらつき等によるオフセット電圧を検出し、このオフセット電圧が相殺されるように第１および第２のデータ線の電圧を補正するため、第１および第２のデータ線の電位差に応じた電圧を増幅出力する際にオフセット電圧の影響を低減させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施形態の回路図。
【図２】図１の半導体集積回路に入力される各信号のタイミング図。
【図３】本発明に係る半導体集積回路の第２の実施形態の回路図。
【図４】図３の半導体集積回路に入力される各信号のタイミング図。
【図５】本発明に係る半導体集積回路の第３の実施形態の回路図。
【図６】図５の半導体集積回路に入力される各信号のタイミング図。
【図７】本発明に係る半導体集積回路の第４の実施形態の回路図。
【図８】図７の半導体集積回路に入力される各信号のタイミング図。
【図９】本発明に係る半導体集積回路の第５の実施形態の回路図。
【図１０】本発明に係る半導体集積回路の第６の実施形態の回路図。
【図１１】図１０の回路の動作タイミング図。
【図１２】ヒューズＦ１，Ｆ２を切断しない状態でトランジスタＱ83がオンしている例を示す回路図。
【図１３】 PMOSトランジスタを有する図１０の変形例を示す回路図。
【図１４】 PMOSトランジスタを有する図１２の変形例を示す回路図。
【図１５】従来のセンスアンプの回路図。
【符号の説明】
１ センスアンプ部
２ オフセット保持回路
３ 切替回路
４ オフセット調整回路
５ａ，５ｂ 電圧切替部
Ｆ１，Ｆ２ ヒューズ
１０ オフセット制御回路
【発明の属する技術分野】
本発明は、２本のデータ線（例えば、ビット線）の電位差に応じた電圧を出力する半導体集積回路に関し、ＳＲＡＭ(Static Random Access Memory)等のセンスアンプ回路などに用いられる回路を対象とする。
【０００２】
【従来の技術】
ＳＲＡＭ等のメモリでは、メモリセルからビット線を介して読み出したデータをセンスアンプで増幅してから出力する。
【０００３】
図１５は従来のセンスアンプの回路図である。図示のセンスアンプは、ビット線対の電位差に応じた電圧をラッチするPMOSトランジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４からなるフリップフロップと、NMOSトランジスタＱ３，Ｑ４のソース端子を接地電圧に設定するか否かを切り替えるNMOSトランジスタＱ５と、ビット線ＢＬ，ＢＬＢの電圧をフリップフロップに取り込むか否かを切り替えるPMOSトランジスタＱ６，Ｑ７と、イコライズ用のPMOSトランジスタＱ８と、プリチャージ用のPMOSトランジスタＱ９，Ｑ10とを備えている。
【０００４】
NMOSトランジスタＱ５をオンすることにより、ビット線対ＢＬ，ＢＬＢの微小な電位差がフリップフロップにより増幅されてＳＡ，ＳＡＢ端子（ノードＳ，ＳＢ）から出力される。
【０００５】
また、イコライズ用とプリチャージ用のPMOSトランジスタＱ８，Ｑ９，Ｑ10がオンしている間は、フリップフロップはラッチ動作を行わず、ノードＳ，ＳＢはともにハイレベルにプリチャージされる。プリチャージを行っている間は、フリップフロップに貫通電流が流れないように、NMOSトランジスタＱ５はオフされる。
【０００６】
フリップフロップを構成する各トランジスタＱ１〜Ｑ４は、必ずしも特性が同じではなく、しきい値がばらつくことが多い。仮に、PMOSトランジスタＱ１とNMOSトランジスタＱ４のしきい値が浅くて、NMOSトランジスタＱ２とPMOSトランジスタＱ３のしきい値が深い場合には、フリップフロップのノードＳはハイレベルに、ノードＳＢはローレベルになりやすくなる。
【０００７】
このとき、ビット線ＢＬの電圧がビット線ＢＬＢの電圧より低くても、両ビット線の電位差が小さい場合には、フリップフロップはビット線ＢＬ，ＢＬＢの電位関係とは逆の関係の電圧を出力するおそれがある。一般に、フリップフロップが正しいデータを出力するのに必要な最小のビット線対の電位差はオフセット電圧と呼ばれている。
【０００８】
【発明が解決しようとする課題】
センスアンプのオフセット電圧は、主に、センスアンプを構成するトランジスタのしきい値電圧のばらつきによって決まる。また、配線抵抗や容量などの寄生容量のばらつきやレイアウトの非対称性の影響も受ける。通常、センスアンプのオフセット電圧は約50mVである。
【０００９】
図１５のセンスアンプをSRAM内に設けた場合のオフセット電圧の影響について説明する。ビット線対ＢＬ，ＢＬＢの容量は約１pFであり、ワード線により選択されたセルは約100μＡの電流にて、電源電圧ＶDDにプリチャージされたビット線対のうち一方の電荷を引き抜く。これにより、ビット線対に微小な電位差が現れ、この電位差をセンスアンプで増幅する。このとき、センスアンプのオフセット電圧が50mVであるとすると、ビット線対に50mVの電位差が現れるには、（１）式に示すように、0.5nsの時間が必要である。
【００１０】
１pF×50mV÷100μＡ＝0.5ns …（１）
この時間は、高速動作するメモリにとってかなり大きな時間であり、メモリの高速化を図るには、センスアンプのオフセット電圧を低減することが非常に重要である。
【００１１】
本発明は、このような点に鑑みてなされたものであり、その目的は、第１および第２のデータ線の電位差に応じた電圧を増幅出力する際にオフセット電圧の影響を低減させることができる半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの各ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの各ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの各ゲート端子と前記第１のデータ線との間に接続された第７のトランジスタと、
前記第３および第４のトランジスタの各ゲート端子と前記第２のデータ線との間に接続された第８のトランジスタと、を備え、
前記第１および第２のトランジスタの各ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの各ドレイン端子の接続点とは互いに接続されることを特徴とする半導体集積回路が提供される。
【００１３】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
第１および第２のデータ線に有効なデータを供給する場合と供給しない場合とで、前記第１および第３のトランジスタのドレイン端子に供給する電圧と、前記第２および第４のトランジスタのソース端子に供給する電圧とを入れ替える電圧供給回路と、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続され、
前記第１〜第４のトランジスタは、所定のタイミングにて、前記第１および第２のデータ線のデータをレベルシフトすることを特徴とする半導体集積回路が提供される。
【００１４】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第１および３のトランジスタのドレイン端子と第１の電圧端子との間に接続された第７のトランジスタと、
前記第２および第４のトランジスタのソース端子と第２の電圧端子との間に接続された第８のトランジスタと、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続されることを特徴とする半導体集積回路が提供される。
【００１５】
本発明の一態様によれば、一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第２および第４のトランジスタのソース端子と前記第２の電圧端子との間に接続された第７のトランジスタと、
ゲート端子が前記第１のトランジスタのゲート端子に接続され、ドレイン端子が前記第１のトランジスタのソース端子と前記第３のトランジスタのゲート端子とに接続された第８のトランジスタと、
ゲート端子が前記第３のトランジスタのゲート端子に接続され、ドレイン端子が前記第３のトランジスタのソース端子と前記第１のトランジスタのゲート端子とに接続された第９のトランジスタと、
前記第８および第９のトランジスタのソース端子と前記第１の電圧端子との間に接続された第１０のトランジスタと、を備え、
前記第２のトランジスタのゲート端子に第１のデータ線が接続され、前記第４のトランジスタのゲート端子に第２のデータ線が接続されることを特徴とする半導体集積回路が提供される。
【００１６】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路が提供される。
【００１７】
本発明の一態様によれば、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路が提供される。
【００１８】
また、半導体集積回路は、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く（より弱く）保持可能な第１の電圧設定回路と、前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く（より弱く）保持可能な第２の電圧設定回路と、を備え、前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続される。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。以下では、半導体集積回路の一例として、SRAMの内部に設けられるセンスアンプについて主に説明する。
【００２０】
（第１の実施形態）
図１は本発明に係る半導体集積回路の第１の実施形態の回路図である。図１の半導体集積回路は、図１５の回路と比べて、センスアンプのオフセット電圧を相殺するためのPMOSトランジスタＱ11，Ｑ12を設けた点に特徴がある。PMOSトランジスタＱ11，Ｑ12以外は、図１２の回路と同様であり、フリップフロップを構成するPMOSトランジスタＱ１，Ｑ２およびNMOSトランジスタＱ３，Ｑ４と、NMOSトランジスタＱ３，Ｑ４のソース端子を接地端子に接続するか否かを切り替えるNMOSトランジスタＱ５と、上記のフリップフロップにビット線ＢＬ，ＢＬＢの電圧を取り込むか否かを切り替えるPMOSトランジスタＱ６，Ｑ７と、イコライズ用のPMOSトランジスタＱ８と、プリチャージ用のトランジスタＱ９，Ｑ10とを備えている。
【００２１】
PMOSトランジスタＱ11は、フリップフロップ内のノードＳＢとビット線ＢＬとの間に接続され、PMOSトランジスタＱ12は、フリップフロップ内のノードＳとビット線ＢＬＢとの間に接続されている。PMOSトランジスタＱ11，Ｑ12はTRANS2信号に応じてオン・オフし、PMOSトランジスタＱ６，Ｑ７はTRANS1信号に応じてオン・オフする。
【００２２】
図２は図１の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ６，Ｑ７のゲート端子に供給されるTRANS1信号と、PMOSトランジスタＱ11，Ｑ12のゲート端子に供給されるTRANS2信号と、PMOSトランジスタＱ８，Ｑ９，Ｑ10のゲート端子に供給されるＥＱ信号と、NMOSトランジスタＱ５のゲート端子に供給されるＥＮＮ信号との各タイミングを示している。これら信号は、例えば、図１に示すオフセット制御回路１０から出力される。
【００２３】
時刻ｔ１以前は、PMOSトランジスタＱ８，Ｑ９，Ｑ10がオンし、フリップフロップ内のノードＳ，ＳＢはハイレベルにプリチャージされる。
【００２４】
時刻ｔ１になると、PMOSトランジスタＱ８，Ｑ９，Ｑ10がオフしてNMOSトランジスタＱ５がオンする。これにより、フリップフロップ内のノードＳ，ＳＢは、トランジスタＱ１〜Ｑ４のしきい値電圧のばらつき等によって決まる電圧になる。具体的には、フリップフロップは、双安定状態になるため、ノードＳ，ＳＢの一方はハイレベル電圧に、他方はローレベル電圧になる。
【００２５】
ノードＳ，ＳＢのどちらがハイレベル電圧になるかを決定する要因は、フリップフロップを構成する各トランジスタＱ１〜Ｑ４のしきい値電圧のばらつきや、配線抵抗や容量などの寄生素子の特性のばらつきや、素子レイアウトの非対称性などが考えられる。
【００２６】
時刻ｔ２になると、NMOSトランジスタＱ５がオフしてPMOSトランジスタＱ11，Ｑ12がオンする。これにより、ビット線BLBの電位はノードSの電位の影響を受け、ビット線BLはノードSBの電位の影響を受ける。例えば、時刻ｔ２の直前に、ノードＳがノードＳＢよりも電圧が高かったとする。この場合、時刻ｔ２になると、ノードＳに接続されるビット線ＢＬＢがビット線ＢＬよりも電圧が高くなるように制御される。
【００２７】
次に、時刻ｔ３になると、PMOSトランジスタＱ11，Ｑ12がオフしてPMOSトランジスタＱ６，Ｑ７がオンする。これにより、ビット線ＢＬはノードＳと短絡され、ビット線ＢＬＢはノードＳＢと短絡される。また、時刻ｔ３以降、ビット線ＢＬ，ＢＬＢには、メモリセルから読み出したデータが供給される。
【００２８】
例えば、時刻ｔ２の直前に、ノードＳがノードＳＢよりも電圧が高かったとすると、時刻ｔ２〜ｔ３の間は、ビット線ＢＬがビット線ＢＬＢよりも電圧が低くなるように制御されるため、時刻ｔ３以降、ノードＳの電圧は下げられる。これにより、オフセット電圧を相殺することができる。
【００２９】
次に、時刻ｔ４〜ｔ５の間は、時刻ｔ１〜ｔ２と同様に、再度オフセット電圧の検出が行われる。
【００３０】
このように、第１の実施形態では、ビット線対ＢＬ，ＢＬＢの電位差をセンスする前に、フリップフロップのオフセット電圧を検出し、オフセット電圧に応じてビット線ＢＬ，ＢＬＢの電圧を調整してからセンス動作を行うため、オフセット電圧を相殺することができ、フリップフロップのオフセット電圧の影響を受けずにビット線対ＢＬ，ＢＬＢの電位差を増幅することができる。このため、ビット線ＢＬ，ＢＬＢの電位差が十分に小さくても、その電位差に応じた電圧をフリップフロップから確実に出力でき、感度のよいセンスアンプが得られる。
【００３１】
（第２の実施形態）
第２の実施形態は、ビット線対の電位差をセンスする前とセンス期間中で、回路（回路動作上フリップフロップとは呼べないので回路にしました。以下同じ）に供給する電源電圧の方向を逆にすることにより、オフセット電圧を相殺するものである。
【００３２】
図３は本発明に係る半導体集積回路の第２の実施形態の回路図である。図３の半導体集積回路は、回路を構成するNMOSトランジスタＱ21〜Ｑ24と、NMOSトランジスタＱ21，Ｑ23のドレイン端子と接地端子との間に接続されたNMOSトランジスタＱ25と、NMOSトランジスタＱ21，Ｑ23のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ26と、NMOSトランジスタＱ22，Ｑ24のソース端子と電源端子との間に接続されたPMOSトランジスタＱ27と、NMOSトランジスタＱ22，Ｑ24のソース端子と接地端子との間に接続されたNMOSトランジスタＱ28と、回路内のノードＳの論理に応じてオン・オフするNMOSトランジスタＱ29と、このトランジスタＱ29のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ30と、回路内のノードＳＢの論理に応じてオン・オフするNMOSトランジスタＱ31と、このトランジスタＱ31のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ32とを備えている。
【００３３】
なお、図３では、イコライズ用のトランジスタとプリチャージ用のトランジスタを省略しているが、これらトランジスタを設けてもよい。
【００３４】
NMOSトランジスタＱ21，Ｑ22のゲート端子にはビット線ＢＬが接続され、NMOSトランジスタＱ23，Ｑ24のゲート端子にはビット線ＢＬＢが接続されている。
【００３５】
図４は図３の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ26のゲート端子に入力されるENup信号、NMOSトランジスタＱ25のゲート端子に入力されるENun信号、NMOSトランジスタＱ28のゲート端子に入力されるENln信号、およびPMOSトランジスタＱ27のゲート端子に入力されるENlp信号のタイミングを示している。これら信号は、例えば、図３に示すオフセット制御回路１０から出力される。
【００３６】
時刻ｔ11〜ｔ12では、トランジスタＱ25，Ｑ27がオンしてNMOSトランジスタＱ21，Ｑ23が共通にQ25と接続されているノードAが接地電位になり、NMOSトランジスタＱ22，Ｑ24が共通にQ27と接続されているノードBが電源電位ＶDDになる。また、回路内のNMOSトランジスタＱ21〜Ｑ24はすべてオンするため、回路内のノードＳは（ＶDD／２＋ΔＶ）に、ノードＳＢは（ＶDD／２＋ΔＶ’）になる。ここで、ΔＶおよびΔＶ’は、NMOSトランジスタのしきい値電圧のばらつき等により決まる電圧であり、|ΔＶ−ΔＶ’|はオフセット電圧である。
【００３７】
時刻ｔ12〜ｔ13では、回路に電源電圧が供給されなくなり、ノードＳ，ＳＢには、時刻ｔ12の直前の電圧が保持される。
【００３８】
時刻ｔ13〜ｔ14では、時刻ｔ11〜ｔ12とは逆向きに回路に電源電圧と接地電圧が供給される。具体的には、トランジスタＱ26，Ｑ28がオンして、ノードAの電位は電源電位になり、ノードBの電位は接地電位になる。
【００３９】
このように、回路に対して、時刻ｔ11〜ｔ12とは逆方向に電圧を印加することにより、ノードＳ，ＳＢのオフセット電圧|ΔＶ−ΔＶ’|を相殺することができる。
【００４０】
時刻ｔ13以降は、メモリセルから読み出したデータがビット線ＢＬ，ＢＬＢに供給されるため、オフセット電圧を相殺した状態で、ビット線ＢＬ，ＢＬＢの電位差をセンスすることができる。
【００４１】
このように、第２の実施形態では、センス動作を行う前に、センス動作中とは逆方向にフリップフロップに電源電圧と接地電圧を供給するため、センスアンプのオフセット電圧を相殺した状態でセンス動作を行うことができ、感度のよいセンスアンプが得られる。
【００４２】
（第３の実施形態）
第３の実施形態は、センス動作前にセンス動作中とは逆方向に回路に電源電圧と接地電圧を供給する点では第２の実施形態と共通するが、回路構成が第２の実施形態と異なっている。
【００４３】
図５は本発明に係る半導体集積回路の第３の実施形態の回路図である。図５の半導体集積回路は、回路を構成するNMOSトランジスタＱ41〜Ｑ44と、NMOSトランジスタＱ41，Ｑ43の接続ノードCに接地電圧を供給するか否かを切り替えるNMOSトランジスタＱ45と、NMOSトランジスタＱ42，Ｑ44が共通に接続されているノードAに接地電圧を供給するか否かを切り替えるNMOSトランジスタＱ46と、ノードAに電源電圧を供給するか否かを切り替えるPMOSトランジスタＱ47と、PMOSトランジスタＱ48，Ｑ49と、PMOSトランジスタＱ48，Ｑ49のソース端子に電源電圧を供給するか否かを切り替えるPMOSトランジスタＱ50と、回路内のノードＳの論理に応じてオン・オフするNMOSトランジスタＱ51と、このトランジスタＱ51のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ52と、回路内のノードＳＢの論理に応じてオン・オフするNMOSトランジスタＱ53と、このトランジスタＱ53のドレイン端子と電源端子との間に接続されたPMOSトランジスタＱ54とを備えている。
【００４４】
PMOSトランジスタＱ48のゲート端子はNMOSトランジスタＱ41のゲート端子と接続され、PMOSトランジスタＱ48の端子はNMOSトランジスタＱ41の端子と接続されている。PMOSトランジスタＱ49のゲート端子はNMOSトランジスタＱ43のゲート端子と接続され、PMOSトランジスタＱ49の端子はNMOSトランジスタＱ43の端子と接続されている。
【００４５】
図６は図５の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ50のゲート端子に入力されるENup信号、NMOSトランジスタＱ45のゲート端子に入力されるENun信号、NMOSトランジスタＱ46のゲート端子に入力されるENln信号、およびPMOSトランジスタＱ47のゲート端子に入力されるENlp信号のタイミングを示している。これら信号は、例えば、図５に示すオフセット制御回路１０から出力される。
【００４６】
時刻ｔ21〜ｔ22では、NMOSトランジスタＱ45とPMOSトランジスタＱ47がオンし、フリップフロップ内のNMOSトランジスタＱ41，Ｑ43が接続されるノードCが接地電圧になるとともに、ノードAが電源電圧になる。
【００４７】
このとき、ビット線ＢＬ，ＢＬＢはハイレベルであるため、NMOSトランジスタＱ42，Ｑ44はオンする。結局、回路内のノードＳ，ＳＢの電位差は、NMOSトランジスタＱ41〜Ｑ44のしきい値電圧のばらつき等によって決まるオフセット電圧になる。
【００４８】
時刻ｔ22〜ｔ23では、PMOSトランジスタＱ47とNMOSトランジスタＱ45，Ｑ46がオフするため、ノードＳ，ＳＢは上述したオフセット電圧を保持する。
【００４９】
時刻ｔ23〜ｔ24では、PMOSトランジスタＱ47とNMOSトランジスタＱ45がオフして、NMOSトランジスタＱ46とPMOSトランジスタＱ50がオンする。これにより、ノードBには電源電圧ＶDDが、ノードAには接地電圧が供給される。
【００５０】
すなわち、時刻ｔ23〜ｔ24では、時刻ｔ21〜ｔ22とは逆方向に、トランジスタＱ42，Ｑ44，Ｑ48，Ｑ49で構成される回路に電源電圧と接地電圧が供給されるため、ノードＳ，ＳＢのオフセット電圧分を相殺することができる。この状態で、ビット線ＢＬ，ＢＬＢにメモリセルから読み出したデータが供給され、オフセット電圧の影響を受けることなく、センス動作を行うことができる。
【００５１】
このように、第３の実施形態は、第２の実施形態と異なり、センス前とセンス動作中で、回路を構成する一部のトランジスタを変更している。すなわち、センス前はトランジスタＱ41〜Ｑ44で回路を構成し、センス動作中はトランジスタＱ43，Ｑ44，Ｑ48，Ｑ49で回路を構成している。このような場合でも、第２の実施形態と同様に、センス前とセンス動作中でフリップフロップに供給する電源電圧を互いに逆にすることにより、センスアンプのオフセット電圧を相殺することができる。
【００５２】
（第４の実施形態）
第４の実施形態は、センス動作前に検出したセンスアンプのオフセット電圧情報をオフセット保持回路にて保持するようにしたものである。
【００５３】
図７は本発明に係る半導体集積回路の第４の実施形態の回路図である。図７の半導体集積回路は、図１と同様の構成のセンスアンプ部１と、センスアンプ部１で検出したオフセット電圧情報を保持するオフセット保持回路２と、検出されたオフセット電圧情報をオフセット保持回路２に保持するか否かを切り替える切替回路３とを有する。
【００５４】
図７のオフセット保持回路２は、フリップフロップを構成するPMOSトランジスタＱ61，Ｑ62およびNMOSトランジスタＱ63，Ｑ64と、PMOSトランジスタＱ61，Ｑ62のソース端子に電源電圧ＶDDを供給するか否かを切り替えるPMOSトランジスタＱ65と、NMOSトランジスタＱ63，Ｑ64のソース端子を接地電圧にするか否かを切り替えるNMOSトランジスタＱ66と、フリップフロップで保持したオフセット電圧をビット線ＢＬ，ＢＬＢに供給するか否かを切り替えるPMOSトランジスタＱ11，Ｑ12とを有する。
【００５５】
図８は図７の半導体集積回路に入力される各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、PMOSトランジスタＱ８〜Ｑ10のゲート端子に入力されるＥＱ信号、NMOSトランジスタＱ５のゲート端子に入力されるＥＮＮ信号、PMOSトランジスタＱ６，Ｑ11のゲート端子に入力されるTRANS1信号、切替回路３内のNMOSトランジスタのゲート端子に入力されるNTRA信号、切替回路３内のPMOSトランジスタのゲート端子に入力されるPTRA信号、NMOSトランジスタＱ66のゲート端子に入力されるＥＤＮ信号、PMOSトランジスタＱ65のゲート端子に入力されるＥＤＰ信号の各タイミング波形を示している。これら信号は、例えば、図７に示すオフセット制御回路１０から出力される。
【００５６】
時刻ｔ31〜ｔ32では、センスアンプ部１内のトランジスタＱ１〜Ｑ４のしきい値電圧のばらつき等により、ノードＳ，ＳＢの一方はハイレベル電圧に、他方はローレベル電圧になる。
【００５７】
このノードＳ，ＳＢの電圧は、時刻ｔ33〜ｔ34のときに、切替回路３を介してオフセット保持回路２に供給されて保持される。
【００５８】
時刻ｔ35になると、PMOSトランジスタＱ６，Ｑ７，Ｑ11，Ｑ12がオンし、ビット線ＢＬ，ＢＬＢの電位はオフセット保持回路２に保持されたオフセット電圧情報で補正される。すなわち、センスアンプ部１のオフセット電圧が相殺されるようにビット線ＢＬ，ＢＬＢの電圧が補正される。したがって、時刻ｔ35以降、センス動作が行われるが、センスアンプ部１のオフセット電圧の影響を受けることなく、センス動作を行うことができる。
【００５９】
このように、第４の実施形態では、検出されたオフセット電圧情報をオフセット保持回路２で保持するため、一度オフセット電圧情報の検出を行えば、その検出結果を何度でも再利用でき、オフセット電圧情報の検出を行う回数を削減することができる。
【００６０】
なお、図７では、図１の回路にオフセット保持回路２と切替回路３を追加した例を示したが、図３や図５に示す回路に図７と同様のオフセット保持回路２と切替回路３を追加してもよい。
【００６１】
（第５の実施形態）
第５の実施形態は、オフセット電圧情報の保持をヒューズを用いて行うものである。
【００６２】
図９は本発明に係る半導体集積回路の第５の実施形態の回路図である。図９の回路は、図１と同様の回路に、オフセット調整回路４を追加した構成になっている。
【００６３】
オフセット調整回路４は、電圧切替部５ａ，５ｂと、PMOSトランジスタＱ71〜Ｑ74と、NMOSトランジスタＱ75，Ｑ76とを有する。
【００６４】
電圧切替部５ａは、カップリングコンデンサＣ１と、インバータIV１，IV２からなるラッチ回路と、電源端子と接地端子間に直列接続されたヒューズＦ１およびコンデンサＣ２とを有する。
【００６５】
また、電圧切替部５ｂは、カップリングコンデンサＣ３と、インバータIV３，IV４からなるラッチ回路と、電源端子と接地端子間に直列接続されたヒューズＦ２およびコンデンサＣ４とを有する。
【００６６】
電圧切替部５ａの出力はPMOSトランジスタＱ71のゲート端子に入力され、電圧切替部５ｂの出力はNMOSトランジスタＱ75，Ｑ76のゲート端子に入力される。PMOSトランジスタＱ72，Ｑ73のゲート端子にはTRANS1信号が入力される。
【００６７】
電圧切替部５ａ，５ｂ内のヒューズＦ１，Ｆ２を切らない状態では、ラッチ回路の左側端子はハイレベルに、右側端子はローレベルになる。ヒューズＦ１，Ｆ２を切ると、ラッチ回路の左側端子はローレベルに、右側端子はハイレベルになる。
【００６８】
例えば、ビット線ＢＬの電位がBLBの電位より高い状態をセンスする（１読みと呼ぶ）マージンを増やしたい場合には、電圧切替部５ａのみヒューズＦ１を切断する。このときパワーオン後は、電圧切替部５ａの出力端子はローレベルになり、PMOSトランジスタＱ71がオンする。このとき、電圧切替部５ｂの左側出力端子はローレベル、右側出力端子はハイレベルである。したがって、TRANS1信号がローレベルになると、ビット線ＢＬの電圧はビット線ＢＬＢより高くなるように制御される。この結果１読みのマージンが向上する。
【００６９】
一方、ビット線ＢＬの電位がBLBより低い状態をセンスする（０読みと呼ぶ）マージンを増やしたい場合には、電圧切替部５ａ，５ｂの両ヒューズＦ１，Ｆ２を切断する。このときパワーオン後は、電圧切替部５ａの出力端子はローレベルになり、電圧切替部５ｂの左側出力端子はハイレベルに、右側出力端子はローレベルになる。したがって、TRANS1信号がローレベルになると、ビット線ＢＬの電圧はビット線ＢＬＢより低くなるように制御される。この結果０読みのマージンが向上する。
【００７０】
このように、第５の実施形態では、ヒューズＦ１，Ｆ２を切断するか否かによりビット線ＢＬ，ＢＬＢの電圧を補正することができるため、いったん電源を切った後に電源を再投入しても、オフセット調整をやり直す必要はなくなる。
【００７１】
なお、ヒューズ以外の手段でオフセット調整を行ってもよい。例えば、不揮発性のメモリにオフセット調整用のデータを格納しておき、そのデータを読み出してオフセット調整を行ってもよい。
【００７２】
（第６の実施形態）
第６の実施形態は、第５の実施形態の変形であり、センスアンプの出力端子の電圧レベルを直接調整することにより、オフセット電圧の調整を行うものである。
【００７３】
図１０は本発明に係る半導体集積回路の第６の実施形態の回路図、図１１は図１０の回路の動作タイミング図である。図１０の回路は、上述した第１〜第５の実施形態の回路と異なり、オフセット電圧を検出する機能を持たない。オフセット電圧の検出は、例えば不図示のテスタ等を用いて行われる。
【００７４】
図１０の回路は、ドレイン端子およびゲート端子がそれぞれトランジスタＱ３のドレイン端子およびゲート端子に接続されたトランジスタＱ81と、トランジスタＱ81のソース端子と接地端子との間に並列接続されたトランジスタＱ82，Ｑ83と、ドレイン端子およびゲート端子がそれぞれトランジスタＱ４のドレイン端子およびゲート端子に接続されたトランジスタＱ84と、トランジスタＱ84のソース端子と接地端子との間に並列接続されたトランジスタＱ85，Ｑ86と、トランジスタＱ83のゲート端子に接続されたインバータIV１，IV２およびコンデンサＣ１と、インバータIV１，IV２の他端に接続されたヒューズＦ１およびコンデンサＣ２と、トランジスタＱ85のゲート端子に接続されたインバータIV３，IV４およびコンデンサＣ３と、インバータIV３，IV４の他端に接続されたヒューズＦ２およびコンデンサＣ４とを有する。
【００７５】
図１１の時刻ｔ41でTRANS信号がハイレベルになると、トランジスタＱ６，Ｑ７がともにオンする。トランジスタＱ６，Ｑ７がオンの間に、ビット線ＢＬ，ＢＬＢを介してデータがフリップフロップに取り込まれ、時刻ｔ42でＥＮ信号がローレベルになると、フリップフロップに取り込まれたデータがラッチされる。
【００７６】
例えば、テスタ等でオフセット電圧を検出した結果、１読みのマージンを増やす必要があることがわかると、ヒューズＦ２を切断する。これにより、パワーオン後は、ヒューズＦ２とコンデンサＣ４との接続点はローレベルになり、トランジスタＱ85はオンする。ノードSBの電位が下がる方向に制御され、ビット線ＢＬＢのローレベル電圧がより簡単にセンスされる。その結果、１読みのマージンが増える。
【００７７】
一方、ビット線ＢＬのローレベル側のマージンを増やす必要があることがわかると、ヒューズＦ１を切断する。これにより、パワーオン後は、ヒューズＦ１とコンデンサ２との接続点はローレベルになり、トランジスタＱ83はオンする。ノードSの電位が下がる方向に制御され、ビット線ＢＬのローレベル電圧がより簡単にセンスされる。その結果、０読みのマージンが増える。
【００７８】
図１０の回路において、ヒューズＦ１，Ｆ２を切断しない通常の状態では、トランジスタＱ83はオフしている。このため、通常の状態での消費電力の削減が図れる。その一方で、データをセンスするのに多少時間がかかってしまう。
【００７９】
一方、図１２はヒューズＦ１，Ｆ２を切断しない状態でトランジスタＱ83，Ｑ85がオンしている場合の回路図である。図１２の場合、ヒューズＦ１，Ｆ２を切断していない通常の状態で、迅速にセンスできるが、消費電力は増える。図１２のヒューズＦ１またはＦ２を切断すると、トランジスタＱ83またはＱ85がオフする。したがって、ノードS,SBのローレベルへの遷移は遅くなる。
【００８０】
図１０および図１２におけるトランジスタＱ82，Ｑ83，Ｑ85，Ｑ86はNMOSであるが、PMOSで構成してもよい。この場合の図１０に対応する回路図は図１３のようになり、図１２に対応する回路図は図１４のようになる。
【００８１】
図１３の回路は、ヒューズＦ１とコンデンサＣ２との接続関係が図１０とは逆になっている。図１３の場合、ヒューズＦ１を切断すると、トランジスタＱ83がオンし、１読みのマージンがあがる。また、ヒューズＦ２を切断すると、トランジスタＱ85がオンし、０読みのマージンがあがる。
【００８２】
一方、図１４の回路は、ヒューズＦ１とコンデンサＣ２との接続関係が図１２と逆になっている。図１４の場合、ヒューズＦ１を切断すると、トランジスタＱ83がオフし、０読みのマージンがあがる。また、ヒューズＦ２を切断すると、トランジスタＱ85がオンし、１読みのマージンがあがる。
【００８３】
このように、第６の実施形態では、ビット線ＢＬ，ＢＬＢの電圧を調整するためのヒューズＦ１，Ｆ２を設け、テスタ等を用いて検出されたオフセット電圧が小さくなるようにオフセット調整を行うため、製造工程等で個別にオフセット調整を行うことができ、製造歩留まりの向上が図れる。
【００８４】
【発明の効果】
以上詳細に説明したように、本発明によれば、検出された入力オフセット電圧を補正した状態で、二つの入力ノードに入力される信号差に応じた増幅信号を出力するため、増幅信号が入力オフセット電圧の影響を受けなくなる。
【００８５】
また、フリップフロップを構成する第１〜第４のトランジスタのしきい値電圧のばらつき等によるオフセット電圧を検出し、このオフセット電圧が相殺されるように第１および第２のデータ線の電圧を補正するため、第１および第２のデータ線の電位差に応じた電圧を増幅出力する際にオフセット電圧の影響を低減させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施形態の回路図。
【図２】図１の半導体集積回路に入力される各信号のタイミング図。
【図３】本発明に係る半導体集積回路の第２の実施形態の回路図。
【図４】図３の半導体集積回路に入力される各信号のタイミング図。
【図５】本発明に係る半導体集積回路の第３の実施形態の回路図。
【図６】図５の半導体集積回路に入力される各信号のタイミング図。
【図７】本発明に係る半導体集積回路の第４の実施形態の回路図。
【図８】図７の半導体集積回路に入力される各信号のタイミング図。
【図９】本発明に係る半導体集積回路の第５の実施形態の回路図。
【図１０】本発明に係る半導体集積回路の第６の実施形態の回路図。
【図１１】図１０の回路の動作タイミング図。
【図１２】ヒューズＦ１，Ｆ２を切断しない状態でトランジスタＱ83がオンしている例を示す回路図。
【図１３】 PMOSトランジスタを有する図１０の変形例を示す回路図。
【図１４】 PMOSトランジスタを有する図１２の変形例を示す回路図。
【図１５】従来のセンスアンプの回路図。
【符号の説明】
１ センスアンプ部
２ オフセット保持回路
３ 切替回路
４ オフセット調整回路
５ａ，５ｂ 電圧切替部
Ｆ１，Ｆ２ ヒューズ
１０ オフセット制御回路
Claims (13)
- ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの各ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの各ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの各ゲート端子と前記第１のデータ線との間に接続された第７のトランジスタと、
前記第３および第４のトランジスタの各ゲート端子と前記第２のデータ線との間に接続された第８のトランジスタと、を備え、
前記第１および第２のトランジスタの各ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの各ドレイン端子の接続点とは互いに接続されることを特徴とする半導体集積回路。 - 前記第７および第８のトランジスタをオフさせた状態で検出された前記入力オフセット電圧が相殺されるように、前記第７および第８のトランジスタをオンさせて前記第１および第２のデータ線の少なくとも一方にオフセット電圧を供給し、その後に前記第５および第６のトランジスタをオンさせるオフセット制御回路を備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記第７および第８のトランジスタをオフさせた状態で検出された前記入力オフセット電圧を保持するオフセット保持回路と、
前記オフセット保持回路に保持された電圧に基づいて、前記第１および第２のデータ線の少なくとも一方にオフセット電圧を供給し、その後に前記第５および第６のトランジスタをオンさせるオフセット制御回路と、を備えることを特徴とする請求項１に記載の半導体集積回路。 - 一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
第１および第２のデータ線に有効なデータを供給する場合と供給しない場合とで、前記第１および第３のトランジスタのドレイン端子に供給する電圧と、前記第２および第４のトランジスタのソース端子に供給する電圧とを入れ替える電圧供給回路と、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続され、
前記第１〜第４のトランジスタは、所定のタイミングにて、前記第１および第２のデータ線のデータをレベルシフトすることを特徴とする半導体集積回路。 - 一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第１および３のトランジスタのドレイン端子と第１の電圧端子との間に接続された第７のトランジスタと、
前記第２および第４のトランジスタのソース端子と第２の電圧端子との間に接続された第８のトランジスタと、を備え、
前記第１および第４のトランジスタのゲート端子には第１のデータ線が接続され、
前記第２および第３のトランジスタのゲート端子には第２のデータ線が接続されることを特徴とする半導体集積回路。 - 前記第７および第８のトランジスタをオフさせた状態で、前記第１、第２、第３、第４、第５および第６のトランジスタをオンさせた後、前記第５および第６のトランジスタをオフさせた状態で、前記第７および第８のトランジスタをオンさせるオン・オフ制御回路を備えることを特徴とする請求項５に記載の半導体集積回路。
- 前記第１、第２、第３、第４、第５および第６のトランジスタをオンさせた後、前記第７および第８のトランジスタをオンさせる前までに、前記第１および第２のトランジスタのドレイン端子およびソース端子の接続点の電圧と、前記第３および第４のトランジスタのドレイン端子およびソース端子の接続点の電圧とを保持するオフセット保持回路と、
前記オフセット保持回路に保持された電圧に基づいて、前記第１および第２のデータ線の少なくとも一方にオフセット電圧を供給し、その後に前記第７および第８のトランジスタをオンさせるオフセット制御回路と、を備えることを特徴とする請求項６に記載の半導体集積回路。 - 一方のソース端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
一方のソース端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第２および第４のトランジスタのソース端子と第１の電圧端子との間に接続された第５のトランジスタと、
前記第１および第３のトランジスタのドレイン端子と第２の電圧端子との間に接続された第６のトランジスタと、
前記第２および第４のトランジスタのソース端子と前記第２の電圧端子との間に接続された第７のトランジスタと、
ゲート端子が前記第１のトランジスタのゲート端子に接続され、ドレイン端子が前記第１のトランジスタのソース端子と前記第３のトランジスタのゲート端子とに接続された第８のトランジスタと、
ゲート端子が前記第３のトランジスタのゲート端子に接続され、ドレイン端子が前記第３のトランジスタのソース端子と前記第１のトランジスタのゲート端子とに接続された第９のトランジスタと、
前記第８および第９のトランジスタのソース端子と前記第１の電圧端子との間に接続された第１０のトランジスタと、を備え、
前記第２のトランジスタのゲート端子に第１のデータ線が接続され、前記第４のトランジスタのゲート端子に第２のデータ線が接続されることを特徴とする半導体集積回路。 - 前記第７および第１０のトランジスタをオフさせた状態で、前記第５および第６のトランジスタをオンさせた後、前記第５および第６のトランジスタをオフさせた状態で、前記第７および第１０のトランジスタをオンさせるオン・オフ制御回路を備えることを特徴とする請求項８に記載の半導体集積回路。
- 前記オフセット保持回路は、フリップフロップ、不揮発性の半導体メモリ、およびヒューズのいずれかで構成されることを特徴とする請求項３に記載の半導体集積回路。
- 前記オフセット保持回路は、フリップフロップ、不揮発性の半導体メモリ、およびヒューズのいずれかで構成されることを特徴とする請求項７に記載の半導体集積回路。
- ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のローレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とローレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ローレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ローレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路。 - ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第１および第２のトランジスタと、
ゲート端子同士が接続され一方のドレイン端子が他方のドレイン端子に接続された第３および第４のトランジスタと、
前記第１および第２のトランジスタの両ドレイン端子の接続点と第１のデータ線との間に接続された第５のトランジスタと、
前記第３および第４のトランジスタの両ドレイン端子の接続点と第２のデータ線との間に接続された第６のトランジスタと、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第１の電圧設定回路と、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持可能な第２の電圧設定回路と、を備え、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記第３および第４のトランジスタの各ゲート端子とは互いに接続され、かつ、前記第１および第２のトランジスタの各ゲート端子と前記第３および第４のトランジスタの両ドレイン端子の接続点とは互いに接続され、
前記第１の電圧設定回路は、
前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第１の切替回路と、
前記第１の切替回路の制御により前記第１および第２のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第１および第２のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第１のインピーダンス制御回路と、を有し、
前記第２の電圧設定回路は、
前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持するか否かを切り替える第２の切替回路と、
前記第２の切替回路の制御により前記第３および第４のトランジスタの両ゲート端子のハイレベル電圧をより強く保持する場合に、前記第３および第４のトランジスタの両ゲート端子とハイレベル基準電圧端子とのインピーダンスをより低く設定する第２のインピーダンス制御回路と、を有し、
前記第２のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第７および第８のトランジスタと、
前記第７および第８のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第９のトランジスタと、を有し、
前記第９のトランジスタは常にオン状態に設定され、
前記第７のトランジスタは、前記第１および第２のトランジスタのゲート電圧によりオン・オフ制御され、
前記第８のトランジスタは、前記第１の切替回路によりオン・オフ制御され、
前記第１のインピーダンス制御回路は、
前記第１および第２のトランジスタの両ドレイン端子の接続点と前記ハイレベル基準電圧端子との間に直列接続された第１０および第１１のトランジスタと、
前記第１０および第１１のトランジスタの接続点と前記ハイレベル基準電圧端子との間に接続された第１２のトランジスタと、を有し、
前記第１２のトランジスタは常にオン状態に設定され、
前記第１０のトランジスタは、前記第３および第４のトランジスタのゲート電圧によりオン・オフ制御され、
前記第１２のトランジスタは、前記第２の切替回路によりオン・オフ制御されることを特徴とする半導体集積回路。
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