JP2002083497A

JP2002083497A - 半導体集積回路

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Publication number: JP2002083497A
Application number: JP2001197000A
Authority: JP
Inventors: Atsushi Kawasumi; 澄篤川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-06-28
Filing date: 2001-06-28
Publication date: 2002-03-22
Anticipated expiration: 2021-06-28
Also published as: JP4109842B2

Abstract

(57)【要約】【課題】本発明は、第１および第２の信号線の電位差
に応じた電圧を増幅出力する際にオフセット電圧の影響
を低減可能な半導体集積回路を提供する。【解決手段】本発明は、フリップフロップを構成する
PMOSトランジスタおよびNMOSトランジスタと、NMOSトラ
ンジスタのソース端子を接地端子に接続するか否かを切
り替えるNMOSトランジスタと、フリップフロップにビッ
ト線の電圧を取り込むか否かを切り替えるPMOSトランジ
スタと、NMOSトランジスタのゲート端子とビット線との
間に接続されたPMOSトランジスタと、NMOSトランジスタ
のゲート端子とビット線との間に接続されたPMOSトラン
ジスタとを備えている。フリップフロップのオフセット
電圧に応じてビット線の電圧を調整するため、フリップ
フロップのオフセット電圧の影響を受けることなく、ビ
ット線の電位差に応じた電圧を出力できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２本のデータ線
（例えば、ビット線）の電位差に応じた電圧を出力する
半導体集積回路に関し、ＳＲＡＭ(Static Random Acces
s Memory)等のセンスアンプ回路などに用いられる回路
を対象とする。

【０００２】

【従来の技術】ＳＲＡＭ等のメモリでは、メモリセルか
らビット線を介して読み出したデータをセンスアンプで
増幅してから出力する。

【０００３】図１５は従来のセンスアンプの回路図であ
る。図示のセンスアンプは、ビット線対の電位差に応じ
た電圧をラッチするPMOSトランジスタＱ１，Ｑ２および
NMOSトランジスタＱ３，Ｑ４からなるフリップフロップ
と、NMOSトランジスタＱ３，Ｑ４のソース端子を接地電
圧に設定するか否かを切り替えるNMOSトランジスタＱ５
と、ビット線ＢＬ，ＢＬＢの電圧をフリップフロップに
取り込むか否かを切り替えるPMOSトランジスタＱ６，Ｑ
７と、イコライズ用のPMOSトランジスタＱ８と、プリチ
ャージ用のPMOSトランジスタＱ９，Ｑ10とを備えてい
る。

【０００４】NMOSトランジスタＱ５をオンすることによ
り、ビット線対ＢＬ，ＢＬＢの微小な電位差がフリップ
フロップにより増幅されてＳＡ，ＳＡＢ端子（ノード
Ｓ，ＳＢ）から出力される。

【０００５】また、イコライズ用とプリチャージ用のPM
OSトランジスタＱ８，Ｑ９，Ｑ10がオンしている間は、
フリップフロップはラッチ動作を行わず、ノードＳ，Ｓ
Ｂはともにハイレベルにプリチャージされる。プリチャ
ージを行っている間は、フリップフロップに貫通電流が
流れないように、NMOSトランジスタＱ５はオフされる。

【０００６】フリップフロップを構成する各トランジス
タＱ１〜Ｑ４は、必ずしも特性が同じではなく、しきい
値がばらつくことが多い。仮に、PMOSトランジスタＱ１
とNMOSトランジスタＱ４のしきい値が浅くて、NMOSトラ
ンジスタＱ２とPMOSトランジスタＱ３のしきい値が深い
場合には、フリップフロップのノードＳはハイレベル
に、ノードＳＢはローレベルになりやすくなる。

【０００７】このとき、ビット線ＢＬの電圧がビット線
ＢＬＢの電圧より低くても、両ビット線の電位差が小さ
い場合には、フリップフロップはビット線ＢＬ，ＢＬＢ
の電位関係とは逆の関係の電圧を出力するおそれがあ
る。一般に、フリップフロップが正しいデータを出力す
るのに必要な最小のビット線対の電位差はオフセット電
圧と呼ばれている。

【０００８】

【発明が解決しようとする課題】センスアンプのオフセ
ット電圧は、主に、センスアンプを構成するトランジス
タのしきい値電圧のばらつきによって決まる。また、配
線抵抗や容量などの寄生容量のばらつきやレイアウトの
非対称性の影響も受ける。通常、センスアンプのオフセ
ット電圧は約50mVである。

【０００９】図１５のセンスアンプをSRAM内に設けた場
合のオフセット電圧の影響について説明する。ビット線
対ＢＬ，ＢＬＢの容量は約１pFであり、ワード線により
選択されたセルは約100μＡの電流にて、電源電圧ＶDD
にプリチャージされたビット線対のうち一方の電荷を引
き抜く。これにより、ビット線対に微小な電位差が現
れ、この電位差をセンスアンプで増幅する。このとき、
センスアンプのオフセット電圧が50mVであるとすると、
ビット線対に50mVの電位差が現れるには、（１）式に示
すように、0.5nsの時間が必要である。

【００１０】１pF×50mV÷100μＡ＝0.5ns …（１）この時間は、高速動作するメモリにとってかなり大きな
時間であり、メモリの高速化を図るには、センスアンプ
のオフセット電圧を低減することが非常に重要である。

【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、第１および第２のデータ線の
電位差に応じた電圧を増幅出力する際にオフセット電圧
の影響を低減させることができる半導体集積回路を提供
することにある。

【００１２】

【課題を解決するための手段】上述した課題を解決する
ために、本発明は、半導体集積回路は、対になる二つの
入力ノードと、前記二つの入力ノードに入力される信号
差に応じた増幅信号を出力する二つの出力ノードと、外
部制御信号に応じて電流パスを遮断可能な少なくとも一
つの切替回路と、を備え、前記切替回路は、増幅すべき
信号が前記入力ノードに入力される前に前記半導体集積
回路の入力オフセット電圧を検出するために特定の状態
に切り替えられ、前記増幅信号は、前記半導体集積回路
の入力オフセット電圧が補正された状態で前記二つの出
力ノードから出力される。

【００１３】また、半導体集積回路は、ゲート端子同士
が接続され一方のドレイン端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、ゲート端
子同士が接続され一方のドレイン端子が他方のドレイン
端子に接続された第３および第４のトランジスタと、前
記第１および第２のトランジスタの各ドレイン端子の接
続点と第１のデータ線との間に接続された第５のトラン
ジスタと、前記第３および第４のトランジスタの各ドレ
イン端子の接続点と第２のデータ線との間に接続された
第６のトランジスタと、前記半導体集積回路の入力オフ
セット電圧を相殺すべく、前記第５および第６のトラン
ジスタをオンさせる前に前記第１および第２のデータ線
の少なくとも一方にオフセット電圧を供給するオフセッ
ト供給回路と、を備え、前記第１および第２のトランジ
スタの各ドレイン端子の接続点と前記第３および第４の
トランジスタの各ゲート端子とは互いに接続され、か
つ、前記第１および第２のトランジスタの各ゲート端子
と前記第３および第４のトランジスタの各ドレイン端子
の接続点とは互いに接続される。

【００１４】また、半導体集積回路は、ゲート端子同士
が接続され一方のドレイン端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、ゲート端
子同士が接続され一方のドレイン端子が他方のドレイン
端子に接続された第３および第４のトランジスタと、前
記第１および第２のトランジスタの各ドレイン端子の接
続点と第１のデータ線との間に接続された第５のトラン
ジスタと、前記第３および第４のトランジスタの各ドレ
イン端子の接続点と第２のデータ線との間に接続された
第６のトランジスタと、前記第１および第２のトランジ
スタの各ゲート端子と前記第１のデータ線との間に接続
された第７のトランジスタと、前記第３および第４のト
ランジスタの各ゲート端子と前記第２のデータ線との間
に接続された第８のトランジスタと、を備え、前記第１
および第２のトランジスタの各ドレイン端子の接続点と
前記第３および第４のトランジスタの各ゲート端子とは
互いに接続され、かつ、前記第１および第２のトランジ
スタの各ゲート端子と前記第３および第４のトランジス
タの各ドレイン端子の接続点とは互いに接続される。

【００１５】また、半導体集積回路は、一方のソース端
子が他方のドレイン端子に接続された第１および第２の
トランジスタと、一方のソース端子が他方のドレイン端
子に接続された第３および第４のトランジスタと、前記
第２および第４のトランジスタのソース端子と第１の電
圧端子との間に接続された第５のトランジスタと、前記
第１および第３のトランジスタのドレイン端子と第２の
電圧端子との間に接続された第６のトランジスタと、前
記第１および３のトランジスタのドレイン端子と第１の
電圧端子との間に接続された第７のトランジスタと、前
記第２および第４のトランジスタのソース端子と第２の
電圧端子との間に接続された第８のトランジスタと、を
備え、前記第１および第４のトランジスタのゲート端子
には第１のデータ線が接続され、前記第２および第３の
トランジスタのゲート端子には第２のデータ線が接続さ
れる。

【００１６】また、半導体集積回路は、対になる二つの
入力ノードと、前記二つの入力ノードに入力される信号
差に応じた増幅信号を出力する二つの出力ノードと、前
記入力ノードから前記出力ノードまでの信号経路の少な
くとも一組の対になる内部ノードと、外部から入力され
る信号を保持するラッチ回路と、を備えた半導体集積回
路において、前記入力ノード、前記内部ノードまたは前
記出力ノードのいずれかに接続され、前記ラッチ回路に
保持されたデータに応じて制御される入力オフセット調
整回路を備える。

【００１７】また、半導体集積回路は、ゲート端子同士
が接続され一方のドレイン端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、ゲート端
子同士が接続され一方のドレイン端子が他方のドレイン
端子に接続された第３および第４のトランジスタと、前
記第１および第２のトランジスタの両ドレイン端子の接
続点と第１のデータ線との間に接続された第５のトラン
ジスタと、前記第３および第４のトランジスタの両ドレ
イン端子の接続点と第２のデータ線との間に接続された
第６のトランジスタと、前記第１および第２のトランジ
スタの両ゲート端子のローレベル電圧をより強くまたは
より弱く保持可能な第１の電圧設定回路と、前記第３お
よび第４のトランジスタの両ゲート端子のローレベル電
圧をより強く（より弱く）保持可能な第２の電圧設定回
路と、を備え、前記第１および第２のトランジスタの両
ドレイン端子の接続点と前記第３および第４のトランジ
スタの各ゲート端子とは互いに接続され、かつ、前記第
１および第２のトランジスタの各ゲート端子と前記第３
および第４のトランジスタの両ドレイン端子の接続点と
は互いに接続される。

【００１８】また、半導体集積回路は、ゲート端子同士
が接続され一方のドレイン端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、ゲート端
子同士が接続され一方のドレイン端子が他方のドレイン
端子に接続された第３および第４のトランジスタと、前
記第１および第２のトランジスタの両ドレイン端子の接
続点と第１のデータ線との間に接続された第５のトラン
ジスタと、前記第３および第４のトランジスタの両ドレ
イン端子の接続点と第２のデータ線との間に接続された
第６のトランジスタと、前記第１および第２のトランジ
スタの両ゲート端子のハイレベル電圧をより強く（より
弱く）保持可能な第１の電圧設定回路と、前記第３およ
び第４のトランジスタの両ゲート端子のハイレベル電圧
をより強く（より弱く）保持可能な第２の電圧設定回路
と、を備え、前記第１および第２のトランジスタの両ド
レイン端子の接続点と前記第３および第４のトランジス
タの各ゲート端子とは互いに接続され、かつ、前記第１
および第２のトランジスタの各ゲート端子と前記第３お
よび第４のトランジスタの両ドレイン端子の接続点とは
互いに接続される。

【００１９】

【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照しながら具体的に説明する。以
下では、半導体集積回路の一例として、SRAMの内部に設
けられるセンスアンプについて主に説明する。

【００２０】（第１の実施形態）図１は本発明に係る半
導体集積回路の第１の実施形態の回路図である。図１の
半導体集積回路は、図１５の回路と比べて、センスアン
プのオフセット電圧を相殺するためのPMOSトランジスタ
Ｑ11，Ｑ12を設けた点に特徴がある。PMOSトランジスタ
Ｑ11，Ｑ12以外は、図１２の回路と同様であり、フリッ
プフロップを構成するPMOSトランジスタＱ１，Ｑ２およ
びNMOSトランジスタＱ３，Ｑ４と、NMOSトランジスタＱ
３，Ｑ４のソース端子を接地端子に接続するか否かを切
り替えるNMOSトランジスタＱ５と、上記のフリップフロ
ップにビット線ＢＬ，ＢＬＢの電圧を取り込むか否かを
切り替えるPMOSトランジスタＱ６，Ｑ７と、イコライズ
用のPMOSトランジスタＱ８と、プリチャージ用のトラン
ジスタＱ９，Ｑ10とを備えている。

【００２１】PMOSトランジスタＱ11は、フリップフロッ
プ内のノードＳＢとビット線ＢＬとの間に接続され、PM
OSトランジスタＱ12は、フリップフロップ内のノードＳ
とビット線ＢＬＢとの間に接続されている。PMOSトラン
ジスタＱ11，Ｑ12はTRANS2信号に応じてオン・オフし、
PMOSトランジスタＱ６，Ｑ７はTRANS1信号に応じてオン
・オフする。

【００２２】図２は図１の半導体集積回路に入力される
各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、
PMOSトランジスタＱ６，Ｑ７のゲート端子に供給される
TRANS1信号と、PMOSトランジスタＱ11，Ｑ12のゲート端
子に供給されるTRANS2信号と、PMOSトランジスタＱ８，
Ｑ９，Ｑ10のゲート端子に供給されるＥＱ信号と、NMOS
トランジスタＱ５のゲート端子に供給されるＥＮＮ信号
との各タイミングを示している。これら信号は、例え
ば、図１に示すオフセット制御回路１０から出力され
る。

【００２３】時刻ｔ１以前は、PMOSトランジスタＱ８，
Ｑ９，Ｑ10がオンし、フリップフロップ内のノードＳ，
ＳＢはハイレベルにプリチャージされる。

【００２４】時刻ｔ１になると、PMOSトランジスタＱ
８，Ｑ９，Ｑ10がオフしてNMOSトランジスタＱ５がオン
する。これにより、フリップフロップ内のノードＳ，Ｓ
Ｂは、トランジスタＱ１〜Ｑ４のしきい値電圧のばらつ
き等によって決まる電圧になる。具体的には、フリップ
フロップは、双安定状態になるため、ノードＳ，ＳＢの
一方はハイレベル電圧に、他方はローレベル電圧にな
る。

【００２５】ノードＳ，ＳＢのどちらがハイレベル電圧
になるかを決定する要因は、フリップフロップを構成す
る各トランジスタＱ１〜Ｑ４のしきい値電圧のばらつき
や、配線抵抗や容量などの寄生素子の特性のばらつき
や、素子レイアウトの非対称性などが考えられる。

【００２６】時刻ｔ２になると、NMOSトランジスタＱ５
がオフしてPMOSトランジスタＱ11，Ｑ12がオンする。こ
れにより、ビット線BLBの電位はノードSの電位の影響を
受け、ビット線BLはノードSBの電位の影響を受ける。例
えば、時刻ｔ２の直前に、ノードＳがノードＳＢよりも
電圧が高かったとする。この場合、時刻ｔ２になると、
ノードＳに接続されるビット線ＢＬＢがビット線ＢＬよ
りも電圧が高くなるように制御される。

【００２７】次に、時刻ｔ３になると、PMOSトランジス
タＱ11，Ｑ12がオフしてPMOSトランジスタＱ６，Ｑ７が
オンする。これにより、ビット線ＢＬはノードＳと短絡
され、ビット線ＢＬＢはノードＳＢと短絡される。ま
た、時刻ｔ３以降、ビット線ＢＬ，ＢＬＢには、メモリ
セルから読み出したデータが供給される。

【００２８】例えば、時刻ｔ２の直前に、ノードＳがノ
ードＳＢよりも電圧が高かったとすると、時刻ｔ２〜ｔ
３の間は、ビット線ＢＬがビット線ＢＬＢよりも電圧が
低くなるように制御されるため、時刻ｔ３以降、ノード
Ｓの電圧は下げられる。これにより、オフセット電圧を
相殺することができる。

【００２９】次に、時刻ｔ４〜ｔ５の間は、時刻ｔ１〜
ｔ２と同様に、再度オフセット電圧の検出が行われる。

【００３０】このように、第１の実施形態では、ビット
線対ＢＬ，ＢＬＢの電位差をセンスする前に、フリップ
フロップのオフセット電圧を検出し、オフセット電圧に
応じてビット線ＢＬ，ＢＬＢの電圧を調整してからセン
ス動作を行うため、オフセット電圧を相殺することがで
き、フリップフロップのオフセット電圧の影響を受けず
にビット線対ＢＬ，ＢＬＢの電位差を増幅することがで
きる。このため、ビット線ＢＬ，ＢＬＢの電位差が十分
に小さくても、その電位差に応じた電圧をフリップフロ
ップから確実に出力でき、感度のよいセンスアンプが得
られる。

【００３１】（第２の実施形態）第２の実施形態は、ビ
ット線対の電位差をセンスする前とセンス期間中で、回
路（回路動作上フリップフロップとは呼べないので回路
にしました。以下同じ）に供給する電源電圧の方向を逆
にすることにより、オフセット電圧を相殺するものであ
る。

【００３２】図３は本発明に係る半導体集積回路の第２
の実施形態の回路図である。図３の半導体集積回路は、
回路を構成するNMOSトランジスタＱ21〜Ｑ24と、NMOSト
ランジスタＱ21，Ｑ23のドレイン端子と接地端子との間
に接続されたNMOSトランジスタＱ25と、NMOSトランジス
タＱ21，Ｑ23のドレイン端子と電源端子との間に接続さ
れたPMOSトランジスタＱ26と、NMOSトランジスタＱ22，
Ｑ24のソース端子と電源端子との間に接続されたPMOSト
ランジスタＱ27と、NMOSトランジスタＱ22，Ｑ24のソー
ス端子と接地端子との間に接続されたNMOSトランジスタ
Ｑ28と、回路内のノードＳの論理に応じてオン・オフす
るNMOSトランジスタＱ29と、このトランジスタＱ29のド
レイン端子と電源端子との間に接続されたPMOSトランジ
スタＱ30と、回路内のノードＳＢの論理に応じてオン・
オフするNMOSトランジスタＱ31と、このトランジスタＱ
31のドレイン端子と電源端子との間に接続されたPMOSト
ランジスタＱ32とを備えている。

【００３３】なお、図３では、イコライズ用のトランジ
スタとプリチャージ用のトランジスタを省略している
が、これらトランジスタを設けてもよい。

【００３４】NMOSトランジスタＱ21，Ｑ22のゲート端子
にはビット線ＢＬが接続され、NMOSトランジスタＱ23，
Ｑ24のゲート端子にはビット線ＢＬＢが接続されてい
る。

【００３５】図４は図３の半導体集積回路に入力される
各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、
PMOSトランジスタＱ26のゲート端子に入力されるENup信
号、NMOSトランジスタＱ25のゲート端子に入力されるEN
un信号、NMOSトランジスタＱ28のゲート端子に入力され
るENln信号、およびPMOSトランジスタＱ27のゲート端子
に入力されるENlp信号のタイミングを示している。これ
ら信号は、例えば、図３に示すオフセット制御回路１０
から出力される。

【００３６】時刻ｔ11〜ｔ12では、トランジスタＱ25，
Ｑ27がオンしてNMOSトランジスタＱ21，Ｑ23が共通にQ2
5と接続されているノードAが接地電位になり、NMOSトラ
ンジスタＱ22，Ｑ24が共通にQ27と接続されているノー
ドBが電源電位ＶDDになる。また、回路内のNMOSトラン
ジスタＱ21〜Ｑ24はすべてオンするため、回路内のノー
ドＳは（ＶDD／２＋ΔＶ）に、ノードＳＢは（ＶDD／２
＋ΔＶ’）になる。ここで、ΔＶおよびΔＶ’は、NMOS
トランジスタのしきい値電圧のばらつき等により決まる
電圧であり、|ΔＶ−ΔＶ’|はオフセット電圧である。

【００３７】時刻ｔ12〜ｔ13では、回路に電源電圧が供
給されなくなり、ノードＳ，ＳＢには、時刻ｔ12の直前
の電圧が保持される。

【００３８】時刻ｔ13〜ｔ14では、時刻ｔ11〜ｔ12とは
逆向きに回路に電源電圧と接地電圧が供給される。具体
的には、トランジスタＱ26，Ｑ28がオンして、ノードA
の電位は電源電位になり、ノードBの電位は接地電位に
なる。

【００３９】このように、回路に対して、時刻ｔ11〜ｔ
12とは逆方向に電圧を印加することにより、ノードＳ，
ＳＢのオフセット電圧|ΔＶ−ΔＶ’|を相殺することが
できる。

【００４０】時刻ｔ13以降は、メモリセルから読み出し
たデータがビット線ＢＬ，ＢＬＢに供給されるため、オ
フセット電圧を相殺した状態で、ビット線ＢＬ，ＢＬＢ
の電位差をセンスすることができる。

【００４１】このように、第２の実施形態では、センス
動作を行う前に、センス動作中とは逆方向にフリップフ
ロップに電源電圧と接地電圧を供給するため、センスア
ンプのオフセット電圧を相殺した状態でセンス動作を行
うことができ、感度のよいセンスアンプが得られる。

【００４２】（第３の実施形態）第３の実施形態は、セ
ンス動作前にセンス動作中とは逆方向に回路に電源電圧
と接地電圧を供給する点では第２の実施形態と共通する
が、回路構成が第２の実施形態と異なっている。

【００４３】図５は本発明に係る半導体集積回路の第３
の実施形態の回路図である。図５の半導体集積回路は、
回路を構成するNMOSトランジスタＱ41〜Ｑ44と、NMOSト
ランジスタＱ41，Ｑ43の接続ノードCに接地電圧を供給
するか否かを切り替えるNMOSトランジスタＱ45と、NMOS
トランジスタＱ42，Ｑ44が共通に接続されているノード
Aに接地電圧を供給するか否かを切り替えるNMOSトラン
ジスタＱ46と、ノードAに電源電圧を供給するか否かを
切り替えるPMOSトランジスタＱ47と、PMOSトランジスタ
Ｑ48，Ｑ49と、PMOSトランジスタＱ48，Ｑ49のソース端
子に電源電圧を供給するか否かを切り替えるPMOSトラン
ジスタＱ50と、回路内のノードＳの論理に応じてオン・
オフするNMOSトランジスタＱ51と、このトランジスタＱ
51のドレイン端子と電源端子との間に接続されたPMOSト
ランジスタＱ52と、回路内のノードＳＢの論理に応じて
オン・オフするNMOSトランジスタＱ53と、このトランジ
スタＱ53のドレイン端子と電源端子との間に接続された
PMOSトランジスタＱ54とを備えている。

【００４４】PMOSトランジスタＱ48のゲート端子はNMOS
トランジスタＱ41のゲート端子と接続され、PMOSトラン
ジスタＱ48の端子はNMOSトランジスタＱ41の端子と接続
されている。PMOSトランジスタＱ49のゲート端子はNMOS
トランジスタＱ43のゲート端子と接続され、PMOSトラン
ジスタＱ49の端子はNMOSトランジスタＱ43の端子と接続
されている。

【００４５】図６は図５の半導体集積回路に入力される
各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、
PMOSトランジスタＱ50のゲート端子に入力されるENup信
号、NMOSトランジスタＱ45のゲート端子に入力されるEN
un信号、NMOSトランジスタＱ46のゲート端子に入力され
るENln信号、およびPMOSトランジスタＱ47のゲート端子
に入力されるENlp信号のタイミングを示している。これ
ら信号は、例えば、図５に示すオフセット制御回路１０
から出力される。

【００４６】時刻ｔ21〜ｔ22では、NMOSトランジスタＱ
45とPMOSトランジスタＱ47がオンし、フリップフロップ
内のNMOSトランジスタＱ41，Ｑ43が接続されるノードC
が接地電圧になるとともに、ノードAが電源電圧にな
る。

【００４７】このとき、ビット線ＢＬ，ＢＬＢはハイレ
ベルであるため、NMOSトランジスタＱ42，Ｑ44はオンす
る。結局、回路内のノードＳ，ＳＢの電位差は、NMOSト
ランジスタＱ41〜Ｑ44のしきい値電圧のばらつき等によ
って決まるオフセット電圧になる。

【００４８】時刻ｔ22〜ｔ23では、PMOSトランジスタＱ
47とNMOSトランジスタＱ45，Ｑ46がオフするため、ノー
ドＳ，ＳＢは上述したオフセット電圧を保持する。

【００４９】時刻ｔ23〜ｔ24では、PMOSトランジスタＱ
47とNMOSトランジスタＱ45がオフして、NMOSトランジス
タＱ46とPMOSトランジスタＱ50がオンする。これによ
り、ノードBには電源電圧ＶDDが、ノードAには接地電圧
が供給される。

【００５０】すなわち、時刻ｔ23〜ｔ24では、時刻ｔ21
〜ｔ22とは逆方向に、トランジスタＱ42，Ｑ44，Ｑ48，
Ｑ49で構成される回路に電源電圧と接地電圧が供給され
るため、ノードＳ，ＳＢのオフセット電圧分を相殺する
ことができる。この状態で、ビット線ＢＬ，ＢＬＢにメ
モリセルから読み出したデータが供給され、オフセット
電圧の影響を受けることなく、センス動作を行うことが
できる。

【００５１】このように、第３の実施形態は、第２の実
施形態と異なり、センス前とセンス動作中で、回路を構
成する一部のトランジスタを変更している。すなわち、
センス前はトランジスタＱ41〜Ｑ44で回路を構成し、セ
ンス動作中はトランジスタＱ43，Ｑ44，Ｑ48，Ｑ49で回
路を構成している。このような場合でも、第２の実施形
態と同様に、センス前とセンス動作中でフリップフロッ
プに供給する電源電圧を互いに逆にすることにより、セ
ンスアンプのオフセット電圧を相殺することができる。

【００５２】（第４の実施形態）第４の実施形態は、セ
ンス動作前に検出したセンスアンプのオフセット電圧情
報をオフセット保持回路にて保持するようにしたもので
ある。

【００５３】図７は本発明に係る半導体集積回路の第４
の実施形態の回路図である。図７の半導体集積回路は、
図１と同様の構成のセンスアンプ部１と、センスアンプ
部１で検出したオフセット電圧情報を保持するオフセッ
ト保持回路２と、検出されたオフセット電圧情報をオフ
セット保持回路２に保持するか否かを切り替える切替回
路３とを有する。

【００５４】図７のオフセット保持回路２は、フリップ
フロップを構成するPMOSトランジスタＱ61，Ｑ62および
NMOSトランジスタＱ63，Ｑ64と、PMOSトランジスタＱ6
1，Ｑ62のソース端子に電源電圧ＶDDを供給するか否か
を切り替えるPMOSトランジスタＱ65と、NMOSトランジス
タＱ63，Ｑ64のソース端子を接地電圧にするか否かを切
り替えるNMOSトランジスタＱ66と、フリップフロップで
保持したオフセット電圧をビット線ＢＬ，ＢＬＢに供給
するか否かを切り替えるPMOSトランジスタＱ11，Ｑ12と
を有する。

【００５５】図８は図７の半導体集積回路に入力される
各信号のタイミング図であり、ビット線ＢＬ，ＢＬＢ、
PMOSトランジスタＱ８〜Ｑ10のゲート端子に入力される
ＥＱ信号、NMOSトランジスタＱ５のゲート端子に入力さ
れるＥＮＮ信号、PMOSトランジスタＱ６，Ｑ11のゲート
端子に入力されるTRANS1信号、切替回路３内のNMOSトラ
ンジスタのゲート端子に入力されるNTRA信号、切替回路
３内のPMOSトランジスタのゲート端子に入力されるPTRA
信号、NMOSトランジスタＱ66のゲート端子に入力される
ＥＤＮ信号、PMOSトランジスタＱ65のゲート端子に入力
されるＥＤＰ信号の各タイミング波形を示している。こ
れら信号は、例えば、図７に示すオフセット制御回路１
０から出力される。

【００５６】時刻ｔ31〜ｔ32では、センスアンプ部１内
のトランジスタＱ１〜Ｑ４のしきい値電圧のばらつき等
により、ノードＳ，ＳＢの一方はハイレベル電圧に、他
方はローレベル電圧になる。

【００５７】このノードＳ，ＳＢの電圧は、時刻ｔ33〜
ｔ34のときに、切替回路３を介してオフセット保持回路
２に供給されて保持される。

【００５８】時刻ｔ35になると、PMOSトランジスタＱ
６，Ｑ７，Ｑ11，Ｑ12がオンし、ビット線ＢＬ，ＢＬＢ
の電位はオフセット保持回路２に保持されたオフセット
電圧情報で補正される。すなわち、センスアンプ部１の
オフセット電圧が相殺されるようにビット線ＢＬ，ＢＬ
Ｂの電圧が補正される。したがって、時刻ｔ35以降、セ
ンス動作が行われるが、センスアンプ部１のオフセット
電圧の影響を受けることなく、センス動作を行うことが
できる。

【００５９】このように、第４の実施形態では、検出さ
れたオフセット電圧情報をオフセット保持回路２で保持
するため、一度オフセット電圧情報の検出を行えば、そ
の検出結果を何度でも再利用でき、オフセット電圧情報
の検出を行う回数を削減することができる。

【００６０】なお、図７では、図１の回路にオフセット
保持回路２と切替回路３を追加した例を示したが、図３
や図５に示す回路に図７と同様のオフセット保持回路２
と切替回路３を追加してもよい。

【００６１】（第５の実施形態）第５の実施形態は、オ
フセット電圧情報の保持をヒューズを用いて行うもので
ある。

【００６２】図９は本発明に係る半導体集積回路の第５
の実施形態の回路図である。図９の回路は、図１と同様
の回路に、オフセット調整回路４を追加した構成になっ
ている。

【００６３】オフセット調整回路４は、電圧切替部５
ａ，５ｂと、PMOSトランジスタＱ71〜Ｑ74と、NMOSトラ
ンジスタＱ75，Ｑ76とを有する。

【００６４】電圧切替部５ａは、カップリングコンデン
サＣ１と、インバータIV１，IV２からなるラッチ回路
と、電源端子と接地端子間に直列接続されたヒューズＦ
１およびコンデンサＣ２とを有する。

【００６５】また、電圧切替部５ｂは、カップリングコ
ンデンサＣ３と、インバータIV３，IV４からなるラッチ
回路と、電源端子と接地端子間に直列接続されたヒュー
ズＦ２およびコンデンサＣ４とを有する。

【００６６】電圧切替部５ａの出力はPMOSトランジスタ
Ｑ71のゲート端子に入力され、電圧切替部５ｂの出力は
NMOSトランジスタＱ75，Ｑ76のゲート端子に入力され
る。PMOSトランジスタＱ72，Ｑ73のゲート端子にはTRAN
S1信号が入力される。

【００６７】電圧切替部５ａ，５ｂ内のヒューズＦ１，
Ｆ２を切らない状態では、ラッチ回路の左側端子はハイ
レベルに、右側端子はローレベルになる。ヒューズＦ
１，Ｆ２を切ると、ラッチ回路の左側端子はローレベル
に、右側端子はハイレベルになる。

【００６８】例えば、ビット線ＢＬの電位がBLBの電位
より高い状態をセンスする（１読みと呼ぶ）マージンを
増やしたい場合には、電圧切替部５ａのみヒューズＦ１
を切断する。このときパワーオン後は、電圧切替部５ａ
の出力端子はローレベルになり、PMOSトランジスタＱ71
がオンする。このとき、電圧切替部５ｂの左側出力端子
はローレベル、右側出力端子はハイレベルである。した
がって、TRANS1信号がローレベルになると、ビット線Ｂ
Ｌの電圧はビット線ＢＬＢより高くなるように制御され
る。この結果１読みのマージンが向上する。

【００６９】一方、ビット線ＢＬの電位がBLBより低い
状態をセンスする（０読みと呼ぶ）マージンを増やした
い場合には、電圧切替部５ａ，５ｂの両ヒューズＦ１，
Ｆ２を切断する。このときパワーオン後は、電圧切替部
５ａの出力端子はローレベルになり、電圧切替部５ｂの
左側出力端子はハイレベルに、右側出力端子はローレベ
ルになる。したがって、TRANS1信号がローレベルになる
と、ビット線ＢＬの電圧はビット線ＢＬＢより低くなる
ように制御される。この結果０読みのマージンが向上す
る。

【００７０】このように、第５の実施形態では、ヒュー
ズＦ１，Ｆ２を切断するか否かによりビット線ＢＬ，Ｂ
ＬＢの電圧を補正することができるため、いったん電源
を切った後に電源を再投入しても、オフセット調整をや
り直す必要はなくなる。

【００７１】なお、ヒューズ以外の手段でオフセット調
整を行ってもよい。例えば、不揮発性のメモリにオフセ
ット調整用のデータを格納しておき、そのデータを読み
出してオフセット調整を行ってもよい。

【００７２】（第６の実施形態）第６の実施形態は、第
５の実施形態の変形であり、センスアンプの出力端子の
電圧レベルを直接調整することにより、オフセット電圧
の調整を行うものである。

【００７３】図１０は本発明に係る半導体集積回路の第
６の実施形態の回路図、図１１は図１０の回路の動作タ
イミング図である。図１０の回路は、上述した第１〜第
５の実施形態の回路と異なり、オフセット電圧を検出す
る機能を持たない。オフセット電圧の検出は、例えば不
図示のテスタ等を用いて行われる。

【００７４】図１０の回路は、ドレイン端子およびゲー
ト端子がそれぞれトランジスタＱ３のドレイン端子およ
びゲート端子に接続されたトランジスタＱ81と、トラン
ジスタＱ81のソース端子と接地端子との間に並列接続さ
れたトランジスタＱ82，Ｑ83と、ドレイン端子およびゲ
ート端子がそれぞれトランジスタＱ４のドレイン端子お
よびゲート端子に接続されたトランジスタＱ84と、トラ
ンジスタＱ84のソース端子と接地端子との間に並列接続
されたトランジスタＱ85，Ｑ86と、トランジスタＱ83の
ゲート端子に接続されたインバータIV１，IV２およびコ
ンデンサＣ１と、インバータIV１，IV２の他端に接続さ
れたヒューズＦ１およびコンデンサＣ２と、トランジス
タＱ85のゲート端子に接続されたインバータIV３，IV４
およびコンデンサＣ３と、インバータIV３，IV４の他端
に接続されたヒューズＦ２およびコンデンサＣ４とを有
する。

【００７５】図１１の時刻ｔ41でTRANS信号がハイレベ
ルになると、トランジスタＱ６，Ｑ７がともにオンす
る。トランジスタＱ６，Ｑ７がオンの間に、ビット線Ｂ
Ｌ，ＢＬＢを介してデータがフリップフロップに取り込
まれ、時刻ｔ42でＥＮ信号がローレベルになると、フリ
ップフロップに取り込まれたデータがラッチされる。

【００７６】例えば、テスタ等でオフセット電圧を検出
した結果、１読みのマージンを増やす必要があることが
わかると、ヒューズＦ２を切断する。これにより、パワ
ーオン後は、ヒューズＦ２とコンデンサＣ４との接続点
はローレベルになり、トランジスタＱ85はオンする。ノ
ードSBの電位が下がる方向に制御され、ビット線ＢＬＢ
のローレベル電圧がより簡単にセンスされる。その結
果、１読みのマージンが増える。

【００７７】一方、ビット線ＢＬのローレベル側のマー
ジンを増やす必要があることがわかると、ヒューズＦ１
を切断する。これにより、パワーオン後は、ヒューズＦ
１とコンデンサ２との接続点はローレベルになり、トラ
ンジスタＱ83はオンする。ノードSの電位が下がる方向
に制御され、ビット線ＢＬのローレベル電圧がより簡単
にセンスされる。その結果、０読みのマージンが増え
る。

【００７８】図１０の回路において、ヒューズＦ１，Ｆ
２を切断しない通常の状態では、トランジスタＱ83はオ
フしている。このため、通常の状態での消費電力の削減
が図れる。その一方で、データをセンスするのに多少時
間がかかってしまう。

【００７９】一方、図１２はヒューズＦ１，Ｆ２を切断
しない状態でトランジスタＱ83，Ｑ85がオンしている場
合の回路図である。図１２の場合、ヒューズＦ１，Ｆ２
を切断していない通常の状態で、迅速にセンスできる
が、消費電力は増える。図１２のヒューズＦ１またはＦ
２を切断すると、トランジスタＱ83またはＱ85がオフす
る。したがって、ノードS,SBのローレベルへの遷移は遅
くなる。

【００８０】図１０および図１２におけるトランジスタ
Ｑ82，Ｑ83，Ｑ85，Ｑ86はNMOSであるが、PMOSで構成し
てもよい。この場合の図１０に対応する回路図は図１３
のようになり、図１２に対応する回路図は図１４のよう
になる。

【００８１】図１３の回路は、ヒューズＦ１とコンデン
サＣ２との接続関係が図１０とは逆になっている。図１
３の場合、ヒューズＦ１を切断すると、トランジスタＱ
83がオンし、１読みのマージンがあがる。また、ヒュー
ズＦ２を切断すると、トランジスタＱ85がオンし、０読
みのマージンがあがる。

【００８２】一方、図１４の回路は、ヒューズＦ１とコ
ンデンサＣ２との接続関係が図１２と逆になっている。
図１４の場合、ヒューズＦ１を切断すると、トランジス
タＱ83がオフし、０読みのマージンがあがる。また、ヒ
ューズＦ２を切断すると、トランジスタＱ85がオンし、
１読みのマージンがあがる。

【００８３】このように、第６の実施形態では、ビット
線ＢＬ，ＢＬＢの電圧を調整するためのヒューズＦ１，
Ｆ２を設け、テスタ等を用いて検出されたオフセット電
圧が小さくなるようにオフセット調整を行うため、製造
工程等で個別にオフセット調整を行うことができ、製造
歩留まりの向上が図れる。

【００８４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、検出された入力オフセット電圧を補正した状態
で、二つの入力ノードに入力される信号差に応じた増幅
信号を出力するため、増幅信号が入力オフセット電圧の
影響を受けなくなる。

【００８５】また、フリップフロップを構成する第１〜
第４のトランジスタのしきい値電圧のばらつき等による
オフセット電圧を検出し、このオフセット電圧が相殺さ
れるように第１および第２のデータ線の電圧を補正する
ため、第１および第２のデータ線の電位差に応じた電圧
を増幅出力する際にオフセット電圧の影響を低減させる
ことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の実施形態
の回路図。

【図２】図１の半導体集積回路に入力される各信号のタ
イミング図。

【図３】本発明に係る半導体集積回路の第２の実施形態
の回路図。

【図４】図３の半導体集積回路に入力される各信号のタ
イミング図。

【図５】本発明に係る半導体集積回路の第３の実施形態
の回路図。

【図６】図５の半導体集積回路に入力される各信号のタ
イミング図。

【図７】本発明に係る半導体集積回路の第４の実施形態
の回路図。

【図８】図７の半導体集積回路に入力される各信号のタ
イミング図。

【図９】本発明に係る半導体集積回路の第５の実施形態
の回路図。

【図１０】本発明に係る半導体集積回路の第６の実施形
態の回路図。

【図１１】図１０の回路の動作タイミング図。

【図１２】ヒューズＦ１，Ｆ２を切断しない状態でトラ
ンジスタＱ83がオンしている例を示す回路図。

【図１３】PMOSトランジスタを有する図１０の変形例を
示す回路図。

【図１４】PMOSトランジスタを有する図１２の変形例を
示す回路図。

【図１５】従来のセンスアンプの回路図。

【符号の説明】

１センスアンプ部２オフセット保持回路３切替回路４オフセット調整回路５ａ，５ｂ電圧切替部Ｆ１，Ｆ２ヒューズ１０オフセット制御回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B015 HH01 JJ45 KB12 KB22 KB23 5J066 AA01 AA12 CA13 FA01 HA10 HA17 HA29 HA39 HA49 KA04 KA11 KA18 KA19 KA36 MA21 ND01 ND12 ND22 ND23 PD02 SA00 TA06

Claims

【特許請求の範囲】

【請求項１】対になる二つの入力ノードと、前記二つの入力ノードに入力される信号差に応じた増幅
信号を出力する二つの出力ノードと、外部制御信号に応じて電流パスを遮断可能な少なくとも
一つの切替回路と、を備え、前記切替回路は、増幅すべき信号が前記入力ノードに入
力される前に前記半導体集積回路の入力オフセット電圧
を検出するために特定の状態に切り替えられ、前記増幅信号は、前記半導体集積回路の入力オフセット
電圧が補正された状態で前記二つの出力ノードから出力
されることを特徴とする半導体集積回路。
【請求項２】ゲート端子同士が接続され一方のドレイン
端子が他方のドレイン端子に接続された第１および第２
のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方の
ドレイン端子に接続された第３および第４のトランジス
タと、前記第１および第２のトランジスタの各ドレイン端子の
接続点と第１のデータ線との間に接続された第５のトラ
ンジスタと、前記第３および第４のトランジスタの各ドレイン端子の
接続点と第２のデータ線との間に接続された第６のトラ
ンジスタと、前記半導体集積回路の入力オフセット電圧を相殺すべ
く、前記第５および第６のトランジスタをオンさせる前
に前記第１および第２のデータ線の少なくとも一方にオ
フセット電圧を供給するオフセット供給回路と、を備
え、前記第１および第２のトランジスタの各ドレイン端子の
接続点と前記第３および第４のトランジスタの各ゲート
端子とは互いに接続され、かつ、前記第１および第２の
トランジスタの各ゲート端子と前記第３および第４のト
ランジスタの各ドレイン端子の接続点とは互いに接続さ
れることを特徴とする半導体集積回路。
【請求項３】ゲート端子同士が接続され一方のドレイン
端子が他方のドレイン端子に接続された第１および第２
のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方の
ドレイン端子に接続された第３および第４のトランジス
タと、前記第１および第２のトランジスタの各ドレイン端子の
接続点と第１のデータ線との間に接続された第５のトラ
ンジスタと、前記第３および第４のトランジスタの各ドレイン端子の
接続点と第２のデータ線との間に接続された第６のトラ
ンジスタと、前記第１および第２のトランジスタの各ゲート端子と前
記第１のデータ線との間に接続された第７のトランジス
タと、前記第３および第４のトランジスタの各ゲート端子と前
記第２のデータ線との間に接続された第８のトランジス
タと、を備え、前記第１および第２のトランジスタの各ドレイン端子の
接続点と前記第３および第４のトランジスタの各ゲート
端子とは互いに接続され、かつ、前記第１および第２の
トランジスタの各ゲート端子と前記第３および第４のト
ランジスタの各ドレイン端子の接続点とは互いに接続さ
れることを特徴とする半導体集積回路。
【請求項４】前記第７および第８のトランジスタをオフ
させた状態で検出された前記入力オフセット電圧が相殺
されるように、前記第７および第８のトランジスタをオ
ンさせて前記第１および第２のデータ線の少なくとも一
方にオフセット電圧を供給し、その後に前記第５および
第６のトランジスタをオンさせるオフセット制御回路を
備えることを特徴とする請求項３に記載の半導体集積回
路。
【請求項５】前記第７および第８のトランジスタをオフ
させた状態で検出された前記入力オフセット電圧を保持
するオフセット保持回路と、前記オフセット保持回路に保持された電圧に基づいて、
前記第１および第２のデータ線の少なくとも一方にオフ
セット電圧を供給し、その後に前記第５および第６のト
ランジスタをオンさせるオフセット制御回路と、を備え
ることを特徴とする請求項３に記載の半導体集積回路。
【請求項６】一方のソース端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、一方のソース端子が他方のドレイン端子に接続された第
３および第４のトランジスタと、第１および第２のデータ線に有効なデータを供給する場
合と供給しない場合とで、前記第１および第３のトラン
ジスタのドレイン端子に供給する電圧と、前記第２およ
び第４のトランジスタのソース端子に供給する電圧とを
入れ替える電圧供給回路と、を備え、前記第１および第４のトランジスタのゲート端子には第
１のデータ線が接続され、前記第２および第３のトランジスタのゲート端子には第
２のデータ線が接続され、前記第１〜第４のトランジスタは、所定のタイミングに
て、前記第１および第２のデータ線のデータをレベルシ
フトすることを特徴とする半導体集積回路。
【請求項７】一方のソース端子が他方のドレイン端子に
接続された第１および第２のトランジスタと、一方のソース端子が他方のドレイン端子に接続された第
３および第４のトランジスタと、前記第２および第４のトランジスタのソース端子と第１
の電圧端子との間に接続された第５のトランジスタと、前記第１および第３のトランジスタのドレイン端子と第
２の電圧端子との間に接続された第６のトランジスタ
と、前記第１および３のトランジスタのドレイン端子と第１
の電圧端子との間に接続された第７のトランジスタと、前記第２および第４のトランジスタのソース端子と第２
の電圧端子との間に接続された第８のトランジスタと、
を備え、前記第１および第４のトランジスタのゲート端子には第
１のデータ線が接続され、前記第２および第３のトランジスタのゲート端子には第
２のデータ線が接続されることを特徴とする半導体集積
回路。
【請求項８】前記第７および第８のトランジスタをオフ
させた状態で、前記第１、第２、第３、第４、第５およ
び第６のトランジスタをオンさせた後、前記第５および
第６のトランジスタをオフさせた状態で、前記第７およ
び第８のトランジスタをオンさせるオン・オフ制御回路
を備えることを特徴とする請求項６に記載の半導体集積
回路。
【請求項９】前記第１、第２、第３、第４、第５および
第６のトランジスタをオンさせた後、前記第７および第
８のトランジスタをオンさせる前までに、前記第１およ
び第２のトランジスタのドレイン端子およびソース端子
の接続点の電圧と、前記第３および第４のトランジスタ
のドレイン端子およびソース端子の接続点の電圧とを保
持するオフセット保持回路と、前記オフセット保持回路に保持された電圧に基づいて、
前記第１および第２のデータ線の少なくとも一方にオフ
セット電圧を供給し、その後に前記第７および第８のト
ランジスタをオンさせるオフセット制御回路と、を備え
ることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】一方のソース端子が他方のドレイン端子
に接続された第１および第２のトランジスタと、一方のソース端子が他方のドレイン端子に接続された第
３および第４のトランジスタと、前記第２および第４のトランジスタのソース端子と第１
の電圧端子との間に接続された第５のトランジスタと、前記第１および第３のトランジスタのドレイン端子と第
２の電圧端子との間に接続された第６のトランジスタ
と、前記第２および第４のトランジスタのソース端子と前記
第２の電圧端子との間に接続された第７のトランジスタ
と、ゲート端子が前記第１のトランジスタのゲート端子に接
続され、ドレイン端子が前記第１のトランジスタのソー
ス端子と前記第３のトランジスタのゲート端子とに接続
された第８のトランジスタと、ゲート端子が前記第３のトランジスタのゲート端子に接
続され、ドレイン端子が前記第３のトランジスタのソー
ス端子と前記第１のトランジスタのゲート端子とに接続
された第９のトランジスタと、前記第８および第９のトランジスタのソース端子と前記
第１の電圧端子との間に接続された第１０のトランジス
タと、を備え、前記第２のトランジスタのゲート端子に第１のデータ線
が接続され、前記第４のトランジスタのゲート端子に第
２のデータ線が接続されることを特徴とする半導体集積
回路。
【請求項１１】前記第７および第１０のトランジスタを
オフさせた状態で、前記第５および第６のトランジスタ
をオンさせた後、前記第５および第６のトランジスタを
オフさせた状態で、前記第７および第１０のトランジス
タをオンさせるオン・オフ制御回路を備えることを特徴
とする請求項１０に記載の半導体集積回路。
【請求項１２】前記第５および第６のトランジスタをオ
ンさせてから、前記第７および第１０のトランジスタを
オンさせる前までに、前記第１および第２のトランジス
タのドレイン端子およびソース端子の接続点の電圧と、
前記第３および第４のトランジスタのドレイン端子およ
びソース端子の接続点の電圧とを保持するオフセット保
持回路と、前記オフセット保持回路に保持された電圧に基づいて、
前記第１および第２のデータ線の少なくとも一方にオフ
セット電圧を供給し、その後に前記第７および第８のト
ランジスタをオンさせるオフセット制御回路と、を備え
ることを特徴とする請求項１０に記載の半導体集積回
路。
【請求項１３】前記オフセット保持回路は、フリップフ
ロップ、不揮発性の半導体メモリ、およびヒューズのい
ずれかで構成されることを特徴とする請求項６に記載の
半導体集積回路。
【請求項１４】前記オフセット保持回路は、フリップフ
ロップ、不揮発性の半導体メモリ、およびヒューズのい
ずれかで構成されることを特徴とする請求項９に記載の
半導体集積回路。
【請求項１５】前記オフセット保持回路は、フリップフ
ロップ、不揮発性の半導体メモリ、およびヒューズのい
ずれかで構成されることを特徴とする請求項１２に記載
の半導体集積回路。
【請求項１６】対になる二つの入力ノードと、前記二つの入力ノードに入力される信号差に応じた増幅
信号を出力する二つの出力ノードと、前記入力ノードから前記出力ノードまでの信号経路の少
なくとも一組の対になる内部ノードと、外部から入力される信号を保持するラッチ回路と、を備
えた半導体集積回路において、前記入力ノード、前記内部ノードまたは前記出力ノード
のいずれかに接続され、前記ラッチ回路に保持されたデ
ータに応じて制御される入力オフセット調整回路を備え
ることを特徴とする半導体集積回路。
【請求項１７】ゲート端子同士が接続され一方のドレイ
ン端子が他方のドレイン端子に接続された第１および第
２のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方の
ドレイン端子に接続された第３および第４のトランジス
タと、前記第１および第２のトランジスタの両ドレイン端子の
接続点と第１のデータ線との間に接続された第５のトラ
ンジスタと、前記第３および第４のトランジスタの両ドレイン端子の
接続点と第２のデータ線との間に接続された第６のトラ
ンジスタと、前記第１および第２のトランジスタの両ゲート端子のロ
ーレベル電圧をより強く（より弱く）保持可能な第１の
電圧設定回路と、前記第３および第４のトランジスタの両ゲート端子のロ
ーレベル電圧をより強く（より弱く）保持可能な第２の
電圧設定回路と、を備え、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記第３および第４のトランジスタの各ゲート
端子とは互いに接続され、かつ、前記第１および第２の
トランジスタの各ゲート端子と前記第３および第４のト
ランジスタの両ドレイン端子の接続点とは互いに接続さ
れることを特徴とする半導体集積回路。
【請求項１８】前記第１の電圧設定回路は、前記第１および第２のトランジスタの両ゲート端子のロ
ーレベル電圧をより強く（より弱く）保持するか否かを
切り替える第１の切替回路と、前記第１の切替回路の制御により前記第１および第２の
トランジスタの両ゲート端子のローレベル電圧をより強
く（より弱く）保持する場合に、前記第１および第２の
トランジスタの両ゲート端子とローレベル基準電圧端子
とのインピーダンスをより低く（より高く）設定する第
１のインピーダンス制御回路と、を有し前記第２の電圧
設定回路は、前記第３および第４のトランジスタの両ゲート端子のロ
ーレベル電圧をより強く（より弱く）保持するか否かを
切り替える第２の切替回路と、前記第２の切替回路の制御により前記第３および第４の
トランジスタの両ゲート端子のローレベル電圧をより強
く（より弱く）保持する場合に、前記第３および第４の
トランジスタの両ゲート端子とローレベル基準電圧端子
とのインピーダンスをより低く（より高く）設定する第
２のインピーダンス制御回路と、を有することを特徴と
する請求項１７に記載の半導体集積回路。
【請求項１９】前記第１のインピーダンス制御回路は、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記ローレベル基準電圧端子との間に直列接続
された第７および第８のトランジスタと、前記第７および第８のトランジスタの接続点と前記ロー
レベル基準電圧端子との間に接続された第９のトランジ
スタと、を有し、前記第９のトランジスタは常にオン状態に設定され、前記第７のトランジスタは、前記第１および第２のトラ
ンジスタのゲート電圧によりオン・オフ制御され、前記第８のトランジスタは、前記第１の切替回路により
オン・オフ制御され、前記第２のインピーダンス制御回路は、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記ローレベル基準電圧端子との間に直列接続
された第１０および第１１のトランジスタと、前記第１０および第１１のトランジスタの接続点と前記
ローレベル基準電圧端子との間に接続された第１２のト
ランジスタと、を有し、前記第１２のトランジスタは常にオン状態に設定され、前記第１０のトランジスタは、前記第３および第４のト
ランジスタのゲート電圧によりオン・オフ制御され、前記第１２のトランジスタは、前記第２の切替回路によ
りオン・オフ制御されることを特徴とする請求項１８に
記載の半導体集積回路。
【請求項２０】ゲート端子同士が接続され一方のドレイ
ン端子が他方のドレイン端子に接続された第１および第
２のトランジスタと、ゲート端子同士が接続され一方のドレイン端子が他方の
ドレイン端子に接続された第３および第４のトランジス
タと、前記第１および第２のトランジスタの両ドレイン端子の
接続点と第１のデータ線との間に接続された第５のトラ
ンジスタと、前記第３および第４のトランジスタの両ドレイン端子の
接続点と第２のデータ線との間に接続された第６のトラ
ンジスタと、前記第１および第２のトランジスタの両ゲート端子のハ
イレベル電圧をより強く（より弱く）保持可能な第１の
電圧設定回路と、前記第３および第４のトランジスタの両ゲート端子のハ
イレベル電圧をより強く（より弱く）保持可能な第２の
電圧設定回路と、を備え、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記第３および第４のトランジスタの各ゲート
端子とは互いに接続され、かつ、前記第１および第２の
トランジスタの各ゲート端子と前記第３および第４のト
ランジスタの両ドレイン端子の接続点とは互いに接続さ
れることを特徴とする半導体集積回路。
【請求項２１】前記第１の電圧設定回路は、前記第１および第２のトランジスタの両ゲート端子のハ
イレベル電圧をより強く（より弱く）保持するか否かを
切り替える第１の切替回路と、前記第１の切替回路の制御により前記第１および第２の
トランジスタの両ゲート端子のハイレベル電圧をより強
く（より弱く）保持する場合に、前記第１および第２の
トランジスタの両ゲート端子とハイレベル基準電圧端子
とのインピーダンスをより低く（より高く）設定する第
１のインピーダンス制御回路と、を有し前記第２の電圧
設定回路は、前記第３および第４のトランジスタの両ゲート端子のハ
イレベル電圧をより強く（より弱く）保持するか否かを
切り替える第２の切替回路と、前記第２の切替回路の制御により前記第３および第４の
トランジスタの両ゲート端子のハイレベル電圧をより強
く（より弱く）保持する場合に、前記第３および第４の
トランジスタの両ゲート端子とハイレベル基準電圧端子
とのインピーダンスをより低く（より高く）設定する第
２のインピーダンス制御回路と、を有することを特徴と
する請求項２０に記載の半導体集積回路。
【請求項２２】前記第１のインピーダンス制御回路は、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記ハイレベル基準電圧端子との間に直列接続
された第７および第８のトランジスタと、前記第７および第８のトランジスタの接続点と前記ハイ
レベル基準電圧端子との間に接続された第９のトランジ
スタと、を有し、前記第９のトランジスタは常にオン状態に設定され、前記第７のトランジスタは、前記第１および第２のトラ
ンジスタのゲート電圧によりオン・オフ制御され、前記第８のトランジスタは、前記第１の切替回路により
オン・オフ制御され、前記第２のインピーダンス制御回路は、前記第１および第２のトランジスタの両ドレイン端子の
接続点と前記ハイレベル基準電圧端子との間に直列接続
された第１０および第１１のトランジスタと、前記第１０および第１１のトランジスタの接続点と前記
ハイレベル基準電圧端子との間に接続された第１２のト
ランジスタと、を有し、前記第１２のトランジスタは常にオン状態に設定され、前記第１０のトランジスタは、前記第３および第４のト
ランジスタのゲート電圧によりオン・オフ制御され、前記第１２のトランジスタは、前記第２の切替回路によ
りオン・オフ制御されることを特徴とする請求項２１に
記載の半導体集積回路。