KR0179097B1 - 데이타 리드/라이트 방법 및 장치 - Google Patents

데이타 리드/라이트 방법 및 장치 Download PDF

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Abstract

본 발명은 데이타 리드/라이트 방법 및 그 장치에 관한 것으로, 비트라인에 접속된 입출력 라인 대신에 컬럼 디코딩 라인을 이용하여 리드/라이트 동작이 가능하도록 함으로써, 칩의 면적을 줄인 데이타 리드/라이트 방법 및 그 장치에 관한 것이다.

Description

데이타 리드/라이트 방법 및 그 장치
제1도는 종래의 데이타 리드/라이트 동작을 설명하기 위한 회로도.
제2도는 종래의 데이타 리드/라이트 동작을 위해 비트라인이 다수 개의 입/출력 라인에 접속된 구조도.
제3도는 본 발명의 제1 실시예에 따른 데이타 리드/라이트 동작을 위한 회로도.
제4도는 본 발명의 제2 실시예에 따른 데이타 리드/라이트 동작을 위한 회로도.
제5도는 본 발명의 제3 실시예에 따른 데이타 리드/라이트 동작을 위한 회로도.
제6도는 본 발명의 실시예에 따른 데이타 리드/라이트시 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 어레이 블럭 11 : 셀
12 : 비트라인 센스 앰프 어레이 블럭 13 : 센스 앰프
14 : 라이트 드라이버 15 : 리드 센스 앰프
16 : 컬럼 디코더 17 : 멀티 플렉스 회로
20 : 제1 패스 트랜지스터 21 : 제2 패스 트랜지스터
본 발명은 반도체 기억소자에서 데이타를 리드/라이트(read/write)하는 방법 및 그 장치에 관한 것으로, 특히 비트 라인(BL,/BL)에 접속된 입출력 라인(IO,/IO) 대신에 컬럼 디코딩 라인(column decoding ling)을 이용하여 리드/라이트 동작이 가능하도록 함으로써, 칩의 면적을 줄인 데이타 리드/라이트 방법 및 그 장치에 관한 것이다.
제1도는 종래의 데이타 리드/라이트 동작을 설명하기 위한 회로도로서, 한 개의 NMOS트랜지스터 및 한 개의 캐패시터로 구성되어 데이타를 저장하는 셀(11)과, 비트라인(BL,/BL)으로 전달된 셀의 데이타를 감지·증폭하는 비트라인 센스 앰프(13)와, 컬럼 디코더의 출력신호(Yi)에 의해 제어되어 비트라인(BL,/BL)의 데이타를 데이타 입출력 라인(IO,/IO)으로 전달하는 패스 트랜지스터(Q1~Q4)와, 데이타 입출력 라인(IO,/IO)으로 전달된 데이타를 감지·증폭하여 출력버퍼(output buffer)로 전달하는 리드 센스 앰프(15)와, 외부에서 라이트한 데이타를 데이타 입출력 라인(IO,/IO)으로 전달하는 라이트 드라이버(I4)로 구성된다.
상기 회로에서는 디램 셀의 데이타가 전달되는 비트라인(BL,/BL)을 스탠바이 동작시에 프리차지 전압(Vblp)으로 유지시키는 프리차지 회로는 생략하였다.
일반적으로, 디램소자의 셀에 저장되어 있는 데이타를 리드/라이트하는 동작을 설명하면 다음과 같다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태로 변하면서 어드레스 버퍼(도시 안됨)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 어드레스 신호들을 디코딩하여 셀 어레이 블럭의 워드라인 중에서 하나를 선택하는 로오 디코딩 동작이 이루어진다. 이때 선택된 워드라인에 연결되어 있는 셀들의 데이타가 비트라인(BL,/BL)으로 실리게 되면 비트라인 센스 앰프(13)가 구동하여 상기 비트라인에 실린 미세한 신호의 데이타를 전원전압(Vcc) 및 접지전압(Vss)으로 증폭하게 된다. 이때 상기 비트라인 센스 앰프(13)에 의해 증폭된 비트라인의 데이타를 데이타 입출력 라인(IO,/IO)으로 전달해 주는 패스 트랜지스터(Q1∼Q4)는 컬럼 디코더 출력신호(Yi)에 의해 제어되어 하나의 컬럼을 선택하게 된다. 그리고 선택된 컬럼의 비트라인 데이타는 패스 트랜지스터(Q1, Q2 또는 Q3, Q4)가 턴-온됨으로써 데이타 입출력 라인(IO,/IO)에 실리게 되고, 이 데이타들을 리드 센스 앰프(15)에서 감지·증폭하여 출력버퍼(도시 안 됨)를 통해 소자 외부로 출력하게 된다. 그런데, 외부에서 라이트한 데이타는 라이트 드라이버(14)를 통해 데이타 입출력 라인(IO,/IO)으로 실리게 되고, 컬럼 디코더 출력신호(Yi)에 의해 선택된 블럭의 비트라인 센스 앰프(13)에 의해 셀(11)에 저장하게 된다.
이와 같은 종래의 데이타 리드/라이트 동작을 위한 회로는 와이드 비트(wide bit)의 메모리를 구현하기 위해 제2도와 같은 구조의 회로를 사용하였다.
제2도는 종래의 데이타 리드/라이트 동작을 위해 비트라인이 다수 개의 입출력 라인에 의해 접속된 구조도를 도시한 것이다.
상기 종래의 회로는 하나의 컬럼 어드레스에 의해 여러 개의 컬럼이 동시에 선택되어지고, 이 선택된 컬럼의 수 만큼 비트라인 센스앰프에 입출력 라인이 있어야 다수 개의 데이타를 동시에 리드할 수 있다. 그러므로 데이타 입출력 비트수가 많은 와이드 비트 디램(×32, ×64)과 같은 메모리에서는 매 비트라인 센스앰프마다 많은 수의 입출력 라인이 필요하기 때문에 칩 면적이 증가하는 문제점이 있었다.
따라서 본 발명에서는 비트 라인에 접속된 입출력 라인 대신에 컬럼 디코딩 라인을 이용하여 리드/라이트 동작이 가능하도록 함으로써, 칩의 면적을 줄일 수 있는 데이타 리드/라이트 방법 및 그 장치를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 데이타 리드/라이트 방법은, 데이타를 리드할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 리드 데이타 신호를 컬럼 디코더에 입력하는 단계와, 상기 입력된 리드 데이타 신호를 디코딩하여 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제1 상태로 만드는 단계와, 비트라인 센스앰프에 의해 증폭된 비트라인의 데이타에 따라 상기 한 쌍의 컬럼 디코딩 라인 중 하나의 라인을 그라운드로 커런트 패스를 형성시키는 단계와, 각 셀 블럭의 컬럼 디코딩 라인을 입력으로 하여 상기에 의해 선택된 컬럼 디코딩 라인의 데이타 신호만을 출력하는 단계와, 상기 출력된 데이타 신호를 감지·증폭하여 외부로 출력시키는 단계를 포함하는 데이타 리드 과정과, 데이타를 라이트할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 라이트 입출력 신호 및 라이트 데이타 신호를 입력하는 단계와, 상기 입력된 라이트 데이타 신호에 의해 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제2 상태로 만드는 단계와, 상기 한 쌍의 컬럼 디코딩 라인 중 한 라인의 데이타를 먼저 비트라인 센스앰프에 라이트시키는 단계와, 나머지 하나의 컬럼 디코딩 라인을 상기에서 센싱된 라인의 데이타와 반대의 데이타로 인식하는 단계를 포함하는 데이타 라이트 과정을 구비한다.
그리고, 본 발명의 실시예에 따른 데이타 리드/라이트 장치는, 비트라인으로 전달된 셀 데이타를 감지·증폭하는 비트라인 센스 앰프와, 외부로부터 인가된 컬럼 어드레스 신호와 라이트 입출력 신호 및 리드/라이트 신호를 입력으로 하여 리드 동작시에는 제1 논리의 데이타를, 라이트 동작시에는 제2 논리의 데이타를 컬럼 디코딩 라인으로 출력하는 컬럼 디코더 수단과, 상기 비트라인 및 컬럼 디코딩 라인 사이에 접속되며 자신의 게이크로 인가되는 블럭 선택 로오 어드레스 신호에 의해 동작이 제어되는 제1 패스 트랜지스터와, 상기 제1 패스 트랜지스터 및 컬럼 디코딩 라인 사이에 크로스 커플 구조로 접속되며 상기 컬럼 디코딩 라인의 전위에 의해 동작이 제어되는 제2의 패스 프랜지스터와, 상기 각 블럭의 컬럼 디코딩 라인으로부터 선택된 블럭의 데이타를 리드 센스 앰프로 전달하는 멀티플렉스 회로와, 상기 멀티플렉스 회로로부터 전달된 데이타를 감지·증폭하여 출력버퍼로 전달하는 센스 앰프를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제3도는 본 발명의 제1 실시예에 따른 데이타 리드/라이트 동작을 위한 회로도로서, 소자 외부로부터 인가된 컬럼 어드레스 신호(Col ADD)와 라이트 입출력 신호(WIO,/WIO) 및 리드/라이트 신호(R/W)를 입력으로 하여 리드 동작시에는 제1 논리를, 라이트 동작시에는 제2의 논리를 컬럼 디코딩 라인(Yi,/Yi)으로 출력하는 컬럼 디코더(16)와, 상기 비트라인 및 컬럼 디코딩 라인 사이에 접속되며 자신의 게이트로 인가되는 블럭 선택 로오 어드레스 신호(BS)에 의해 현재 센싱된 비트라인 데이타를 제2 패스 트랜지스터(21)로 전달하는 제1 패스 트랜지스터(20)와, 상기 제1 패스 트랜지스터(20) 및 상기 컬럼 디코딩 라인 사이에 크로스 커플 구조로 접속되며 상기 컬럼 디코딩 라인으로 전달된 컬럼 디코더(16)의 출력신호에 의해 상기 제1 패스 트랜지스터(20)으로 부터의 데이타를 컬럼 디코딩 라인으로 전달하는 제2 패스 트랜지스터(21)와, 상기 각 블럭의 컬럼 디코딩 라인으로부터 선택된 블럭의 데이타를 리드 센스 앰프(15)로 전달하는 멀티플렉스 회로(17)를 종래의 데이타 리드/라이트 동작 회로에서 추가로 구현하였다.
그 동작을 살펴보면, 리드 동작시에는 상기 컬럼 디코더(16)로 입력되는 리드 및 라이트 동작을 구별하여 주는 리드/라이트 신호(R/W)에 의해 라이트 데이타가 무시되어 한 쌍의 컬럼 디코딩 라인(Yi,/Yi)으로 모두 하이를 출력하여 크로스 커플 구조로 이루어진 상기 제2 패스 트랜지스터의 NMOS트랜지스터(Q21, Q22)를 턴-온시킨다. 따라서 비트라인 센스앰프(13)에 의해 로우로 랫치된 어느 한쪽의 컬럼 디코딩 라인은 컬럼 디코더(16)에서부터 상기 비트라인 센스앰프까지 커런트 패스(Current path)가 형성하게 된다.
여기서 이해를 돕기 위하여 제6도의 동작 타이밍도를 보면서 설명하기로 한다. 먼저, a 구간은 리드 사이클 구간으로 최초 하이의 데이타를 가진 보수 컬럼 디코딩 라인(/Yi)이 상기 동작과 같이 비트라인 센스앰프(13)로 흐르는 커런트 패스 때문에 진위 컬럼 디코딩 라인(Yi)의 하이 데이타보다 조금 낮게 출력되고, 마찬가지로 보수 비트라인(/BL)은 상기 보수 컬럼 디코딩 라인(/Yi)의 영향으로 로우의 데이타보다 약간 높게 나타난다.
이때 상기 컬럼 디코딩 라인(Yi,/Yi)으로 출력된 데이타는 여러 개의 컬럼 디코더(16)중 선택된 것의 데이타를 받아들이는 멀티플렉스 회로(17)를 통해 리드 센스앰프(15)에 전달되고, 이것을 센싱하여 출력버퍼로 보내게 된다.
라이트 동작에서는 상기 컬럼 디코더(16)로 입력되는 리드 및 라이트 동작을 구별하여 주는 리드/라이트 신호(R/W) 에 의해 라이트 데이타를 받아들여 한 쌍의 컬럼 디코딩 라인(Yi,/Yi)중 상기 입력된 라이트 데이타에 따라 한 라인만을 '하이'로 만들어 준다. 만약, 상기 라이트 데이타가 '하이'이면 진위 컬럼 디코딩 라인(Yi)은 '하이'로, 보수 컬럼 디코딩 라인(/Yi)은 '로우'로 출력하고, 상기 라이트 데이타가 '로우'이면 진위 컬럼 디코딩 라인(Yi)은 '로우'로, 보수 컬럼 디코딩 라인(/Yi)은 '하이'로 출력하게 된다. 상기와 같이 한 쌍의 컬럼 디코더 라인(Yi, /Yi)중 어느 한쪽만이 '하이'가 되면 크로스 커플 구조를 이루는 상기 제2 패스 트랜지스터(21)는 상기 '하이' 상태의 컬럼 디코딩 라인이 자신의 게이트로 인가되는 NMOS 트랜지스터가 턴-온되어 반대쪽의 컬럼 디코딩 라인의 '로우' 데이타를 상기 비트라인 센스앰프(13)에 전달하여 준다. 이렇게 먼저 '로우' 데이타가 라이트되면, 상기 비트라인 센스앰프(13)에 의하여 반대쪽의 비트라인을 '하이'로 리스토아(Restore)하게 된다.
제6도의 동작 타이밍도에서 b 구간은 라이트 사이클 구간으로 상기의 동작과 같이 먼저 진위 컬럼 디코딩 라인(Yi)이 로우로 저장된 다음, 상기 비트라인 센스앰프(13)에 의해 보수 컬럼 디코딩 라인(/Yi)이 하이로 라이트한 경우를 나타내었다. 마찬가지로, 비트라인(BL, /BL)의 데이타는 상기 컬럼 디코딩 라인(Yi, /Yi)의 데이타에 의해 값이 반전되는 것을 알 수 있다.
상기 제1 패스 트랜지스터(20)의 게이트로 인가되는 블럭 선택 로오 어드레스 신호(BS)는 리드/라이트 동작시 선택되지 않은 블럭으로는 '로우' 상태를 유지하여 컬럼 디코딩 라인이 '하이'가 되었을 때 선택이 안 된 블럭의 비트라인이 움직이는 것을 방지해 준다. 또한, 크로스 커플 구조로 되어 있는 제2 패스 트랜지스터(21)는 선택되지 않은 컬럼의 데이타가 나오는 것을 방지하여 준다.
이와 같이 한 블럭에서 다수 개의 컬럼 디코더가 인에이블되면 입출력 라인의 증가 없이도 데이타를 자유롭게 리드/라이트 할 수 있으므로, 칩의 면적을 줄일 수 있다.
제4도는 본 발명의 제2 실시예에 따른 데이타 리드/라이트 동작 회로도로서, 비트라인 센스앰프(13) 및 컬럼 디코딩 라인 사이에 크로스 커플 구조로 접속된 NMOS트랜지스터(Q29, Q30)로 구성된 제2 패스 트랜지스터(21)와, 상기 제2 패스 트랜지스터(21) 및 컬럼 디코딩 라인 사이에 접속되며 게이트에 공통으로 블럭선택 로오 어드레스 신호(BS)가 인가되는 NMOS트랜지스터(Q31, Q32)로 구성된 제1 패스 트랜지스터(20)를 구비한다.
그 동작은 상기 제3도의 제1 실시예와 동일하므로, 여기서는 생략하기로 한다. 다만, 상기 제2 패스 트랜지스터(21)와 제1 패스 트랜지스터(20) 사이의 로드가 선택되지 않은 블럭에서 컬럼 디코딩 라인((Yi, /Yi)으로부터 분리되기 때문에 상기 컬럼 디코딩 라인이 천이될 때 적은 파워가 소모되지만, 선택된 블럭에서 상기 컬럼 디코딩 라인(Yi, /Yi)이 하이가 될 때 상기 제1 패스 트랜지스터(Q31, Q32)의 문턱전압(Vt)에 의한 손실에 의해 전압이 떨어지는 것을 막기 위해 블럭선택 로오 어드레스 신호(BS)를 부스트랩(Boostrap)시켜 주어야 한다.
제5도는 본 발명의 제3 실시예에 따른 데이타 리드/라이트 동작을 위한 회로도로서, 비트라인 센스앰프(13) 및 컬럼 디코딩 라인(Yi, /Yi) 사이에 접속되며 게이트에 공통으로 블럭선택 로오 어드레스 신호(BS)가 인가되는 NMOS트랜지스터(Q35, Q36)로 구성된 제1 패스 트랜지스터(20)와, 상기 비트라인 센스앰프(13) 및 상기 제1 패스 트랜지스터(20) 사이에 접속되며 게이트가 크로스 커플 구조로 컬럼 디코딩 라인(Yi, /Yi)에 연결된 NMOS트랜지스터(Q33, Q34)로 구성된 제2 패스 트랜지스터(21)를 구비한다.
마찬가지로, 그 동작은 상기 제3도 및 제4도와 동일하므로, 생략하기로 한다. 다만, 상기의 경우에서는 제2 패스 트랜지스터(Q33, Q34)의 게이트가 크로스 커플 구조로 컬럼 디코딩 라인(Yi, /Yi)에 직접 연결되어 있기 때문에 상기 제4도와 같이 제1 패스 트랜지스터(20)로 들어오는 블럭선택 로오 어드레스 신호(BS)를 부스트랩 시킬 필요가 없다.
이상에서 설명한 바와 같이, 본 발명의 데이타 리드/라이트 동작회로를 반도체 기억소자의 내부에 구현하게 되면, 비트 라인에 접속된 입출력 라인 대신에 컬럼 디코딩 라인을 이용하여 리드/라이트 동작이 가능하도록 함으로써, 칩의 면적을 줄이는 효과가 있다.

Claims (13)

  1. 반도체 기억소자의 데이타 리드 방법에 있어서, 데이타를 리드할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 리드 데이타 신호를 컬럼 디코더에 입력하는 단계와, 상기 입력된 리드 데이타 신호를 디코딩하여 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제1 상태로 만드는 단계와, 비트라인 센스앰프에 의해 증폭된 비트라인의 데이타에 따라 상기 한 쌍의 컬럼 디코딩 라인 중 하나의 라인을 그라운드로 커런트 패스를 형성시키는 단계와, 각 셀 블럭의 컬럼 디코딩 라인을 입력으로 하여 상기에 의해 선택된 컬럼 디코딩 라인의 데이타 신호만을 출력하는 단계와, 상기 출력된 데이타 신호를 감지·증폭하여 외부로 출력시키는 단계를 포함하는 것을 특징으로 하는 데이타 리드 방법.
  2. 반도체 기억장치의 데이타 라이트 방법에 있어서, 데이타를 라이트할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 라이트 입출력 신호 및 라이트 데이타 신호를 입력하는 단계와, 상기 입력된 라이트 데이타 신호에 의해 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제2 상태로 만드는 단계와, 상기 한 쌍의 컬럼 디코딩 라인중 한 라인의 데이타를 먼저 비트라인 센스앰프에 라이트시키는 단계와, 나머지 하나의 컬럼 디코딩 라인을 상기에서 센싱된 라인의 데이타와 반대의 데이타로 인식하는 단계를 포함하는 것을 특징으로 하는 데이타 라이트 방법.
  3. 반도체 기억소자의 데이타 리드/라이트 방법에 있어서, 데이타를 리드할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 리드 데이타 신호를 컬럼 디코더에 입력하는 단계와, 상기 입력된 리드 데이타 신호를 디코딩하여 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제1 상태로 만드는 단계와, 비트라인 센스앰프에 의해 증폭된 비트라인의 데이타에 따라 상기 한 쌍의 컬럼 디코딩 라인 중 하나의 라인을 그라운드로 커런트 패스를 형성시키는 단계와, 각 셀 블럭의 컬럼 디코딩 라인을 입력으로 하여 상기에 의해 선택된 컬럼 디코딩 라인의 데이타 신호만을 출력하는 단계와, 상기 출력된 데이타 신호를 감지·증폭하여 외부로 출력시키는 단계를 포함하는 데이타 리드 과정과, 데이타를 라이트할 셀 블럭을 선택하는 단계와, 외부로부터 컬럼 어드레스 신호와 라이트 입출력 신호 및 라이트 데이타 신호를 입력하는 단계와, 상기 입력된 라이트 데이타 신호에 의해 상기 선택된 셀 블럭의 한 쌍의 컬럼 디코딩 라인을 제2 상태로 만드는 단계와, 상기 한 쌍의 컬럼 디코딩 라인 중 한 라인의 데이타를 먼저 비트라인 센스앰프에 라이트시키는 단계와, 나머지 하나의 컬럼 디코딩 라인을 상기에서 센싱된 라인의 데이타와 반대의 데이타로 인식하는 단계를 포함하는 데이타 라이트 과정을 구비하는 것을 특징으로 하는 데이타 리드/라이트 방법.
  4. 제3항에 있어서, 상기 제1 상태는 하이 논리의 값을 가지는 것을 특징으로 하는 데이타 리드/라이트 방법.
  5. 제3항에 있어서, 상기 제2 상태는 상기 한 쌍의 컬럼 디코딩 라인 중 하나의 라인만을 '하이'로 만드는 것을 특징으로 하는 데이타 리드/라이트 방법.
  6. 제3항에 있어서, 상기 한 쌍의 컬럼 디코딩 라인 중 로우 데이타를 가지는 라인을 먼저 비트라인 센스앰프에 의해 라이트시키는 것을 특징으로 하는 데이타 리드/라이트 방법.
  7. 반도체 기억소자의 데이타 리드/라이트 장치에 있어서, 비트라인으로 전달된 셀 데이타를 감지·증폭하는 비트라인 센스앰프와, 외부로부터 인가된 컬럼 어드레스 신호와 라이트 입출력 신호 및 리드/라이트 신호를 입력으로 하여 동작시에는 제1 논리의 데이타를, 라이트 동작시에는 제2 논리의 데이타를 컬럼 디코딩 라인으로 출력하는 컬럼 디코더 수단과, 상기 비트라인 및 컬럼 디코딩 라인 사이에 접속되며 자신의 게이트로 인가되는 블럭 선택 로오 어드레스 신호에 의해 동작이 제어되는 제1 패스 트랜지스터와, 상기 제1 패스 트랜지스터 및 컬럼 디코딩 라인 사이에 크로스 커플 구조로 접속되며 상기 컬럼 디코딩 라인의 전위에 의해 동작이 제어되는 제2 패스 트랜지스터와, 상기 각 블럭의 컬럼 디코딩 라인으로부터 선택된 블럭의 데이타를 리드 센스앰프로 전달하는 멀티플렉스 회로와, 상기 멀티플렉스 회로로부터 전달된 데이타를 감지·증폭하여 출력버퍼로 전달하는 리드 센스 앰프를 구비하는 것을 특징으로 하는 데이타 리드/라이트 장치.
  8. 제7항에 있어서, 상기 제1 논리의 데이타는 한 쌍의 컬럼 디코딩 라인으로 '하이' 상태의 데이타를 출력하는 것을 특징으로 하는 데이타 리드/라이트 장치.
  9. 제7항에 있어서, 상기 제2 논리의 데이타는 진위 컬럼 디코딩 라인 및 보수 컬럼 디코딩 라인 중 어느 한 쪽만 '하이'를 만들어 출력하는 것을 특징으로 하는 데이타 리드/라이트 장치.
  10. 제7항에 있어서, 상기 제1 및 제2 패스 트랜지스터는 MOS트랜지스터로 구성된 것을 특징으로 하는 데이타 리드/라이트 장치.
  11. 제10항에 있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 데이타 리드/라이트 장치.
  12. 제7항에 있어서, 상기 제2 패스 트랜지스터는 상기 비트라인 센스앰프 및 컬럼 디코딩 라인 사이에 크로스 커플 구조로 접속되고, 상기 제1 패스 트랜지스터는 상기 제2 패스 트랜지스터 및 컬럼 디코딩 라인 사이에 접속되며 게이트에 공통으로 블럭선택 로오 어드레스 신호가 각각 인가되는 것을 특징으로 하는 데이타 리드/라이트 장치.
  13. 제7항에 있어서, 상기 제1 패스 트랜지스터는 상기 비트라인 센스앰프 및 컬럼 디코딩 라인 사이에 접속되며 게이트에 공통으로 블럭선택 로오 어드레스 신호가 인가되고, 상기 제2 패스 트랜지스터는 상기 비트라인 센스앰프 및 상기 제1 패스 트랜지스터 사이에 접속되며 게이트가 크로스 커플 구조로 컬럼 디코딩 라인에 연결된 것을 특징으로 하는 데이타 리드/라이트 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546347A (en) * 1994-07-22 1996-08-13 Integrated Device Technology, Inc. Interleaving architecture and method for a high density FIFO
KR0172234B1 (ko) * 1995-03-24 1999-03-30 김주용 셀프 리프레쉬 주기 조절장치
JP3075220B2 (ja) * 1997-08-06 2000-08-14 日本電気株式会社 半導体記憶装置
DE19903198C1 (de) * 1999-01-27 2000-05-11 Siemens Ag Integrierter Speicher und entsprechendes Betriebsverfahren
GB2354618B (en) 1999-09-24 2001-11-14 Pixelfusion Ltd Memory devices
US6249470B1 (en) * 1999-12-03 2001-06-19 International Business Machines Corporation Bi-directional differential low power sense amp and memory system
WO2002035857A1 (en) * 2000-10-23 2002-05-02 Peter Monsen Multiple access network and method for digital radio systems

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031522A (en) * 1975-07-10 1977-06-21 Burroughs Corporation Ultra high sensitivity sense amplifier for memories employing single transistor cells
JPS5948889A (ja) * 1982-09-10 1984-03-21 Hitachi Ltd Ｍｏｓ記憶装置
JPS5956284A (ja) * 1982-09-24 1984-03-31 Hitachi Micro Comput Eng Ltd 半導体記憶装置
US4602354A (en) * 1983-01-10 1986-07-22 Ncr Corporation X-and-OR memory array
US4713797A (en) * 1985-11-25 1987-12-15 Motorola Inc. Current mirror sense amplifier for a non-volatile memory
US5023838A (en) * 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US5553032A (en) * 1990-03-30 1996-09-03 Fujitsu Limited Dynamic random access memory wherein timing of completion of data reading is advanced
JPH0528756A (ja) * 1991-07-24 1993-02-05 Toshiba Corp 半導体記憶装置
JPH06333386A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体記憶装置
JP3129880B2 (ja) * 1993-06-18 2001-01-31 株式会社東芝 半導体記憶装置

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