JPH0922594A - データリード／ライト方法及びその装置 - Google Patents
データリード／ライト方法及びその装置Info
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- JPH0922594A JPH0922594A JP8085501A JP8550196A JPH0922594A JP H0922594 A JPH0922594 A JP H0922594A JP 8085501 A JP8085501 A JP 8085501A JP 8550196 A JP8550196 A JP 8550196A JP H0922594 A JPH0922594 A JP H0922594A
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Abstract
(57)【要約】 （修正有）
【課題】 ビットラインに接続した入出力ラインの代り
にカラムデコーディングラインを用いてリード／ライト
動作が可能となるようにし、半導体メモリ装置の面積を
低減したデータリード／ライト方法及び装置を提供す
る。 【解決手段】 データを貯蔵するセル１１と、ビットラ
イン（ＢＬ，／ＢＬ）に伝えられたセルのデータを感知
・増幅するビットラインセンスアンプ１３と、リード／
ライト信号をカラムデコーディングライン（Ｙｉ，／Ｙ
ｉ）に出力するカラムデコーダ１６と、ブロック選択ロ
ーアドレス信号（ＢＳ）によりビットラインデータを第
２パストランジスタ２１に伝える第１パストランジスタ
２０と、カラムデコーダの出力により第１パストランジ
スタからのデータをカラムデコーディングラインに伝え
る第２パストランジスタ２１と、選択されたブロックデ
ータをリードセンスアンプ１５に伝えるマルチプレクサ
回路１７を備える。
にカラムデコーディングラインを用いてリード／ライト
動作が可能となるようにし、半導体メモリ装置の面積を
低減したデータリード／ライト方法及び装置を提供す
る。 【解決手段】 データを貯蔵するセル１１と、ビットラ
イン（ＢＬ，／ＢＬ）に伝えられたセルのデータを感知
・増幅するビットラインセンスアンプ１３と、リード／
ライト信号をカラムデコーディングライン（Ｙｉ，／Ｙ
ｉ）に出力するカラムデコーダ１６と、ブロック選択ロ
ーアドレス信号（ＢＳ）によりビットラインデータを第
２パストランジスタ２１に伝える第１パストランジスタ
２０と、カラムデコーダの出力により第１パストランジ
スタからのデータをカラムデコーディングラインに伝え
る第２パストランジスタ２１と、選択されたブロックデ
ータをリードセンスアンプ１５に伝えるマルチプレクサ
回路１７を備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶素子におい
て、データをリード／ライト（ｒｅａｄ／ｗｒｉｔｅ）
する方法及びその装置に関し、特にビットライン（Ｂ
Ｌ，／ＢＬ）に接続された入出力ライン（ＩＯ，／Ｉ
Ｏ）の代りにカラムデコーディングライン（ｃｏｌｕｍ
ｎ ｄｅｃｏｄｉｎｇ ｌｉｎｅ）を用いてリード／ラ
イト動作を可能にすることにより、チップの面積を低減
したデータリード／ライト方法及びその装置に関する。
て、データをリード／ライト（ｒｅａｄ／ｗｒｉｔｅ）
する方法及びその装置に関し、特にビットライン（Ｂ
Ｌ，／ＢＬ）に接続された入出力ライン（ＩＯ，／Ｉ
Ｏ）の代りにカラムデコーディングライン（ｃｏｌｕｍ
ｎ ｄｅｃｏｄｉｎｇ ｌｉｎｅ）を用いてリード／ラ
イト動作を可能にすることにより、チップの面積を低減
したデータリード／ライト方法及びその装置に関する。
【０００２】
【従来の技術】図１は、従来のデータリード／ライト動
作を説明するための回路図であり、一つのＮＭＯＳトラ
ンジスタ及び一つのキャパシターで構成されデータを貯
蔵するセル１１と、ビットライン（ＢＬ，／ＢＬ）に伝
えられたセルのデータを感知・増幅するビットラインセ
ンスアンプ１３と、カラムデコーダの出力信号（Ｙｉ）
により制御されビットライン（ＢＬ，／ＢＬ）のデータ
をデータ入出力ライン（ＩＯ，／ＩＯ）に伝えるパスト
ランジスタ（Ｑ１〜Ｑ４）と、データ入出力ライン（Ｉ
Ｏ，／ＩＯ）に伝えられたデータを感知・増幅して出力
バッファ（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）に伝えるリー
ドセンスアンプ１５と、外部でライトしたデータをデー
タ入出力ライン（ＩＯ，／ＩＯ）に伝えるライトドライ
バ１４とで構成される。
作を説明するための回路図であり、一つのＮＭＯＳトラ
ンジスタ及び一つのキャパシターで構成されデータを貯
蔵するセル１１と、ビットライン（ＢＬ，／ＢＬ）に伝
えられたセルのデータを感知・増幅するビットラインセ
ンスアンプ１３と、カラムデコーダの出力信号（Ｙｉ）
により制御されビットライン（ＢＬ，／ＢＬ）のデータ
をデータ入出力ライン（ＩＯ，／ＩＯ）に伝えるパスト
ランジスタ（Ｑ１〜Ｑ４）と、データ入出力ライン（Ｉ
Ｏ，／ＩＯ）に伝えられたデータを感知・増幅して出力
バッファ（ｏｕｔｐｕｔ ｂｕｆｆｅｒ）に伝えるリー
ドセンスアンプ１５と、外部でライトしたデータをデー
タ入出力ライン（ＩＯ，／ＩＯ）に伝えるライトドライ
バ１４とで構成される。
【０００３】この回路ではＤＲＡＭセルのデータが伝わ
るビットライン（ＢＬ，／ＢＬ）を、スタンバイ動作の
際にフリーチャージ電圧（Ｖｂｌｐ）に維持させるフリ
ーチャージ回路は省略する。
るビットライン（ＢＬ，／ＢＬ）を、スタンバイ動作の
際にフリーチャージ電圧（Ｖｂｌｐ）に維持させるフリ
ーチャージ回路は省略する。
【０００４】一般に、ＤＲＡＭ素子のセルに貯蔵されて
いるデータをリード／ライトする動作を説明すると次の
通りである。
いるデータをリード／ライトする動作を説明すると次の
通りである。
【０００５】先ず、ＤＲＡＭ素子を動作させる主信号の
ラス（／ＲＡＳ）信号がアクティブ状態に変りながらア
ドレスバッファ（図示せず）に入力されるアドレス信号
を受け入れ、この時に受入れたアドレス信号等をデコー
ディングしてセルアレイブロックのワードラインのなか
から一つを選択するローデコーディング動作がなされ
る。この際、選択されたワードラインに連結しているセ
ル等のデータがビットライン（ＢＬ，／ＢＬ）に載る
と、ビットラインセンスアンプ１３が駆動してビットラ
インに載った微弱な信号のデータを電源電圧（Ｖｃｃ）
及び接地電圧（Ｖｓｓ）で増幅することになる。この
際、ビットラインセンスアンプ１３により増幅したビッ
トラインのデータをデータ入出力ライン（ＩＯ，／Ｉ
Ｏ）へ伝えてくれるパストランジスタ（Ｑ１〜Ｑ４）
は、カラムデコーダ出力信号（Ｙｉ）により制御され一
つのカラムを選択することになる。さらに、選択された
カラムのビットラインデータはパストランジスタ（Ｑ
１，Ｑ２又はＱ３，Ｑ４）がターンオンされることによ
りデータ入出力ライン（ＩＯ，／ＩＯ）に載ることにな
り、これらのデータをリードセンスアンプ１５で感知・
増幅して出力バッファ（図示せず）を介し素子外部に出
力することになる。一方、外部でライトしたデータはラ
イトドライバ１４を介しデータ入出力ライン（ＩＯ，／
ＩＯ）に載り、カラムデコーダ出力信号（Ｙｉ）により
選択されたブロックのビットラインセンスアンプ１３に
よりセル１１に貯蔵される。
ラス（／ＲＡＳ）信号がアクティブ状態に変りながらア
ドレスバッファ（図示せず）に入力されるアドレス信号
を受け入れ、この時に受入れたアドレス信号等をデコー
ディングしてセルアレイブロックのワードラインのなか
から一つを選択するローデコーディング動作がなされ
る。この際、選択されたワードラインに連結しているセ
ル等のデータがビットライン（ＢＬ，／ＢＬ）に載る
と、ビットラインセンスアンプ１３が駆動してビットラ
インに載った微弱な信号のデータを電源電圧（Ｖｃｃ）
及び接地電圧（Ｖｓｓ）で増幅することになる。この
際、ビットラインセンスアンプ１３により増幅したビッ
トラインのデータをデータ入出力ライン（ＩＯ，／Ｉ
Ｏ）へ伝えてくれるパストランジスタ（Ｑ１〜Ｑ４）
は、カラムデコーダ出力信号（Ｙｉ）により制御され一
つのカラムを選択することになる。さらに、選択された
カラムのビットラインデータはパストランジスタ（Ｑ
１，Ｑ２又はＱ３，Ｑ４）がターンオンされることによ
りデータ入出力ライン（ＩＯ，／ＩＯ）に載ることにな
り、これらのデータをリードセンスアンプ１５で感知・
増幅して出力バッファ（図示せず）を介し素子外部に出
力することになる。一方、外部でライトしたデータはラ
イトドライバ１４を介しデータ入出力ライン（ＩＯ，／
ＩＯ）に載り、カラムデコーダ出力信号（Ｙｉ）により
選択されたブロックのビットラインセンスアンプ１３に
よりセル１１に貯蔵される。
【０００６】このような従来のデータリード／ライト動
作のための回路は、ワイドビット（ｗｉｄｅ ｂｉｔ）
のメモリを現すため図２のような構造の回路を用いた。
作のための回路は、ワイドビット（ｗｉｄｅ ｂｉｔ）
のメモリを現すため図２のような構造の回路を用いた。
【０００７】図２は、従来のデータリード／ライト動作
のためビットラインが多数個の入出力ラインに接続した
構造図を示すものである。
のためビットラインが多数個の入出力ラインに接続した
構造図を示すものである。
【０００８】
【発明が解決しようとする課題】このような従来の回路
は、一つのカラムアドレスにより多数個のカラムが同時
に選択され、この選択されたカラムの数に応じてビット
ラインセンスアンプに入出力ラインがある場合に限り多
数個のデータを同時にリードすることができる。そのた
め、データ入出力ビット数が多いワイドビットＤＲＡＭ
（×３２，×６４）のようなメモリでは、毎ビットライ
ンセンスアンプごとに多数の入出力ラインが必要とな
り、チップの面積が増加する問題点があった。
は、一つのカラムアドレスにより多数個のカラムが同時
に選択され、この選択されたカラムの数に応じてビット
ラインセンスアンプに入出力ラインがある場合に限り多
数個のデータを同時にリードすることができる。そのた
め、データ入出力ビット数が多いワイドビットＤＲＡＭ
（×３２，×６４）のようなメモリでは、毎ビットライ
ンセンスアンプごとに多数の入出力ラインが必要とな
り、チップの面積が増加する問題点があった。
【０００９】従って、本発明ではビットラインに接続し
た多数の入出力ラインの代りにカラムデコーディングラ
インを用いてリード／ライト動作が可能にすることによ
り、チップの面積を低減することができるデータリード
／ライト方法及びその装置を提供することにその目的が
ある。
た多数の入出力ラインの代りにカラムデコーディングラ
インを用いてリード／ライト動作が可能にすることによ
り、チップの面積を低減することができるデータリード
／ライト方法及びその装置を提供することにその目的が
ある。
【００１０】
【課題を解決するための手段】この目的達成のための本
発明のデータリード方法は、データをリードするセルブ
ロックを選択する段階と、外部からカラムアドレス信号
とリードデータ信号をカラムデコーダに入力する段階
と、入力されたリードデータ信号をデコーディングして
一対のカラムデコーディングラインを第１状態に維持す
る段階と、ビットラインセンスアンプにより増幅したビ
ットラインのデータによりカラムデコーディングライン
のうち、一つのラインをグラウンドでカレントパスを形
成させる段階と、各ブロックのカラムデコーディングラ
インを入力として選択されたカラムデコーディングライ
ンのデータ信号のみを出力する段階と、出力されたデー
タ信号を感知・増幅して外部に出力させる段階とを含む
ことを特徴とする。
発明のデータリード方法は、データをリードするセルブ
ロックを選択する段階と、外部からカラムアドレス信号
とリードデータ信号をカラムデコーダに入力する段階
と、入力されたリードデータ信号をデコーディングして
一対のカラムデコーディングラインを第１状態に維持す
る段階と、ビットラインセンスアンプにより増幅したビ
ットラインのデータによりカラムデコーディングライン
のうち、一つのラインをグラウンドでカレントパスを形
成させる段階と、各ブロックのカラムデコーディングラ
インを入力として選択されたカラムデコーディングライ
ンのデータ信号のみを出力する段階と、出力されたデー
タ信号を感知・増幅して外部に出力させる段階とを含む
ことを特徴とする。
【００１１】本発明によるデータライト方法は、データ
をライトするセルブロックを選択する段階と、外部から
カラムアドレス信号とライト入出力信号及びライトデー
タ信号を入力する段階と、入力されたライトデータ信号
によりカラムデコーディングラインを第２状態に維持す
る段階と、カラムデコーディングラインのうち、一つの
ラインのデータをビットラインセンスアンプにライトさ
せる段階と、残りの一つのカラムデコーディングライン
をセンシングされたラインのデータと反対のデータで認
識する段階とを含むことを特徴とする。
をライトするセルブロックを選択する段階と、外部から
カラムアドレス信号とライト入出力信号及びライトデー
タ信号を入力する段階と、入力されたライトデータ信号
によりカラムデコーディングラインを第２状態に維持す
る段階と、カラムデコーディングラインのうち、一つの
ラインのデータをビットラインセンスアンプにライトさ
せる段階と、残りの一つのカラムデコーディングライン
をセンシングされたラインのデータと反対のデータで認
識する段階とを含むことを特徴とする。
【００１２】本発明によるデータリード／ライト方法は
データをリードするセルブロックを選択する段階と、外
部からカラムアドレス信号とリードデータ信号をカラム
デコーダに入力する段階と、入力されたリードデータ信
号をデコーディングして一対のカラムデコーディングラ
インを第１状態に維持する段階と、ビットラインセンス
アンプにより増幅されたビットラインのデータによりカ
ラムデコーディングラインのうち、一つのラインをグラ
ウンドでカレントパスを形成させる段階と、各ブロック
のカラムデコーディングラインを入力として前記により
選択されたカラムデコーディングラインのデータ信号の
みを出力する段階と、出力されたデータ信号を感知・増
幅して外部に出力させる段階を含むデータリード過程
と、データをライトするセルブロックを選択する段階
と、外部からカラムアドレス信号とライト入出力信号及
びライトデータ信号を入力する段階と、入力されたライ
トデータ信号によりカラムデコーディングラインを第２
状態に維持する段階と、カラムデコーディングラインの
うち、一つのラインのデータを先ずビットラインセンス
アンプにライトさせる段階と、残りの一つのカラムデコ
ーディングラインを前記でセンシングされたラインのデ
ータと反対のデータに認識する段階を含むデータライト
過程とを備えることを特徴とする。
データをリードするセルブロックを選択する段階と、外
部からカラムアドレス信号とリードデータ信号をカラム
デコーダに入力する段階と、入力されたリードデータ信
号をデコーディングして一対のカラムデコーディングラ
インを第１状態に維持する段階と、ビットラインセンス
アンプにより増幅されたビットラインのデータによりカ
ラムデコーディングラインのうち、一つのラインをグラ
ウンドでカレントパスを形成させる段階と、各ブロック
のカラムデコーディングラインを入力として前記により
選択されたカラムデコーディングラインのデータ信号の
みを出力する段階と、出力されたデータ信号を感知・増
幅して外部に出力させる段階を含むデータリード過程
と、データをライトするセルブロックを選択する段階
と、外部からカラムアドレス信号とライト入出力信号及
びライトデータ信号を入力する段階と、入力されたライ
トデータ信号によりカラムデコーディングラインを第２
状態に維持する段階と、カラムデコーディングラインの
うち、一つのラインのデータを先ずビットラインセンス
アンプにライトさせる段階と、残りの一つのカラムデコ
ーディングラインを前記でセンシングされたラインのデ
ータと反対のデータに認識する段階を含むデータライト
過程とを備えることを特徴とする。
【００１３】上記目的達成のための本発明のデータリー
ド／ライト装置は、ビットライン（ＢＬ，／ＢＬ）に伝
えられたセルのデータを感知・増幅するビットラインセ
ンスアンプと、素子外部から印加されたカラムアドレス
信号（ｃｏｌ ＡＤＤ）とライト入出力信号（ＷＩＯ，
／ＷＩＯ）及びリード／ライト信号（Ｒ／Ｗ）を入力と
してリード動作の際には第１論理のデータを、ライト動
作の際には第２論理のデータをカラムデコーディングラ
イン（Ｙｉ／Ｙｉ）にて出力するカラムデコーディング
と、ビットライン及びカラムデコーディングラインの間
に接続され、自分のゲートに印加されるブロック選択ロ
ーアドレス（Ｂｌｏｃｋ Ｓｅｌｅｃｔ ＲｏｗＡｄｄ
ｒｅｓｓ）信号（ＢＳ）により動作が制御される第１パ
ストランジスタと、第１パストランジスタ及びカラムデ
コーディングラインの間にクロスカップル構造で接続さ
れ、カラムデコーディングラインの電位により動作が制
御される第２パストランジスタと、各ブロックのカラム
デコーディングラインから選択されたブロックのデータ
をリードセンスアンプに伝えるマルチプレクサ回路と、
マルチプレクサ回路から伝えられたデータを感知・増幅
して出力バッファに伝えるリードセンスアンプとを含む
ことを特徴とする。
ド／ライト装置は、ビットライン（ＢＬ，／ＢＬ）に伝
えられたセルのデータを感知・増幅するビットラインセ
ンスアンプと、素子外部から印加されたカラムアドレス
信号（ｃｏｌ ＡＤＤ）とライト入出力信号（ＷＩＯ，
／ＷＩＯ）及びリード／ライト信号（Ｒ／Ｗ）を入力と
してリード動作の際には第１論理のデータを、ライト動
作の際には第２論理のデータをカラムデコーディングラ
イン（Ｙｉ／Ｙｉ）にて出力するカラムデコーディング
と、ビットライン及びカラムデコーディングラインの間
に接続され、自分のゲートに印加されるブロック選択ロ
ーアドレス（Ｂｌｏｃｋ Ｓｅｌｅｃｔ ＲｏｗＡｄｄ
ｒｅｓｓ）信号（ＢＳ）により動作が制御される第１パ
ストランジスタと、第１パストランジスタ及びカラムデ
コーディングラインの間にクロスカップル構造で接続さ
れ、カラムデコーディングラインの電位により動作が制
御される第２パストランジスタと、各ブロックのカラム
デコーディングラインから選択されたブロックのデータ
をリードセンスアンプに伝えるマルチプレクサ回路と、
マルチプレクサ回路から伝えられたデータを感知・増幅
して出力バッファに伝えるリードセンスアンプとを含む
ことを特徴とする。
【００１４】
【発明の実施の形態】上述した目的及び其の他の目的
と、本発明の特徴及び利点は添付図面と関連した次の詳
細な説明を通じて一層明らかになる。
と、本発明の特徴及び利点は添付図面と関連した次の詳
細な説明を通じて一層明らかになる。
【００１５】以下、添付図面を参照して本発明によるデ
ータリード／ライト装置の第１実施形態を詳細に説明す
る。
ータリード／ライト装置の第１実施形態を詳細に説明す
る。
【００１６】図３は、本発明の第１実施形態によるデー
タリード／ライト動作のための回路図であり、この回路
は、素子の外部から印加されたカラムアドレス信号（ｃ
ｏｌＡＤＤ）とライト入出力信号（ＷＩＯ，／ＷＩＯ）
及びリード／ライト信号（Ｒ／Ｗ）を入力としてリード
動作の際には第１論理信号を、ライト動作の際には第２
論理信号をカラムデコーディングライン（Ｙｉ，／Ｙ
ｉ）に出力するカラムデコーダ１６と、ビットライン
（ＢＬ，／ＢＬ）及びカラムデコーディングライン（Ｙ
ｉ，／Ｙｉ）の間に接続され自分のゲートに印加される
ブロック選択ローアドレス信号（ＢＳ）によりセンシン
グされたビットラインデータを、第２パストランジスタ
２１に伝える第１パストランジスタ２０と、第１パスト
ランジスタ２０及びカラムデコーディングライン（Ｙ
ｉ，／Ｙｉ）との間にクロスカップル構造で接続され、
カラムデコーディングライン（Ｙｉ，／Ｙｉ）に伝えら
れたカラムデコーダ１６の出力信号により第１パストラ
ンジスタ２０からのデータをカラムデコーディングライ
ン（Ｙｉ，／Ｙｉ）に伝える第２パストランジスタ２１
と、各ブロックのカラムデコーディングライン（Ｙｉ，
／Ｙｉ）から選択されたブロックのデータを、リードセ
ンスアンプ１５に伝えるマルチプレクサ回路１７を従来
のデータリード／ライト動作回路に追加して備えてい
る。
タリード／ライト動作のための回路図であり、この回路
は、素子の外部から印加されたカラムアドレス信号（ｃ
ｏｌＡＤＤ）とライト入出力信号（ＷＩＯ，／ＷＩＯ）
及びリード／ライト信号（Ｒ／Ｗ）を入力としてリード
動作の際には第１論理信号を、ライト動作の際には第２
論理信号をカラムデコーディングライン（Ｙｉ，／Ｙ
ｉ）に出力するカラムデコーダ１６と、ビットライン
（ＢＬ，／ＢＬ）及びカラムデコーディングライン（Ｙ
ｉ，／Ｙｉ）の間に接続され自分のゲートに印加される
ブロック選択ローアドレス信号（ＢＳ）によりセンシン
グされたビットラインデータを、第２パストランジスタ
２１に伝える第１パストランジスタ２０と、第１パスト
ランジスタ２０及びカラムデコーディングライン（Ｙ
ｉ，／Ｙｉ）との間にクロスカップル構造で接続され、
カラムデコーディングライン（Ｙｉ，／Ｙｉ）に伝えら
れたカラムデコーダ１６の出力信号により第１パストラ
ンジスタ２０からのデータをカラムデコーディングライ
ン（Ｙｉ，／Ｙｉ）に伝える第２パストランジスタ２１
と、各ブロックのカラムデコーディングライン（Ｙｉ，
／Ｙｉ）から選択されたブロックのデータを、リードセ
ンスアンプ１５に伝えるマルチプレクサ回路１７を従来
のデータリード／ライト動作回路に追加して備えてい
る。
【００１７】その動作を考察してみると、リード動作の
際にはカラムデコーダ１６に入力されるリード及びライ
ト動作を区別するリード／ライト信号（Ｒ／Ｗ）によ
り、ライトデータが無視され一対のカラムデコーディン
グライン（Ｙｉ，／Ｙｉ）へ全てハイ信号が出力され、
クロスカップル構造でなる第２パストランジスタのＮＭ
ＯＳ（たとえばＱ２１，Ｑ２２）がターンオンされる。
従って、ビットラインセンスアンプ１３によりローでラ
ッチされたいずれか一方のカラムデコーディングライン
は、カラムデコーダ１６からビットラインセンスアンプ
１３までカレントパス（ｃｕｒｒｅｎｔ ｐａｔｈ）が
形成される。
際にはカラムデコーダ１６に入力されるリード及びライ
ト動作を区別するリード／ライト信号（Ｒ／Ｗ）によ
り、ライトデータが無視され一対のカラムデコーディン
グライン（Ｙｉ，／Ｙｉ）へ全てハイ信号が出力され、
クロスカップル構造でなる第２パストランジスタのＮＭ
ＯＳ（たとえばＱ２１，Ｑ２２）がターンオンされる。
従って、ビットラインセンスアンプ１３によりローでラ
ッチされたいずれか一方のカラムデコーディングライン
は、カラムデコーダ１６からビットラインセンスアンプ
１３までカレントパス（ｃｕｒｒｅｎｔ ｐａｔｈ）が
形成される。
【００１８】理解を促すため、図６の動作タイミング図
を見ながら説明する。先ず、ａ区間はリードサイクル区
間を現したもので最初ハイのデータを有した補数デコー
ディングライン（／Ｙｉ）のデータレベルが、ビットラ
インセンスアンプ１３に流れるカレントパスのため真偽
デコーディングライン（Ｙｉ）のデータレベルよりやや
低く出力され、同様に補数ビットライン（／ＢＬ）のデ
ータレベルは補数デコーディングライン（／Ｙｉ）の影
響でローのデータレベルよりやや高く現われる。
を見ながら説明する。先ず、ａ区間はリードサイクル区
間を現したもので最初ハイのデータを有した補数デコー
ディングライン（／Ｙｉ）のデータレベルが、ビットラ
インセンスアンプ１３に流れるカレントパスのため真偽
デコーディングライン（Ｙｉ）のデータレベルよりやや
低く出力され、同様に補数ビットライン（／ＢＬ）のデ
ータレベルは補数デコーディングライン（／Ｙｉ）の影
響でローのデータレベルよりやや高く現われる。
【００１９】この際、カラムデコーディングライン（Ｙ
ｉ，／Ｙｉ）に出力されたデータは多数個のカラムデコ
ーダ１６のうち、選択されたカラムデコーダのデータを
受け入れるマルチプレクサ回路１７を介してリードセン
スアンプ１５に伝えられ、センスアンプによりセンシン
グされて出力バッファへ送られる。
ｉ，／Ｙｉ）に出力されたデータは多数個のカラムデコ
ーダ１６のうち、選択されたカラムデコーダのデータを
受け入れるマルチプレクサ回路１７を介してリードセン
スアンプ１５に伝えられ、センスアンプによりセンシン
グされて出力バッファへ送られる。
【００２０】ライト動作ではカラムデコーダ１６に入力
されるリード及びライト動作を区別するリード／ライト
信号（Ｒ／Ｗ）によりライトデータを受け入れ、一対の
カラムデコーディングライン（Ｙｉ，／Ｙｉ）のうち、
入力されたライトデータに従い一つのラインのみが‘ハ
イ’となる。若し、ライトデータが‘ハイ’であれば、
真偽カラムデコーディングライン（Ｙｉ）は‘ハイ’
に、補数カラムデコーディングライン（／Ｙｉ）は‘ロ
ー’と出力され、ライトデータが‘ロー’であれば真偽
カラムデコーディングライン（Ｙｉ）は‘ロー’に、補
数カラムデコーディングライン（／Ｙｉ）は‘ハイ’と
なる。このように二つのカラムデコーダライン（Ｙｉ，
／Ｙｉ）のうち、いずれか一方だけが‘ハイ’となれば
クロスカップル構造をなす第２パストランジスタ２１
は、そのデータを次のようにビットラインセンスアンプ
１３に伝える。すなわち、図中一番左側のカラムを例に
とると、‘ハイ’状態のカラムデコーディングラインを
真偽カラムデコーディングライン（Ｙｉ）としたとき、
その‘ハイ’状態はＮＭＯＳトランジスタＱ２２のゲー
トに印加されるため、ＮＭＯＳトランジスタＱ２２がタ
ーンオンされ、反対側のカラムデコーディングラインの
‘ロー’データをビットラインセンスアンプ１３に伝え
てくれる。このように、先ず‘ロー’データがライトさ
れると、ビットラインセンスアンプ１３により反対側の
ビットラインを‘ハイ’でリストア（Ｒｅｓｔｏｒｅ）
することになる。
されるリード及びライト動作を区別するリード／ライト
信号（Ｒ／Ｗ）によりライトデータを受け入れ、一対の
カラムデコーディングライン（Ｙｉ，／Ｙｉ）のうち、
入力されたライトデータに従い一つのラインのみが‘ハ
イ’となる。若し、ライトデータが‘ハイ’であれば、
真偽カラムデコーディングライン（Ｙｉ）は‘ハイ’
に、補数カラムデコーディングライン（／Ｙｉ）は‘ロ
ー’と出力され、ライトデータが‘ロー’であれば真偽
カラムデコーディングライン（Ｙｉ）は‘ロー’に、補
数カラムデコーディングライン（／Ｙｉ）は‘ハイ’と
なる。このように二つのカラムデコーダライン（Ｙｉ，
／Ｙｉ）のうち、いずれか一方だけが‘ハイ’となれば
クロスカップル構造をなす第２パストランジスタ２１
は、そのデータを次のようにビットラインセンスアンプ
１３に伝える。すなわち、図中一番左側のカラムを例に
とると、‘ハイ’状態のカラムデコーディングラインを
真偽カラムデコーディングライン（Ｙｉ）としたとき、
その‘ハイ’状態はＮＭＯＳトランジスタＱ２２のゲー
トに印加されるため、ＮＭＯＳトランジスタＱ２２がタ
ーンオンされ、反対側のカラムデコーディングラインの
‘ロー’データをビットラインセンスアンプ１３に伝え
てくれる。このように、先ず‘ロー’データがライトさ
れると、ビットラインセンスアンプ１３により反対側の
ビットラインを‘ハイ’でリストア（Ｒｅｓｔｏｒｅ）
することになる。
【００２１】図６の動作タイミング図よりｂ区間はライ
トサイクル区間であり、前記の動作のように先ず真偽カ
ラムデコーディングライン（Ｙｉ）がローで貯蔵された
後、ビットラインセンスアンプ１３により補数カラムデ
コーディングライン（／Ｙｉ）がハイでライトされた場
合を示している。同様に、ビットラインのデータはカラ
ムデコーディングラインのデータにより値が反転された
ことが判る。
トサイクル区間であり、前記の動作のように先ず真偽カ
ラムデコーディングライン（Ｙｉ）がローで貯蔵された
後、ビットラインセンスアンプ１３により補数カラムデ
コーディングライン（／Ｙｉ）がハイでライトされた場
合を示している。同様に、ビットラインのデータはカラ
ムデコーディングラインのデータにより値が反転された
ことが判る。
【００２２】第１パストランジスタ２０のゲートに印加
されるブロック選択ローアドレス信号（ＢＳ）はリード
／ライト動作の際、選択されないブロックでは‘ロー’
状態を維持してカラムデコーディングラインが‘ハイ’
となった時に、選択されなかったブロックのビットライ
ンが動くことを防止する。さらに、クロスカップル構造
になっている第２パストランジスタ２１は選択されなか
ったカラムのデータが出てくることを防止する。
されるブロック選択ローアドレス信号（ＢＳ）はリード
／ライト動作の際、選択されないブロックでは‘ロー’
状態を維持してカラムデコーディングラインが‘ハイ’
となった時に、選択されなかったブロックのビットライ
ンが動くことを防止する。さらに、クロスカップル構造
になっている第２パストランジスタ２１は選択されなか
ったカラムのデータが出てくることを防止する。
【００２３】このように、一つのブロックで多数個のカ
ラムデコーダがイネーブルされると、入出力ラインの増
加がなくともデータを自由にリード／ライトすることが
できるので、チップの面積を減らすことができる。
ラムデコーダがイネーブルされると、入出力ラインの増
加がなくともデータを自由にリード／ライトすることが
できるので、チップの面積を減らすことができる。
【００２４】図４は、本発明の第２実施形態によるデー
タリード／ライト動作の回路図であり、第２パストラン
ジスタ２１がビットラインセンスアンプ１３及びカラム
デコーディングライン（Ｙｉ，／Ｙｉ）の間にクロスカ
ップル構造で接続されたＮＭＯＳトランジスタ（Ｑ２
９，Ｑ３０）でなり、第１パストランジスタ２０が第２
パストランジスタ２１及びカラムデコーディングライン
（Ｙｉ，／Ｙｉ）の間に接続され、ゲートに共通にブロ
ック選択ローアドレス信号（ＢＳ）が印加されるＮＭＯ
Ｓトランジスタ（Ｑ３１，Ｑ３２）でなることを除いて
は図３の実施形態とその構成が同様である。
タリード／ライト動作の回路図であり、第２パストラン
ジスタ２１がビットラインセンスアンプ１３及びカラム
デコーディングライン（Ｙｉ，／Ｙｉ）の間にクロスカ
ップル構造で接続されたＮＭＯＳトランジスタ（Ｑ２
９，Ｑ３０）でなり、第１パストランジスタ２０が第２
パストランジスタ２１及びカラムデコーディングライン
（Ｙｉ，／Ｙｉ）の間に接続され、ゲートに共通にブロ
ック選択ローアドレス信号（ＢＳ）が印加されるＮＭＯ
Ｓトランジスタ（Ｑ３１，Ｑ３２）でなることを除いて
は図３の実施形態とその構成が同様である。
【００２５】その動作も図３の第１実施形態と同様なの
で、ここでは省略することにする。ただ、第２パストラ
ンジスタ２１と第１パストランジスタ２０の間のロード
が選択されないブロックよりカラムデコーディングライ
ン（Ｙｉ，／Ｙｉ）から分離されるため、カラムデコー
ディングラインが遷移する時に、僅かなパワーが消費さ
れるが、選択されたブロックでカラムデコーディングラ
イン（Ｙｉ，／Ｙｉ）がハイになる時、第１パストラン
ジスタ（Ｑ３１，Ｑ３２）の閾値電圧（Ｖｔ）による損
失により電圧が下がることを防ぐため、ブロック選択ロ
ーアドレス信号（ＢＳ）をブートストラップ（Ｂｏｏｓ
ｔｒａｐ）させなければならない。
で、ここでは省略することにする。ただ、第２パストラ
ンジスタ２１と第１パストランジスタ２０の間のロード
が選択されないブロックよりカラムデコーディングライ
ン（Ｙｉ，／Ｙｉ）から分離されるため、カラムデコー
ディングラインが遷移する時に、僅かなパワーが消費さ
れるが、選択されたブロックでカラムデコーディングラ
イン（Ｙｉ，／Ｙｉ）がハイになる時、第１パストラン
ジスタ（Ｑ３１，Ｑ３２）の閾値電圧（Ｖｔ）による損
失により電圧が下がることを防ぐため、ブロック選択ロ
ーアドレス信号（ＢＳ）をブートストラップ（Ｂｏｏｓ
ｔｒａｐ）させなければならない。
【００２６】図５は、本発明の第３実施形態によるデー
タリード／ライト動作のための回路図であり、第１パス
トランジスタ２０がビットラインセンスアンプ１３及び
カラムデコーディングライン（Ｙｉ，／Ｙｉ）の間に接
続され、ゲートに共通にブロック選択ローアドレス信号
（ＢＳ）が印加されるＮＭＯＳトランジスタ（Ｑ３５，
Ｑ３６）でなり、第２パストランジスタ２１がビットラ
インセンスアンプ１３及び第１パストランジスタ２０の
間に接続され、ゲートがクロスカップル構造でカラムデ
コーディングライン（Ｙｉ，／Ｙｉ）に連結されたＮＭ
ＯＳトランジスタ（Ｑ３３，Ｑ３４）でなることを除い
ては図３の実施形態とその構成が同様である。
タリード／ライト動作のための回路図であり、第１パス
トランジスタ２０がビットラインセンスアンプ１３及び
カラムデコーディングライン（Ｙｉ，／Ｙｉ）の間に接
続され、ゲートに共通にブロック選択ローアドレス信号
（ＢＳ）が印加されるＮＭＯＳトランジスタ（Ｑ３５，
Ｑ３６）でなり、第２パストランジスタ２１がビットラ
インセンスアンプ１３及び第１パストランジスタ２０の
間に接続され、ゲートがクロスカップル構造でカラムデ
コーディングライン（Ｙｉ，／Ｙｉ）に連結されたＮＭ
ＯＳトランジスタ（Ｑ３３，Ｑ３４）でなることを除い
ては図３の実施形態とその構成が同様である。
【００２７】図５の実施形態の動作もまた図３及び図４
と同様のため省略する。ただ、第２パストランジスタ
（Ｑ３３，Ｑ３４）のゲートがクロスカップル構造でカ
ラムデコーディングライン（Ｙｉ，／Ｙｉ）に直接連結
されているため、図４のように第１パストランジスタ２
０に戻ってくるブロック選択ローアドレス信号（ＢＳ）
をブートストラップさせる必要がない。
と同様のため省略する。ただ、第２パストランジスタ
（Ｑ３３，Ｑ３４）のゲートがクロスカップル構造でカ
ラムデコーディングライン（Ｙｉ，／Ｙｉ）に直接連結
されているため、図４のように第１パストランジスタ２
０に戻ってくるブロック選択ローアドレス信号（ＢＳ）
をブートストラップさせる必要がない。
【００２８】
【効果】以上で説明した如く、本発明のデータリード／
ライト動作回路を半導体記憶素子の内部に現すことにな
ると、ビットラインに接続された入出力ラインの代りに
カラムデコーディングラインを用いてリード／ライト動
作が可能になるため、半導体メモリ装置の面積を低減す
る効果を有する。
ライト動作回路を半導体記憶素子の内部に現すことにな
ると、ビットラインに接続された入出力ラインの代りに
カラムデコーディングラインを用いてリード／ライト動
作が可能になるため、半導体メモリ装置の面積を低減す
る効果を有する。
【００２９】本発明の好ましい実施形態等は例示の目的
のため開示されたもので、当業者であれば添付の特許請
求範囲に開示された本発明の思想と範囲を通じて各種修
正、変更、代替及び付加が可能である。
のため開示されたもので、当業者であれば添付の特許請
求範囲に開示された本発明の思想と範囲を通じて各種修
正、変更、代替及び付加が可能である。
【図１】従来のデータリード／ライト動作を説明するた
めの回路図。
めの回路図。
【図２】従来のデータリード／ライト動作のためビット
ラインが多数の入／出力ラインに接続された状態を示す
回路図。
ラインが多数の入／出力ラインに接続された状態を示す
回路図。
【図３】本発明の第１実施形態によるデータリード／ラ
イト動作のための回路図。
イト動作のための回路図。
【図４】本発明の第２実施形態によるデータリード／ラ
イト動作のための回路図。
イト動作のための回路図。
【図５】本発明の第３実施形態によるデータリード／ラ
イト動作のための回路図。
イト動作のための回路図。
【図６】本発明の実施形態によるデータリード／ライト
の際の動作タイミング図。
の際の動作タイミング図。
１０：セルアレイ ブロック １１：セル １２：ビットラインセンスアンプアレイブロック １３：センスアンプ １４：ライトドライバ １５：リードセンスアンプ １６：カラムデコーダ １７：マルチプレクサ回路 ２０：第１パストラン
ジスタ ２１：第２パストランジスタ
ジスタ ２１：第２パストランジスタ
Claims (13)
- 【請求項１】 半導体記憶装置のデータリード方法にお
いて、 データをリードするセルブロックを選択する段階と、 外部からカラムアドレス信号とリードデータ信号をカラ
ムデコーダに入力する段階と、 前記入力されたリードデータ信号をデコーディングして
一対のカラムデコーディングラインを第１状態に維持す
る段階と、 ビットラインセンスアンプにより増幅されたビットライ
ンのデータにより前記カラムデコーディングラインのう
ち、一つのラインをグラウンドでカレントパスを形成さ
せる段階と、 各ブロックの前記カラムデコーディングラインを入力と
し、前記選択されたカラムデコーディングラインのデー
タ信号のみを出力する段階と、 前記出力されたデータ信号を感知・増幅して外部に出力
させる段階を含むことを特徴とするデータリード方法。 - 【請求項２】 半導体記憶装置のデータライト方法にお
いて、 データをライトするセルブロックを選択する段階と、 外部からカラムアドレス信号とライト入出力信号及びラ
イトデータ信号を入力する段階と、 前記入力されたライトデータ信号により前記カラムデコ
ーディングラインを第２状態に維持する段階と、 前記カラムデコーディングラインのうち、一つのライン
のデータをビットラインセンスアンプにライトさせる段
階と、 残りの一つのカラムデコーディングラインを、前記セン
シングされたラインのデータと逆のデータで認識する段
階を含むことを特徴とするデータライト方法。 - 【請求項３】 半導体記憶素子のデータリード／ライト
方法において、 データをリードするセルブロックを選択する段階と、外
部からカラムアドレス信号とリードデータ信号をカラム
デコーダに入力する段階と、前記入力されたリードデー
タ信号をデコーディングして一対のカラムデコーディン
グラインを第１状態に維持する段階と、ビットラインセ
ンスアンプにより増幅されたビットラインのデータによ
りカラムデコーディングラインのうち、一つのラインを
グラウンドでカレントパスを形成させる段階と、 各ブロックのカラムデコーディングラインを入力として
前記により選択されたカラムデコーディングラインのデ
ータ信号のみを出力する段階と、 前記出力されたデータ信号を感知・増幅して外部に出力
させる段階を含むデータリード過程と、 データをライトするセルブロックを選択する段階と、外
部からカラムアドレス信号とライト入出力信号及びライ
トデータ信号を入力する段階と、前記入力されたライト
データ信号により前記カラムデコーディングラインを第
２状態に維持する段階と、前記カラムデコーディングラ
インのうち、一つのラインのデータを先ずビットライン
センスアンプにライトさせる段階と、残りの一つのカラ
ムデコーディングラインを前記でセンシングされたライ
ンのデータと逆のデータで認識する段階を含むデータラ
イト過程とを備えることを特徴とするデータリード／ラ
イト方法。 - 【請求項４】 前記第１状態はハイ論理の値を有するこ
とを特徴とする請求項３記載のデータリード／ライト方
法。 - 【請求項５】 前記第２状態はカラムデコーディングラ
インのうち、一つのラインのみを“ハイ”に維持するこ
とを特徴とする請求項３記載のデータリード／ライト方
法。 - 【請求項６】 前記カラムデコーディングラインのう
ち、ローデータを有するラインを予めビットラインセン
スアンプによりライトさせることを特徴とする請求項３
記載のデータリード／ライト方法。 - 【請求項７】 半導体記憶素子のデータリード／ライト
装置において、 ビットラインに伝えられたセルのデータを感知・増幅す
るビットラインセンスアンプと、 外部から印加されたカラムアドレス信号とライト入出力
信号、及びリード／ライト信号を入力としてリード動作
の際には第１論理のデータを、ライト動作の際には第２
論理のデータをカラムデコーディングラインに出力する
カラムデコーダ手段と、 前記ビットライン及びカラムデコーディングラインの間
に接続され、自分のゲートに印加されるブロック選択ロ
ーアドレス信号により動作が制御される第１パストラン
ジスタと、 前記第１パストランジスタ及びカラムデコーディングラ
インの間にクロスカップル構造で接続され、前記カラム
デコーディングラインの電位により動作が制御される第
２パストランジスタと、 前記各ブロックのカラムデコーディングラインから選択
されたブロックのデータを、リードセンスアンプに伝え
るマルチプレクサ回路と、 前記マルチプレクサ回路から伝えられたデータを、感知
・増幅して出力バッファに伝えるセンスアンプとを備え
ることを特徴とするデータリード／ライト装置。 - 【請求項８】 前記第１論理のデータは、一対のカラム
デコーディングラインで“ハイ”状態のデータを出力す
ることを特徴とする請求項７記載のデータリード／ライ
ト装置。 - 【請求項９】 前記第２論理のデータは、真偽カラムデ
コーディングライン（Ｙｉ）及び補数カラムデコーディ
ングライン（／Ｙｉ）のうち、いずれか一方だけ“ハ
イ”状態のデータを出力することを特徴とする請求項７
記載のデータリード／ライト装置。 - 【請求項１０】 前記第１及び第２パストランジスタ
は、ＭＯＳトランジスタで構成されたことを特徴とする
請求項７記載のデータリード／ライト装置。 - 【請求項１１】 前記ＭＯＳトランジスタは、ＮＭＯＳ
トランジスタであることを特徴とする請求項１０記載の
データリード／ライト装置。 - 【請求項１２】 前記第２パストランジスタは、前記ビ
ットラインセンスアンプ及びカラムデコーディングライ
ンの間にクロスカップル構造で接続され、 前記第１パストランジスタは、前記第２パストランジス
タ及びカラムデコーディングラインの間に接続されゲー
トに共通にブロック選択ローアドレス信号がそれぞれ印
加されることを特徴とする請求項７記載のデータリード
／ライト装置。 - 【請求項１３】 前記第１パストランジスタは、前記ビ
ットラインセンスアンプ及びカラムデコーディングライ
ンの間に接続されゲートに共通にブロック選択ローアド
レス信号（ＢＳ）が印加され、 前記第２パストランジスタは、前記ビットラインセンス
アンプ及び前記第１パストランジスタの間に接続されゲ
ートがクロスカップル構造でカラムデコーディングライ
ンに連結されたことを特徴とする請求項７記載のカラム
デコーディングラインを用いたデータリード／ライト装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950008131A KR0179097B1 (ko) | 1995-04-07 | 1995-04-07 | 데이타 리드/라이트 방법 및 장치 |
| KR95-8131 | 1995-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922594A true JPH0922594A (ja) | 1997-01-21 |
| JP2786420B2 JP2786420B2 (ja) | 1998-08-13 |
Family
ID=19411750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8085501A Expired - Fee Related JP2786420B2 (ja) | 1995-04-07 | 1996-04-08 | データリード／ライト方法及びその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5596533A (ja) |
| JP (1) | JP2786420B2 (ja) |
| KR (1) | KR0179097B1 (ja) |
| GB (1) | GB2299694B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546347A (en) * | 1994-07-22 | 1996-08-13 | Integrated Device Technology, Inc. | Interleaving architecture and method for a high density FIFO |
| KR0172234B1 (ko) * | 1995-03-24 | 1999-03-30 | 김주용 | 셀프 리프레쉬 주기 조절장치 |
| JP3075220B2 (ja) * | 1997-08-06 | 2000-08-14 | 日本電気株式会社 | 半導体記憶装置 |
| DE19903198C1 (de) * | 1999-01-27 | 2000-05-11 | Siemens Ag | Integrierter Speicher und entsprechendes Betriebsverfahren |
| GB2363231B (en) * | 1999-09-24 | 2002-05-08 | Clearspeed Technology Ltd | Memory devices |
| US6249470B1 (en) * | 1999-12-03 | 2001-06-19 | International Business Machines Corporation | Bi-directional differential low power sense amp and memory system |
| AU2002228827A1 (en) * | 2000-10-23 | 2002-05-06 | Peter Monsen | Multiple access network and method for digital radio systems |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031522A (en) * | 1975-07-10 | 1977-06-21 | Burroughs Corporation | Ultra high sensitivity sense amplifier for memories employing single transistor cells |
| JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS5956284A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| US4602354A (en) * | 1983-01-10 | 1986-07-22 | Ncr Corporation | X-and-OR memory array |
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
| US5023838A (en) * | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
| US5553032A (en) * | 1990-03-30 | 1996-09-03 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| JPH0528756A (ja) * | 1991-07-24 | 1993-02-05 | Toshiba Corp | 半導体記憶装置 |
| JPH06333386A (ja) * | 1993-05-20 | 1994-12-02 | Fujitsu Ltd | 半導体記憶装置 |
| JP3129880B2 (ja) * | 1993-06-18 | 2001-01-31 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-04-07 KR KR1019950008131A patent/KR0179097B1/ko not_active IP Right Cessation
-
1996
- 1996-04-02 US US08/626,549 patent/US5596533A/en not_active Expired - Lifetime
- 1996-04-04 GB GB9607241A patent/GB2299694B/en not_active Expired - Fee Related
- 1996-04-08 JP JP8085501A patent/JP2786420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2299694A (en) | 1996-10-09 |
| KR0179097B1 (ko) | 1999-04-15 |
| GB9607241D0 (en) | 1996-06-12 |
| US5596533A (en) | 1997-01-21 |
| GB2299694B (en) | 1999-06-09 |
| JP2786420B2 (ja) | 1998-08-13 |
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