JPS5948889A - Ｍｏｓ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＭＱＳ（金属絶縁物半導体）記憶装置に関
する。

この発明に先立って、第１図に示すようなＭＯＳＦＥＴ
　（絶縁ゲート形電界効果トランジスタ）で構成された
ダイナミック型ＲＡＭ（ランダムアクセス　メモリ）が
提案されている。

このダイナミック形ＲＡＭにおいてメモリアレイＭ−Ａ
ＲＹは、マ）　ｌ）クス配置されかつそれぞれ情報蓄積
用キャパシタＣｓとアドレス選択用ＭＯ８ＦＥＴＱｍと
でも′ｑ成された複数のメモリセルＭＣと、相補データ
線対り、Ｄとワード線Ｗとから構成される。

メモリアレイＭ−ＡＲＹにはまた。上記メモリセルから
の読み出し信号を検出するための尤準電圧を形成するダ
ミーセルＤＭＣが、ダミーワード線と上記相補データ線
対との交叉点に設けられている。このダミーセルＤＭＣ
は、キャパシタの容量値が上記メモリセルのキャパシタ
Ｃｓのほぼ半分であることを除き５メモリセルＭＣと同
じ製造条件、同じ設計定数で作られているう それ故、一方のデータ線Ｄ　（１，））に結合されたメ
モリセルを選択したとぎ、他方のデータ線ＤＯ））に結
合されたダミーセルが同時に１ｊｌｌ択されるっ上記メ
モリセルからの読み出し信号レベルと、ダミーセルから
の基準電圧とはセンスアンプＳＡに伝えられ、ここで増
幅されろ。

センスアンプＳＡは、一対の交差結憚されたＭＱＳｌｉ
’ＥＴＱ、１　、Ｑ２かもなり、これらの正帰還作用に
より、微少な１，５号な差れ（ｉ的に増幅するうこの正
帰還動作は、他のデータ線のセンスアンプとともに共通
に設けられたＭ　０８　ト”　Ｅ　Ｔ　Ｑ　９がセンス
アンプ制御信号φ、ａによって導通し始めると同時に開
始され、アドレッシング時に与えた上記ｍ位差にもとづ
き、高い方のデータ線Ｔｚ位は遅い速度で、低い方のそ
れは速い速度で共にその差が広がりながら下降していく
。そして、低い方の電位がＭ　ＯＳ　Ｆ　Ｅ　Ｔのしぎ
い値）往圧以トーとなるど正帰還動作が経了して、上記
高い方のデータ線電位は所定のハイレベルに留まり、低
いほうのデータ線電位は最終的にＯ■に到達する。

このように、増幅された相補データｉＤ、Ｄの読み出し
信号は、カラムスイッチＣ−５Ｗで選択されたもののみ
がコモンデータａｌｃＤ、ＣＤに伝えられ、メインアン
プＭＡ及びデータ出力バッファＤＯＢＱ通して出力され
ろ。

ＲＣ−Ｄ　Ｃ几は、アドレスバッファＡＤＬ３からのア
ドレス信号に従ったワード線、データ線選択信号な形成
するデコーダ回路である。

上記のようなセンスアンプな用いた場合には、次のよう
な問題の生じることが６本願発明者の研究によって明ら
かにされた。

第−玩タイミ／グ図に示すように、アドレスストローブ
信号ＲＡＳがロウレベルに変化すると。

ワード線選択動作のための各回路が動作な開始する。し
たがって、その動作電流によって電源供給線に電圧降下
が生じるので、電源電圧■。Ｃ９回路の接地電位ｖｓｓ
が変化する。

次に、ワード線選択タイミング信号φ８により選択され
たワード酸のｍ位Ｖｗが立ち上がる。このとぎ、ワード
線は、配線抵抗及び寄生キャパシタを持つものであるの
で、その近端では同図実線で示すように速やかに立ち上
がるのに苅し、その遠端では同図点綴で示すように遅れ
て立ち上がる。

したがって、センスアンプ制御信号φｐａは、上記ワー
ド線の遠端に結合されたメモリセルの選択な待って立ち
上がる。

このとき、各相補データ線り、Ｄに結合されたセンスア
ンプが一斉に上記正（ｆｊ　ｉ舅動作な開始するため、
基板電位ＶＲＲは、データ１′１とのカップリング（結
合容量）により低下する。

この結果、上記電圧Ｖｃｃ、Ｖｓｓな分圧して形成され
た基準電圧Ｖｒｅｆ　　は基板とのカップリングにより
ロウレベル側に変化する。この基準電圧Ｖｒｅｆは、ア
ドレスバッファＡＤＢ、データ人カパノフ−、Ｄ　Ｉ　
Ｂの入力信号レベルな判別するために用いられる。その
ためデータ人力バノファＩ）　ｌ　１３は、外部アドレ
ス信号ＹＡ及び書込みデータ信号Ｄｉｎがロウレベルで
あってもハイレベルとして誤判定してしまうような動作
をする。

上記センスアンプ制御信号φｐａのタイミングは。

アドレスストローブ信号ＣＡＳがロウレベルとなって、
ＣＡＳ糸（データ線）アドレス信号ＹＡの取込みタイミ
ングとほぼ一致している。これに応じて上記誤動作の発
生する可能性が高くなる。

さらに、上記ワード線選択タイミング信号φＸは、ワー
ド線遠端のメモリセルの選択タイミンクに同期させて発
生させろ必要があるため、そのタイミング制御が難しい
。すなわち、ワード線の配線抵抗値及び寄生キャパシタ
の容Ｌ（値には、比較的大きな製造バラツキがあるから
ワード線遠端のメモリセルの選択タイミングにバラツキ
が生じてしまりからである。

したがって、上記ワード線選択タイミング信号ΦＸの発
生からセンスアンプ制御信号φｐａｋ発生させるまでの
遅延時間Ｔｄは、上記バラツキな考慮して充分なマージ
ンが設定されろ。これに応じてメモリ動作が遅くなって
しまう。

また、上記比較的大きな遅延時間Ｔｄを形成する必要が
あるため、インバータ等のａ延回路を購成する回路素子
が多（なるとともに、それだけ消費Ｔｕ流も大きくなる
という問題が生じる。

この発明の目的は、センスアンプの動作によるノイズの
発生を大幅に低減させたＭＯ８記憶装置な提供すること
にある。

この発明の他の目的は、高速動作化を実現したＭＯ８記
憶装置を提供することにある。

この発明の他の目的は１回路の赤子数及び消費−流を低
減させたＭＯ８記憶装置を提供することにある。

この発明の更にｆｌｊＬの目的は、以下の説明及び図面
から明らかになるであろう。

以下、この発明を実姉例とともに詳細に説明する。

第３Ａ図には、この発明の一実施例のダイナミック形ｉ
ｔ　Ａ　Ｍの回路構成図が示されているうこの実姉例の
メモリは、特に制限されｌ（、いが。

いわゆる２マット方式を採用しており、全体として約６
４にビットのメモリセルを持つ。メモリセルマトリック
ス（メモリアレイＭ−ＡＲＹＩ。

Ｍ−ＡＩＬＹ２）のそれぞれは１２８列（ロウ）×２５
６行（カラム）に配置されたメモリセルな持ち、３２，
７６８ピツト（３２にピント）の記憶容量を持つ。同図
における主要な回路ブロックは。

実際の半導体集積回路（以下、単にＩＣと称する）の幾
何学的な配置に合わせて描かれている。

各メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２のロウ系の
アドレス選択線（ワード線Ｗ）には、ロウアドレス信号
ＡＯ−Ａ６＆デコードすることによって得られる１２８
ａりのデコード出力信号が、各ロウデコーダ（兼ワード
線ドライノ（）Ｒ−ＤＣＲＩ。

Ｒ−ＤＣＲ２より印加される。

カラムデコーダＣ−１，）　ＣＲは、カラ２、（データ
線）アドレス信号Ａ９〜Ａ１５をデコードすることによ
って１２８通りのデコード出力信号を出力する。このカ
ラム選択用デコード出力信号は、左右のメモリアレイ並
びに各メモリアレイ内の隣り合う上下のカラムに対して
、すなわち合計４つのカラムに対して共通とされる。

これら４つのカラムのうち、いずれか１つを選択するた
めに、アドレス信号Ａ７及び八８が割り当てられる。

アドレス信号Ａ７　、Ａ８に基づいて４通りの組合せに
解読するのがΦｙｉｊ　　信号発生回路φｙｉｊ−Ｓａ
であり、その出力信号ψｙ００．Ｑ’＋ｙＱｌ、Φｙｉ
ｏ及びφｙｔｉ　Ｋ基づいてカラムな切り換えるがカラ
ムスイッチセレクタＣ３Ｗ−８１、Ｃ３Ｗ−８２である
。

このように、メモリアレイのカラムナ選択するためのデ
コーダは、カラムデコーダＣ−Ｄ　ＣＲ及びカラムスイ
ッチセレクタＣ５Ｗ−８１、Ｃ８Ｗ−８２の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、ＩＣチップ内で無駄な空白部分が生じないようにす
ることにある。

つまり、カラムデコーダＣ−ＤＣＩ（の左右一対の出力
信号線な担う比較的大きな面４テ１を有するＮ。

Ｒゲートの縦方向の配列間隔（ピッチ）を、メモリセル
のカラム配列ピッチに合わせることにある。

すなわち、デコーダを２段に分割することによって、前
記ＮＯ’Ｒ，ゲートな構成するＭＯ８１”ＥＴの数が低
減され、その占有面積を小さく出来る。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号線に接続される前記ＮＯＲゲートの数な減少さ
せることにより５１つのアドレス信号線の有する貴行を
軽クシ、スイッチングスピードを向上させろことにある
。

アドレスバッファＡ　Ｉ）　１３は、マルチプレックス
されたそれぞれ８つの外部アドレス信号ＡＯ〜Ａ７；Ａ
８〜Ａ１５＆、それぞれ８種類の相補アドレス信号にＩ
Ｏ，ａｏ）〜（ａ７．ａ７）；（ａ８゜ａ８）　　〜（
ａｌ、５１ａ１５）に加工し、ＩＣチップ内の回路動作
に合わせたタイミングφａｒ、Φａｃに同期してデコー
ダ回路に送出する。

次に、上記ダイナミック形Ｉｔ　Ａ　Ｍにおけるアドレ
ス設定過（（４の回路動作を上記第３Ａ図及び第３Ｂ図
のタイミング図に従って説明する。

まず、ロウ系のアドレスストローブ信号ＩＬＡＳのロウ
レベルへの変化に従って形成されたアドレスバッファ制
御信号φｒａが〕・イレベルに立ち上がることによって
、ロウアドレス信号ＡＯ〜へ６に対応した７種類の相補
対アドレスバッファ（”　ｏ　＋　ａｏ　）〜（ａ６　
、　ａ６　）カ、アドレスバッファＡ　Ｄ　Ｂからロウ
アドレス１ｌＲ−ＡＤＬを介してロウデコーダＲ−ＤＣ
Ｉ（１，几−１）　ＣＲ２に印加される。

次に、ワード線選択タイミング１１１号φＸがハイレベ
ルに立ち上がることによって、ロウデコーダＩも−１）
ＣＲＩ　、Ｒ−ＤＣＩ１２がアクティブとｌより。

各メモリアレイＭ−ＡＩＬＹ　、Ｍ−ＡＲＹ２のワード
暇のうち、それぞれ１本づつが選択されハイレベルにな
る。

次に、アドレスストローブ信号ＣＡＳのロウレベルへの
変化に従って形成されたカラム糸のアドレスバッファ制
御信号φａＣがハイレベルニ立ζ上がることによって、
カラムアドレスｆｔ４号Ａ９〜Ａ１５に対応した７種類
の相補対アドレス信号（ａｏ。

ａｏ）　〜（ａｌ５．ａｌ５　）がアドレスバッフ　７
　Ａ　Ｉ）Ｂからカラムアドレスｆｉ！ｃ−ＡＤＬを介
してカラムデコーダｃ−ＤｃＲに印加されろ。

この結果、カラムデコーダＣ−Ｄ　ＣＩＬの１２８対の
出力信号線のうち、一対がノ・イー７ベルとなり。

このハイレベル信号がカラムスイ／チセレクタＣ３Ｗ−
８１、Ｃ３Ｗ−８２に印加されろ。

次に、カラムスイッチ選択タイミング信号φｙがハイレ
ベルに立ち上がると、ψｙ１ｊ信号発生回路φｙｉｊ−
８Ｇが動作可能となる。

一方、すでにアドレスバッファ制御信号φａｒがハイレ
ベルになったときにアドレス信号Ａ７に対応した相補対
アドレス信号（ａ７．ａ７）が、またアドレスバッファ
制御信号ψａＣが７・イレベルになったときに、アドレ
ス信号Ａ８に対応した相補対アドレス信号（ａｓ、ａ８
）が、それぞれφｙｉｊ信号発生回路φｙｉｊ　−Ｓ　
Ｇに印加されている。

したがって、カラムスイッチ選択タイミング信号φｙが
ハイレベルに立ち上がると、これとほぼ同時にφｙ１ｊ
信号発生回路φｙｉｊ−８Ｇは２カラムスイツチセレク
タＣ５Ｗ−８１、Ｃ５Ｗ−８２に信号な送出す、ろ。

このようにしで、カラムスイッチＣ−８ＷＩ。

Ｃ−８Ｗ２における合計５１２のＭ　Ｑ　Ｓ　Ｉｉ’　
Ｅ　Ｔ対のうち、一対が選択されてオ／するためメモリ
アレイ内の一対の相補データＩＩＪ　Ｄ　、　Ｄがコモ
ンデータ線対ＣＩ）、ＣＤに接続される。

第４図には、上記メモリアレイＭ−ＡＩＬＹ及びセンス
アンプＳＡの一実施例の回路図が示されている。

前記同様に、ｆｉ！報蓄積蓄積用キャパシタＣｓドレス
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとで構成されたメ
モリセルＭＣが、相補データ線対り、Ｄとワード線Ｗと
の交叉点に設けられてマトリックス状を成してメモリア
レイＭ　−Ａ　ＲＹが打り成される。

また、上記メモリセルからの読み出し信号を検出するだ
めの基準電圧を形成するダミーセルＤＭＣが、ダミーワ
ード線と上記相補データ線対との交叉点に設けられてい
る。このダミーセル１）　Ｍ　Ｃは、キャパシタの容１
ｆｔ値が上記メモリセルのキャパシタＣ８のほぼ半分で
あることな除き、メモリセルＭＣと同じ製造条件、同じ
設計定数で作られている。

それ故、一方のデータ線りの）に結合されたメモリセル
な選択したとき、他方のテークｆｌＤ（ＩＩに結合され
たダミーセルが同時に選択される。これにより、上記メ
モリセルからの読み出し信号レベルと、ダミーセルから
の基準電圧とがセンスアンプＳＡに伝えられ、ここで増
幅される。

センスアンプ８Ａは、一対の交差結線されたＭＯ８ＦＥ
ＴＱＩ　、Ｑ２からなり、これらの正ヅ警ｄ還作用によ
り、微少な信号を差動的に増幅する。

この実施例では、上記センスアンプｋ　ＤＩ成するＭＯ
８ＦＥＴＱＩ　、Ｑ２の共通化されたソースにセンスア
ンプ制御信号ψｐａを受けろＭＯ８ＦＥＴＱＩＯが設け
られろ。他のセンスアンプを構成するＭ　Ｑ　Ｓ　Ｆ　
ＥＴ　Ｑ　３　、　Ｑ　４にも同様なＭＯ８ＦＥＴＱＩ
Ｉが設けられる。このように、各センスアンプに対して
それぞれセンスアンプ制御信号φｐａ？受けるＭＯＳＦ
ＥＴが設けられるものである、そして、上記ＭＯ８ＦＥ
ＴＱ１０　、Ｑｌ　１等のゲートにセンスアンプ制御信
号φｐａを伝える配線は、ワード線と同じ構成とされる
。例えば、ワード線をメモリセルのアドレス選択用ＭＯ
８ＦＥＴのグー）電極と一体的にｆｉｌ成された導ｕＬ
性ポリシリコン層で■・Ｙ成した場合には、このワード
線と同様に上記Ｍ　ＯＳ　ｌｉ’　ＪコＴＱＩ　Ｏ、Ｑ
ｌ　１等のゲート電極とその共通化配線が導ｍ性ポリシ
リコ／層で一体的に形成される。

なお、上記正帰還動作は、これらのＭＯ８ＦＥＴＱＩ　
Ｏ、Ｑｌ　１等がセンスアンプ制御信号Φｐａによって
導通し始めると同時に開始され、アドレッシング時に与
えた上記電位差にもとづき、高い方のデー２６ｍ位は遅
い速度で、低い方のそれは速い速度で共にその差が広が
りながら下降していくうそして、低い方の電位がＭ　Ｏ
Ｓ　Ｉｉ”　Ｅ　Ｔのしきい値電圧以下となると正帰還
動作が終了して、上記６°ｈい方のデータ＠屯位は所定
のハイレベルに悄まり、低いほうのデータ線風位は最終
的に０■に到達する。

このように、増幅された相補データ線り、Ｄの読み出し
信号は、カラムスイッチＣ−８Ｗで選択されたもののみ
がコモンデータ線ＣＤ、ＣＤに伝えられ、メイ／ア／グ
ＭＡ及びデータ出力バッファＤＯＢを通して出力される
。

第６図には、上記メモリセルＭＣの素子構造の斜断面図
が示されている。

同図において、１はＰ型半導体基板、２は比較的厚い絶
縁膜（以下、フィールド絶縁膜という）。

４及び５はＮ＋型型溝導体領域６は第１導亀性ポリシリ
コン層、７はＮ型表面反転層、８は第２導電性ポリシリ
コン層、９はＰＳＧ（リン・シリケート・ガラス）＃、
１０はアルミニウム層をそれぞれ示す。−個のメモリセ
ルＭＣ中のアドレス選択用ＭＯ８ＦＥＴＱｍは、その基
板、ソース領域。

ドレイン領域、ゲート絶縁膜及びゲート電極が上述のＰ
型半導体基板１．　　Ｎ″−型半導体領域４．Ｎ＋＋半
導体領域５．ゲート絶縁膜３及び第２導？Ｕ性ポリシリ
コン層８によってそれぞれ構成される。

第２導電性ポリシリコン層８は、上記ワード線として使
用される。Ｎ＋型牛導体領域５に接続されたアルミニュ
ウム層１０は、上記相補データ線り。

Ｄとして使用される。

一方、メモリセルＭＣ中の記憶用キャパシタは。

一方の電極、誘ｍ体層及び他方の７ｕ極が、３、第１導
亀性ポリシリコン層６．ゲート絶縁膜３及びＮ型表面反
転層７によってそれぞれ構成される。すなわち、第１導
電性ポリシリコン層６にはｍ源電圧Ｖｃｃが印加されて
いるため、この１（１源７Ｕ、圧Ｖｃｃは。

ゲート絶縁膜３を介してＰ型半導体基板１０表面にＮ型
反転層７な誘起せしめる。

上記各センスアンプに設けられるＭ　ＯＳ　Ｌ”　ｌう
］１ＱＩＯ，Ｑｌｌ等のゲート絶縁膜及びゲート電極並
びにその共通配線は、上記絶縁膜３及び第２導亀性ポリ
シリコン層８と同様に構成される。したがって、ワード
線の抵抗値な小さくするため、その表面にモリブデン−
シリコン（ＭｏＳｉ）を形成した場合には、上記ＭＯ８
ＦＥＴＱＩ　Ｏ，Ｑｌ　１のゲート電極及びその共通配
線にも同様なモリブデン−シリコンが形成される。

また、第４図において、センスアンプ制御信号φｐａは
、ワード線選択信号と同様な方向から印加される。すな
わち、センスアンプ制御信号φｐａは。

ロウデコーダＲ−ＤＣＲ側から供給される。

さらに、各相補データ線対には、プリチャージ回路が設
けられている。この回路は１代表として示されているＭ
Ｏ８Ｉ”ＥＴＱＩ　７　、Ｑｌ　８のように、プリチャ
ージパルスφｐｃを受けて、相補データ線対に電源電圧
Ｖｃｃな供給する。このプリチャージパルスφｐｃは、
アドレスストローブ信号がノ１イレペルにされたとぎ５
ハイレベルになり上記ＭＯ８ＦＥＴＱＩ　７　、Ｑｌ　
８等なオンさせて相補データ線ＤＩ、Ｉ）１等のプリチ
ャージを行う。

また、各ワード線の遠端側には、リセット用のＭＯ８Ｆ
ＥＴＱＩ　３ないしＱｌ６が設けられている。これらの
Ｍ　ＯＳ　Ｌ”　Ｅ　Ｔは、上記アドレスストローブ信
号が・・イレペルにされたときオンして選択状態のワー
ド線を連やかに非選択状態にリセットする。

この実施例では、上記センスアンプ制御信号φｐａの信
号線にも上記同様なリセット用ＭＯ８ＦＥＴＱ１２が設
けられている。この理由は、速やかにＭＯ８ＦＥＴＱＩ
Ｏ，Ｑｌｌ等をオフとして上記プリチャージ回路による
プリチャージ動作に対して上記ＭＯ８ＦＥＴＱＩ　Ｏ、
Ｑｌ　１がオ／していることによって妨げにならｆｃい
ようにしている。

タイミング信号φｒｓは、そのリセット用の制？、ｌＩ
信号である。

上記実ＬＴ（ｉ例のメモリセル選択動作と、センスアン
プの動作を第５図のタイミング図に従−てｄ（δ明する
。

ワード線速Ｕ（タイミング信号φＸにより選択されたワ
ード線の電位ＶＷが立ち上がろうこのとき。

ワード線は、配線抵抗及び寄生キャパシタな持つもので
あるので、その近端では同図実線で示すように速やかに
立ち上がるのに対し、その遠端では同図点線で示すよう
に遅れて立ち上がる。

この実施例では、上記ワード線の近端でのメモリセル選
択動作に合わせてセンスアンプ制御信号φｐａを立ち上
がらせる。この場合、上記ワード線近端のセンスアンプ
は、同図実線に示すように連やかにセンスアンプ制御信
号のｐａが位ち上がるので上記正帰還動作をＵｊ」始す
る。一方、上記ワード線遠端のセンスアンプは、同図点
線で示すように遅れてセンスアンプ制御信号φｐａが立
ち上がるので遅れて上記正帰還動作な開始する。

このように、各センスアンプは、そのセンスアンプ制御
信号線でのタイミング信号φｐａの伝播遅延時間に従っ
て、言い換えれば、対応するワード線の選択タイミング
に同期して比較的長い時間Ｔにわたってそれぞれが上記
正ヅω還動作な開始することになる。

したがって基板１ｕ位Ｖｎｕとデータ線とのカップリン
グによる電位降下も小さくすることができろ。

これにより前記基準電圧Ｖｒｅｆのレベル変化も小さく
出来るので、カラムアドレス信号、データ入力信号の取
込みにおいて、誤動作することがない。

また、センスアンプ制御信号φｐａな発生させるタイミ
ングは、ワード繍近端でのメモリセル選択タイミングに
合わせるだけでよいので、タイミング制御が簡単になる
。そして、ワード線の選択タイミングのバラツキは、同
様なセンスアンプの動作タイミングのバラツキで相殺さ
れる。

さらに、上記ワード線選択タイミング制陣信号φＸに対
するセンスアンプ制御信号φｐａの遅延時間Ｔｄを短く
出来るので、センスアンプ制御信号ψｐａ’ｌ形成する
ためのａ延回路のｉ７１成がｒパｆ　ｒｌ＋−になり、
その消費電流も小さくなる。

この発明は、前記実施例に限定されない。

上記ＭＯ８ＦＥＴＱＩ　Ｏ、Ｑｌ　１等は、並列形態と
された比較的小さなコンダクタンス特性のＭＯＳＦＥＴ
と、比較的大きなコンダクタンス特性のＭ　０８１”　
Ｅ　Ｔとにほき換えて、上記比較的小さなコンダクタン
ス特性のＭ　Ｑ　Ｓ　Ｆ　ＩＤ　Ｔには、上記センスア
ンプ制御信号φｐａｋ供給し、一方比較的大きなコンダ
クタンス特性のＭＯＳＦＥＴには。

上記センスアンプ制御信号φｐａな遅延させたタイミン
グ信号な供給してセンスアンプの正帰還動作開始時での
ハイレベル側の落ち込み？小さくするようにしてもよい
。

さらに、相補データ線対には、メモリセルの記憶情報の
ハイレベルが何回かの読み出し、ｊ”Ｈａぎ込みを繰り
返しいるうちに、ロウレベルとしテ読み取られという誤
動作を防止するため、アクティブリストア回路を設げる
ものとしてもよい。このようなアクティブリストア回路
は、公知であるのでその詳細な説明を省略する。

また、メモリアレイのｔＩダ成は、椋々変形できるもの
である。

この発明は、上記ダイナミック型ＲＡ　Ｍの他。

データ線にセンスアンプをそれぞれ設ける）１．ＡＭ。

ＲＱＭ（リード　オンリー　メモリ）を（１′＃成する
ＭＯ８記憶装置に広く適用できる。

【図面の簡単な説明】

第１図は、この発明に先立って提案されているダイナミ
ック型１（ＡＭの回路図。 第２図は、その動作な説明するためのタイミング図、 第３Ａ図は、この発明の一実施例な示すダイナミック型
）Ｌ　Ａ　Ｍの回路構成図。 第３Ｂ図は、そのアドレス設定動作な説明するためのタ
イミング図。 第４図は、その−実施例を示す回路図 第５図は、その動作を説明するたさ）のタイミング図。 第６図は、メモリセルの素ｆ”　ｈ’＆造の−・実施例
を示す斜断面図である。 １・・・Ｐ型半導体基板、２・・・比較的厚い絶縁膜、
４及び訃・・Ｎ種牛導体領域、６・第１導亀性ポリシリ
コン層、７・・・Ｎ型表面反転層、８・・・第２導？ｌ
’Ｃ性ポリシリコン層、９・・・ＰＳＧ（す／・シリケ
ート・ガラス）Ａ’ｊ、１０・・・アルミニュウム層。

Claims (1)

1. 【特許請求の範囲】 １、マトリクス配置された複数のメモリセルと、メモリ
   セン６合された複数のワード線と複数のデータ線とから
   構成されたメモリアレイと、上記各データ線にその人力
   ノードが結合された複数のセンスアンプと、上記ワード
   線と同様な配線によりそのゲートが共通接続され、ワー
   ド線選択信号と同様な方向から供給されるセンスアンプ
   制御信号を受けて上記各センスアンプなそれぞれ動作状
   態にするだめのＭＯＳＦＥＴとを含むことを特徴とする
   ＭＯ８記憶装置。 ２、上記メモリアレイは、情報記憶用キャノくシタとア
   ドレス選択用Ｍ　ＯＳ　Ｌ”　Ｅ　Ｔとからなるメモリ
   セルと、相補データ線対とを含む２交点方式のものであ
   ることな特徴とする特許請求の範囲第１項記載のＭＯ８
   記憶装置。 ３、上記メモリセルを選択するだめのロウ／カラムアド
   レス信号は、アドレスストローブ信号に従−で共通の外
   部端子から時系列的に入力されるものであることを特徴
   とする特許請求の範囲第２項記載のＭＯ８記憶装置。 ４、上記各センスアンプを動作状非にする各ＭＯ８Ｆ　
   Ｅ　Ｔは、比較的そのコンダクタンス特性が小さい値に
   設定され、比較的早いタイミングのセンスアンプ制御信
   号な受ける第１のＭ　ＯＳ　Ｆ　Ｐ：　Ｔと。 比較的そのコンダクタンス特性が大きい値に設定され、
   比較的遅いタイミングのセンスアンプ制御信号な受ける
   第２のＭ　ＯＳ　Ｆ　Ｉ（Ｉ’とが並列形態に構成され
   たものであることを特徴とする特許ＭＮ求の範囲第１．
   第２又は第３項記載のＭＯ８Ｏ８記憶装 置、上記ワード線は、メモリセルのアドレス選択用ＭＯ
   ８ＦＥＴのゲート電極と一体的に（１゛ｑ成された導電
   性ポリシリコン層を含むものであり、上記各センスアン
   プな動作状態にする各ＭＯ８ＦＥＴのゲート電極及びそ
   の配線は、上記ワード線と同時に形成された導ｍ性ポリ
   シリコン層な含むものであることを特徴とする特許ｄ青
   水の範囲第２．第３又は第４項記載のＭＯ８記憶装置。