IT8322792A1 - Memoria ad accesso casuale dinamica a semiconduttori - Google Patents
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Description
"MEMORIA AD ACCESSO CASUALE DINAMICA A SEMICONDUTTOR
RIASSUNTO
E' illustrata una memoria ad accesso casuale dinamica compren dente una matrice di memoria includente una pluralit? di celle di memoria disposte con configurazione matriciale, una pluralit? di linee di dati di^ sposte per le colonne della cella di memoria ed una pluralit? di linee di parole disposte per le righe delle celle di memoria; un circuito decodifi^ catore di indirizzi per alimentare segnali di selezione da una estremit? di ciascuna delle linee di parole, una pluralit? di amplificatori sensori disposti per le colonne delle celle di memoria e varianti i livelli delle linee di dati ai livelli alto e basso in conformit? con i dati letti dalle celle di memoria; ed un circuito di controllo per controllare la.tempo rizzazione di inizio funzionamento degli amplificatori sensori o di rilevazione; per cui il circuito di controllo fa s? che gli amplificatori sen sori abbiano a iniziare a funzionare in corrispondenza di istanti mutuamente diversi. Secondo tale costruzione, la pluralit? di amplificatori sensori non iniziano a funzionare simultaneamente e, conseguentemente, la variazione potenziale di un substrato di semiconduttore pu? essere minimizzata, e il funzionamento erroneo della memoria ad accesso casuale dina mica pu? essere ridotto. Gli amplificatori sensori iniziano a funzionare sequenzialmente nell'ordine cominciante da quelli che sono posizionati vi cini al circuito decodificatore di indirizzi a quelli che sono distanziati dal circuito decodificatore di indirizzi. Quindi la temporizzazione del funzionamento del circuito decodificatore'di indirizzi pu? essere attuata facilmente.
DESCRIZIONE
La presente invenzione riguarda una memoria a semiconduttori. Una memoria ad accesso casuale dinamica costituita da una piu ralit? di transistor a effetto di campo a porta isolata (in seguito chiamati MOSFET), come quella illustrata in figura 1 ? stata gi? proposta nel passato.
Nella memoria ad accesso casuale dinamica del tipo che ? stato descritto precedentemente, la matrice di celle di memoria M-ARY ? costitu? ta da una pluralit? di celle di memoria ciascuna costituita da un condensatore di immagazzinamento o memorizzazione di dati ? e da un MOSFET di selezione indirizzi Q , e disposto in una matrice, una pluralit? di coppie di linee di dati complementari D, D, ed una pluralit? di linee di parole W.
La matrice di celle di memoria M-ARY include pure celle fitti zie DMC che sono disposte in corrispondenza dei punti di intersezione fra linee di parole fittizie e le coppie di linee di dati complementari in maniera da generare una tensione di riferimento per rivelare un segnale di lettura dalle celle di memoria. Ciascuna delle celle fittizie DMC ? prodotta nella medesima condizione di produzione, e con le medesime costanti di progettazione di quelle delle celle di memoria tranne per il fatto che la capacit? del condensatore ? circa met? di quella del condensatore Cs del la cella di memoria.
Perci?, quando le celle di memoria collegate a una delle linee di dati D (D) vengono selezionate, le celle fittizie collegate con l'altra linea di dati D (D) sono simultaneamente selezionate. Il livello del segna le di lettura dalle celle di memoria e la tensione di riferimento dalle celle fittizie sono trasmessi a amplificatori sensori SA e amplificati dagli amplificatori,
Ciascun amplificatore sensore SA ? costituito da una coppia di MOSFET e i quali sono collegati in croce fra loro e operazione a retroazione positiva di questi transistor amplifica in modo differenziale un segnale debole.
Tale operazione di retroazione positiva ? avviata simultaneamente quando un MOSFET Q , che ? disposto in comune con gli amplificatori sensori dell'altra linea di dati, ? reso conduttore tramite un segnale 0 di controllo dell'amplificatore sensore. Sulla base della differenza di potenziale fra il livello del segnale di lettura dalle celle di memoria e la tensione di riferimento dalle celle fittizie, che ? fornita in corrispondenza del momento di indirizzamento, il potenziale della linea di dati avente un potenziale pi? elevato discende con una velocit? pi? bassa ed il potenziale della linea di dati avente il potenziale pi? basso diminuisce con velocit? pi? alta a causa dell'operazione di retroazione positiva, mentre la differenza di potenziale viene aumentata. L'operazione di retroazione positiva termina quando il potenziale della linea di dati avente un potenziale pi? basso scende al di sotto della tensione di soglia dei MOSFET, per cui il potenziale della linea di dati avente il potenziale pi? alto ri mane ad un alto livello predeterminato mentre il potenziale della linea di dati avente il potenziale pi? basso raggiunge da ultimo 0 V.
Fra i segnali di lettura delle coppie di linee di dati compie mentari D, D cosi amplificati, solo quelli che sono selezionati da un commutatore C-SW delle colonne sono trasmessi alle coppie di linee di dati comuni CD, CD, e sono prodotti attraverso un amplificatore principale MA ed un buffer di uscita dati DOB.
Il simbolo RC-DCR rappresenta un circuito decodificatore che forma segnali di selezione per le linee delle parole e linee di dati in conformit? con i segnali di indirizzo da un buffer di indirizzi ADB.
In conseguenza di studi, gli inventori della presente invenzione hanno trovato che quando sono impiegati amplificatori sensori del tipo descritto precedentemente, si verificano i problemi seguenti.
Quando un segnale di selezione di indirizzo RAS varia ad un livello basso come ? rappresentato nel diagramma di temporizzazione di figura 2, ciascun circuito per l'operazione di selezione delle linee di parole inizia a funzionare. Tale corrente di funzionamento determina una cadu ta di tensione in una linea di alimentazione di energia per cui il potenziale di massa Vsse quello del circuito di eccitazione Vcc variano.
Successivamente, il potenziale V della linea di parole selezionate aumenta quando il potenziale del segnale di temporizzazione 0 di selezione delle linee di parole aumenta. La linea delle parole ha resistenza di cablaggio e capacit? parassita. Per questa ragione, quando il potenziale della linea di parole aumenta, il suo aumento ? rapido in prossimit? del circuito decodificatore CR-DCR come ? rappresentato dalla linea a tratto pieno, ma ? lento nelle porzioni distanziate dal circuito decodificatore co me ? rappresentato dalla linea tratteggiata. Perci?, il potenziale del segna le 0 di controllo dell'amplificatore sensore aumenta dopo che le celle di pa
memoria collegate con la porzione remota della linea delle parole sono sta te selezionate.
Quando il potenziale del segnale di controllo 0 dell'amplificatore sensore viene in tal modo innalzato, gli amplificatori sensori collegati con le coppie di linee di dati complementari D, D iniziano assieme la summenzionata operazione di retroazione positiva, per cui il potenziale VBB del substrato di semiconduttore ? ridotto dall'accoppiamento capacitivo con le linee di dati.
Di conseguenza, la tensione di riferimento Vref? prodotta dalla divisione di tensione delle summenzionate tensioni Vcc e Vss varia al lato del livello basso a causa dell'accoppiamento capacitivo con il substrato di semiconduttore. Questa tensione di riferimento V viene impiegata per determinare i livelli del segnale d'ingresso del buffer indirizzi ADB e del buffer d'ingresso dati DIB. Perci?, il buffer d'indirizzi ADB e il buffer d'ingresso dati DIB eseguono una operazione tale da indurre erronea valutazione del livello alto, bench? i segnali di indirizzo esterni YA e il segnale di dati di scrittura D siano al livello basso.
La temporizzazione o istante della variazione di potenziale del segnale 0pa di controllo dell'amplificatore sensore coincide sostanzialmente con l'istante in corrispondenza del quale il segnale d'indirizzo di sistema CAS (linea di dati) ossia i segnali d'indirizzo di colonne YA vengono portati nel buffer indirizzi ADB, quando il segnale di selezione di indirizzi CAS ? al livello basso. Per questa ragione, vi ? una forte probabilit? che abbia a verificarsi l'operazione erronea precedentemente descritta.
In aggiunta, ? necessario generare il segnale 0 di temporizzazione di selezione delle linee di parole in sincronismo con la temporizzazione di selezione delle celle di memoria collegate alle porzioni remote della linea delle parole rispetto al circuito decodificatore CR-DCR. Quindi, il controllo della temporizzazione ? difficile da attuare. Varianza di produzione relativamente grande esiste per la resistenza di cablaggio e la capacit? parassita della linea delle parole, per cui variazione si verifica pure nella temporizzazione di selezione delle celle di memoria in corrispondenza delle porzioni remote della linea delle parole.
Perci?, un margine sufficiente ? generalmente garantito per un ritardo di tempo Td dal verificarsi del segnale di temporizzazione di selezione della linea di parole 0 sino al verificarsi del segnale 0pa di confrollo dell'amplificatore sensore, in vista della variazione che ? stata descritta precedentemente. L'operazione di lettura delle memorie diviene lenta a causa di questo ritardo di tempo.
Un altro problema ? costituito dal fatto che poich? il tempo di ritardo Td deve essere fissato relativamente grande, il numero di elementi circuitali come ad esempio invertitori per formare il circuito di ritardo aumenta e la corrente assorbita diviene corrispondentemente maggiore.
La presente invenzione si propone di eliminare i problemi descritti precedentemente che sono stati rilevati dagli inventori della pre sente invenzione
Uno scopo della presente invenzione ? quello di fornire una memoria a semiconduttori riducente drasticamente il verificarsi di rumore a causa del funzionamento degli amplificatori sensori.
Un altro scopo della presente invenzione ? quello di fornire una memoria a semiconduttori in grado di funzionare ad elevata velocit?.
Ancora un altro scopo della presente invenzione ? quello di for nire una memoria a semiconduttori riducente il numero di elementi circuitali come pure la corrente assorbita.
Questi e altri scopi risulteranno pi? evidenti dalla seguente descrizione dettagliata, quando considerata con riferimento ai disegni acclusi nei quali :
la figura 1 ? uno schema circuitale della memoria ad accesso casuale dinamica che ? stata proposta nel passato;
la figura 2 ? un diagramma di temporizzazione utile per illustrare la memoria ad accesso casuale dinamica della figura 1;
la figura 3A ? uno schema circuitale della memoria d'accesso casuale dinamica secondo una forma di realizzazione della presente invenzione
la figura 3B ? un diagramma di temporizzazione utile per illustrare l'operazione di impostazione degli indirizzi della memoria d'accesso casuale dinamica della figura 3A;
la figura 4 ? uno schema circuitale della matrice di celle di memoria M-ARY e degli amplificatori sensori SA illustrati nella figura 3A;
la figura 5 ? un diagramma di temporizzazione utile per spiega re il funzionamento della matrice d celle di memoria M-ARY e amplificato ri sensori SA rappresentati nella figura 4; e
la figura 6 ? una vista in sezione prospettica illustrante un esempio della struttura di elementi a celle di memoria.
La figura 3A illustra uno schema circuitale della memoria ad accesso casuale dinamica (una memoria ad accesso casuale dinamica di una configurazione a linee di bit ripiegata) in conformit? con una forma di realizzazione della presente invenzione.
La memoria a semiconduttori di questa forma di realizzazione impiega un sistema cosiddetto a due "mat" bench? non si sia particolarmente limitati a tale sistema. La memoria a semiconduttori ha celle di memoria da circa 64-Kbit complessivamente. Ciascuna delle matrici di celle di memoria (matrici di celle di memoria M-ARY1, M-ARY2) ha celle di memoria disposte in 128 (righe) x 256 (colonne) e una capacit? di memoria di 32.768 bit (32 Kbit). I blocchi circuitali principali nel disegno sono illustrati in conformit? con la disposizione geometrica in un circuito integrato a semiconduttori pratico (in seguito chiamato semplicemente "IC").
128 segnali di uscita decodificati, che sono ottenuti codifican do segnali d'indirizzo di riga esterni da A0 a A6, sono applicati mediante decodificatori di riga (che servono pure come elementi di pilotaggio delle linee di parole) R-DCR1, R-DCR2 alle linee di selezione degli indirizzi di riga di ciascuna matrice di celle di memoria M-ARY1, M-ARY2.
Un decodificatore di colonne C-DCR decodifica segnali d'indirizzo di colonna esterni (linea di dati) da A9 a A15 e produce 128 segnali decodificati di uscita. Ciascuno di questi segnali di uscita decodificati di selezione delle colonne ? comune per quattro colonne, cio? colonne delle matrici di memoria di destra e di sinistra e colonne adiacenti superiori e inferiori all'interno di ciascuna matrice di memoria.
Come ? stato descritto precedentemente, il decodificatore per selezionare le colonne delle matrici di celle di memoria ? diviso in due stadi, cio? il decodificatore C-DCR delle colonne e i selettori commutatori di colonne CSW-S1 e CSW-S2. Il decodificatore ? diviso in due stadi per le ragioni seguenti. In primo luogo, spazio inutile deve essere eliminato all'interno di una piastrina di circuito integrato. In altre parole, la distanza di disposizione (passo) di una porta NOR avente un'area relativamente grande per supportare una coppia di linee di segnale d'uscita di destra e di sinistra del decodificatore delle colonne C-DCR nella direzione longitudinale deve essere portata in conformit? col passo della disposizione delle colonne delle celle di memoria.
Se il decodificatore ? diviso nei due stadi, allora il numero di MOSFET formanti la porta NOR pu? essere ridotto, e la loro area occupata pu? pure essere ridotta
La seconda ragione ? costituita dal fatto che il carico su una sola linea di segnali d'indirizzo ? ridotto, e che la velocit? di commutazione del segnale d'indirizzo viene accresciuta riducendo il numero di por te NOR che devono essere collegate ad una linea di segnale d "indirizzo.
Il simbolo CSG rappresenta un generatore di segnale di controllo che riceve i segnali di selezione di indirizzo RAS, CAS e i segnali di abilitazione di scrittura WE e forma i vari segnali precedentemente descritti e vari segnali che saranno descritti successivamente.
La figura 3B ? un diagramma di temporizzazione della memoria ad accesso casuale dinamica rappresentata nella figura 3A.
Il funzionamento circuitale del processo di impostazione degli indirizzi nella memoria ad accesso casuale dinamica descritta precedentemente sar? illustrato facendo riferimento al diagramma di temporizzazione della figura 3B.
In primo luogo, il generatore di segnale di controllo CSG porta il segnale di controllo 0 del buffer d'indirizzi al livello alto in conformit? con la variazione del segnale di selezione di indirizzi RAS del sistema delle righe al livello basso. In questo caso, sette tipi di segnali d'indirizzo in coppie complementari da (a0, a0) a (a6 a6 sono plicati dal buffer di indirizzi ADB ai decodificatori R-DCR^, R-DCR^ delle righe attraverso la linea d'indirizzo delle righe R-ADL.
Successivamente, il segnale 0 di temporizzazione di selezione delle linee di parole viene portato al livello alto, in maniera tale che i decodificatori delle righe R-DCR1, R-DCR2 divengono attivi, e una rispettiva linea di parole viene selezionata da una pluralit? di linee di parole di ciascuna matrice di celle di memoria M-ARY1, M-ARY2 ed ? portata al livello alto.
In conformit? con la variazione del segnale di selezione di indirizzi CAS al livello basso, il generatore di segnali di controllo CSG porta il segnale 0 di controllo del buffer degli indirizzi del sistema ac
delle colonne al livello alto, per cui sette tipi di segnali d'indirizzo a coppie complementari da (a , a ) a (a , a ) corrispondenti ai segnali
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d'indirizzo di colonne esterni da A a A sono applicati al decodifica-
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tore C-DCR delle colonne dal buffer d'indirizzi ADB attraverso la linea d'indirizzi delle colonne C-ADL.
Di conseguenza, il potenziale della linea del segnale di uscita di una coppia fra 128 coppie di linee di segnale d'uscita del de codificatore C-DCR delle colonne diviene di livello alto. Il segnale di livello alto viene applicato ai selettori CSW-S , CSW-S dei commutatori delle colonne attraverso questa coppia di linee di segnale d'uscita.
Il segnale 0 di temporizzazione di selezione dei commutatori delle colonne ? quindi innalzato al livello alto, per cui il circuito generatore di segnal diviene operativo.
D'altro canto, i segnali d'indirizzo a coppie complementari (a7, a7) corrispondenti al segnale d'indirizzo esterno A7 saranno stati appli cati al circuito generatore di segnali 0 -SG, quando il segnale 0 di yij an controllo del buffer degli indirizzi diviene di livello alto, e i segnali di indirizzo di coppie complementari (a , a ) corrispondenti ai segnali 8 o
d'indirizzo esterni A , quando il segnale di controllo 0 del buffer degli 8 ac
indirizzi diviene di livello alto.
Quando il segnale 0 di temporizzazione di selezione dei commuy
tatori delle colonne ? innalzato al livello alto, perci?, il circuito generatore di segnali 0 -SG fornisce i segnali di selezione delle colonne yij
sostanzialmente simultaneamente ai selettori CSW-S1, CSW-S2 dei commutatori delle colonne.
In altre parole, il circuito generatore di segnali 0 -SG inyij nalza il potenziale di un segnale di selezione delle colonne al livello alto in conformit? con i segnali di indirizzo esterni ?7, A8 in sincronismo con il segnale 0 di temporizzazione di selezione dei commutatori delle colonne.
Mei selettori CSW-S , CSW-S dei commutatori delle colonne, quattro MOSFET le cui porte sono collegate ad una coppia di linee di uscita il cui potenziale viene innalzato al livello alto fra 128 coppie di linee del segnale di uscita del decodificatore delle colonne C-DCR sono commutati in accensione. Il segnale di selezione delle colonne di livello alto ? applicato al commutatore di colonne C-SW1 o C-SW1 attraverso uno di questi quattro MOSFET.
In questa maniera, sul totale di 512 coppie di MOSFET nei commutatori C-SW1, C-SW2 delle colonne, una coppia di MOSFET vengono selezionati e commutati in accensione, in maniera tale che una coppia di linee di dati complementari D, D nella matrice di celle di memoria sono collegate alla coppia di linee di dati comune CD, CD.
La figura 4 rappresenta un esempio di una matrice di celle di memoria M-ARY e amplificatorisensori SA.
Nella stessa maniera che ? gi? stata descritta, la matrice di celle di memoria M-ARY ? costituita da una pluralit? di celle di memoria MC disposte in una matrice e ciascuna costituita da un condensatore C di immagazzinamento di dati e da un MOSFET di selezione indirizzi 0 , coppie di linee di dati complementari D, D e linee di parole W.
Celle fittizie DMC che formano una tensione di riferimento per rivelare i segnali di lettura dalle celle di memoria sono disposte in corrispondenza dei punti di intersezione fra linee di parole fittizie e le coppie di linee di dati complementari descritte precedentemente. Ciascuna cella fittizia ? prodotta nella medesima condizione di produzione e con le medesime costanti di progettazione di quelle della cella di memoria MC tranne per il fatto che la capacit? del condensatore ? sostanzialmente la met? della capacit? del condensatore C della cella di memoria.
Quando le celle di memoria collegate a una delle linee di dati D, (D) sono selezionate, le celle fittizie collegate alle altre linee di dati D, (D) sono simultaneamente selezionate. Perci?, il livello del segnale di lettura dalle celle di memoria e la tensione di riferimento dalle celle fittizie sono trasmessi agli amplificatori sensori SA e sono amplificati dagli amplificatori stessi.
Ciascun amplificatore sensore SA ? costituito da una coppia di MOSFET collegati in croce e Q2 e il loro funzionamento a retroazione positiva amplifica in maniera differenziale un segnale debole.
In questa forma di realizzazione, le sorgenti dei MOSFET Q1.Q formanti ciascun amplificatore sensore sono collegate in comune, ed un MOSFET Q per ricevere il segnale 0 di controllo dell'amplificatore sensore ? disposto in corrispondenza della sorgente comune. Un MOSFET similare Q ? analogamente disposto in corrispondenza dei MOSFET Q3, formanti l'altro amplificatore sensore. Nel medesimo modo, un MOSFET per ricevere il segnale 0 di controllo dell'amplificatore sensore ? disposto per ciascun amplificatore sensore.
Il cablaggio per applicare il segnale 0 di controllo dello amplificatore sensore alle porte dei MOSFET Q , Q , e simili ha la medesima configurazione di quella delle linee delle parole. Quando la linea di parole ? costituita da uno strato di polisilicio elettricamente conduttore formato integralmente con l'elettrodo di porta del MOSFET di selezione di indirizzi della cella di memoria, ad esempio, gli elettrodi di porta dei MOSFET Q10,Q11 e simili e il collegamento comune per essi sono formati integralmente dallo strato di polisilicio elettricamente conduttivo.
Per inciso, l'operazione di retroazione positiva viene avviata simultaneamente quando questi MOSFET Q , e simili sono resi conduttivi dal segnale 0 di controllo dell'amplificatore sensore. Nel momento dello pa
indirizzamento, ossia quando le celle di memoria e le celle fittizie corrispondenti alle celle di memoria sono selezionate, il potenziale della linea di dati avente il potenziale maggiore diminuisce con velocit? minore, ed il potenziale della linea dell'altra linea di dati avente il potenziale pi? basso diminuisce con velocit? maggiore a causa della differenza di potenziale fra la coppia di linee di dati, aumentando al tempo stesso la dif ferenza di potenziale fra di esse. L'operazione di retroazione positiva termina quando il potenziale della linea di dati avente il potenziale pi? basso scende al di sotto della tensione di soglia del MOSFET, per cui il potenziale della linea di dati avente il potenziale pi? alto rimane ad un livello alto predeterminato mentre il potenziale della linea di dati aven te un potenziale basso raggiunge da ultimo 0 V.
Fra i segnali di lettura delle linee di dati complementari D, D, cos? amplificati, solo quelli che sono selezionati dal commutatore delle colonne C-SW sono trasmessi alle linee di dati comuni CD, CD e sono prodotti attraverso l'amplificatore principale MA e il buffer di uscita dati DOB.
Il simbolo CSC rappresenta un generatore di segnale di controllo che riceve i segnali di selezione di indirizzi RAS, CAS e il segnale di abilitazione di scrittura WE e genera segnali di controllo 0pa,0 x0rs, 0ar, e simili,
La figura 6 ? una vista prospettica in sezione della struttura elementare della cella di memoria che ? stata descritta precedentemente.
Nel disegno, il numero di riferimento 1 rappresenta un substrato di semiconduttori di tipo P; 2 rappresenta una pellicola isolante relativamente spessa (in seguito chiamata pellicola isolante di campo); 4 e 5 sono regioni di semiconduttore di tipo N<+>; 6 ? uno strato di polisilicio di un primo tipo di conduttivit?; 7 ? uno strato di inversione superficiale di tipo N; 8 ? uno strato di polisilicio conduttivo di un secondo tipo di conduttivit?; 9 rappresenta uno strato di vetro fosfosilicatico (PSG); e 10 rappresenta uno strato di alluminio. Il substrato, la regione di sorgente, la regione di pozzo, la pellicola isolante di porta e l'elettrodo di porta del MOSFET di selezione degli indirizzi Q sono costituiti dal summenzionato substrato di semiconduttore 1 di tipo P, dalla regione di se miconduttore 4 di tipo N+, dalla regione di semiconduttore 5 di tipo N+, dalla pellicola isolante di porta 3 e dallo strato di polisilicio 8 aven te il secondo tipo di conduttivit?, rispettivamente.
Lo strato di polisilicio 8 conduttivo del secondo tipo di conduttivit? ? impiegato come la linea delle parole. Lo strato di alluminio 10 collegato alla regione di semiconduttore 5 di tipo N+ ? impiegato come la linea di dati complementare D o D.
Uno degli elettrodi, lo strato dielettrico e l'altro elettrodo del condensatore C di immagazzinamento dei dati nella cella di memoria sono formati dallo strato di polisilicio conduttivo 6 del primo tipo di conduttivit?, dalla pellicola isolante di porta 3 e dallo strato di inversione superficiale 7 di tipo N descritto precedentemente, rispettivamente. In altre parole, poich? la tensione di alimentazione V ? applicata allo strato di polisilicio conduttivo 6 del primo tipo di conduttivit?, questa tensione V induce lo strato d'inversione 7 di tipo N sulla superficie del substrato di semiconduttore 1 di tipo P attraverso la pellicola isolante di porta 3.
Le pellicole isolanti di porta, gli elettrodi di porta e i loro collegamenti o cablaggi comuni per i MOSFET Q10 e simili disposti nei rispettivi amplificatori sensori sono formati nel medesimo modo della pellicola isolante 3 e dello strato di polisilicio conduttivo 8 del secondo tipo di conduttivit? descritto precedentemente. Quando uno strato di molibdeno-silicio (Mo-Si) viene formato sulla superficie della pellicola isolante 3 al fine di ridurre la resistenza della linea delle parole, perci?, il medesimo strato di Mo-Si viene pure formato sugli elettrodi di porta dei MOSFET Q10, Q e sui loro collegamenti o cablaggi comuni.
Nella figura 4, il segnale 0 di controllo degli amplificatori sensori ? applicato dalla medesima direzione di quella del segnale di selezione delle linee delle parole. In altri termini, il segnale 0 di controllo degli amplificatori sensori ? applicato dal medesimo Lato e il decodificatore delle righe (servente pure come elemento di pilotaggio delle linee delle parole) R-DCR.
Un circuito di precarica PC ? previsto per ciascuna coppia di linee di dati complementari. Questo circuito riceve l'impulso di precarica 0 e applica la tensione di alimentazione V alla coppia di linee di dati complementari nel medesimo modo dei MOSFET Q17 Q18 che sono tipicamen te illustrati nella figura 4. Questo impulso di precarica 0pc raggiunge il livello alto quando il segnale di selezione degli indirizzi viene innalzato al livello alto, e fa commutare in accensione i MOSFET Q , Q18 e simili in modo da consentire ad essi di precaricare le linee di dati complementari D1, e simili.
MOSFET di ripristino da Q a Q16 sono disposti sul lato remoto di ciascuna linea delle parole rispetto al circuito decodificatore R-DCR. Quando il segnale di selezione di indirizzi viene innalzato al livello alto, questi MOSFET sono commutati in accensione e ripristinano rapidamente le linee delle parole dallo stato di selezione allo stato di non selezione In questa forma di realizzazione, un MOSFET di ripristino simile Q ? disposto sulla linea di segnale del segnale 0 di controllo 12. pa
degli amplificatori sensori, poich? i MOSFET Q10 e simili devono es sere rapidamente commutati in spegnimento per timore che lo stato di accensione di questi MOSFET Q , abbia a impedire l'operazione di precarica dei circuiti di precarica PC.
Il segnale di temporizzazione 0rs controlla il funzionamento dei MOSFET di ripristino.
L'operazione di selezione della cella di memoria e il funzionamento degli amplificatori sensori nella forma di realizzazione precedentemente descritta saranno illustrati facendo riferimento al diagramma di temporizzazione della figura 5.
Il potenziale V della linea delle parole, che ? selezionato dall'aumento del potenziale del segnale 0 di temporizzazione di selezio ne delle linee delle parole, aumenta. La linea delle parole ha resistenza di cablaggio o collegamento e capacit? parassita. Per tale ragione, mentre il potenziale della linea di parole selezionata aumenta rapidamente in prossimit? del terminale di uscita del circuito decodificatore R-DCR come ? rappresentato dalla linea a tratto pieno nel diagramma di temporizzazione, il potenziale in corrispondenza della porzione remota della linea delle parole rispetto al circuito decodificatore R-DCR aumenta lentamente, come ? rappresentato dalla linea tratteggiata. In altre parole, il potenziale della linea delle parole in prossimit? del terminale di uscita del circuito decodificatore, che ? collegato alla linea delle parole per trasmettere i segnali di selezione formati in esso alla linea delle parole, va ria nel modo rappresentato dalla linea a tratto pieno nel diagramma di temporizzazione mentre il potenziale della linea delle parole lontana dal terminale di uscita varia nella maniera illustrata dalla linea tratteggiata.
In questa forma di realizzazione, il segnale 0 di controllo degli amplificatori sensori ? innalzato in conformit? con l?operazione di selezione delle celle di memoria disposte sulla linea delle parole in pros simit? del circuito decodificatore R-DCR. In questo caso, gli amplificatori sensori in prossimit? del circuito decodificatore R-DCR inizianol'ope razione di retroazione positiva poich? il segnale 0 di controllo o comando dell'amplificatore sensore aumenta rapidamente, come ? rappresentato dalla linea a tratto pieno nei disegni. D'altro canto, gli amplificatori sensori disposti in corrispondenza delle porzioni remote rispetto al circuito decodificatore R-DCR iniziano con ritardo l'operazione di retroazione positiva poich? il segnale di controllo 0 degli amplificatori sensori aumenta lentamente, come ? rappresentato nei disegni dalla linea trat teggiata.
In questo modo, gli amplificatori sensori avviano l'operazione di retroazione positiva in conformit? con il tempo di ritardo di propagazione del segnale di temporizzazione 0pasulla linea del segnale di controllo dell'amplificatore sensore (linea di ritardo), ossia in sincronismo con la temporizzazione di selezione delle linee di parole rispettive, entro un periodo di tempo relativamente prolungato T. In altre parole, le celle di memoria e le celle fittizie sono selezionate sequenzialmente da quelle disposte in prossimit? del circuito decodificatore R-DCR a quelle disposte in corrispondenza delle porzioni remote ed in conformit? con la selezione, gli amplificatori sensori avviando pure sequenzialmente l'operazione di retroazione positiva dall'amplificatore sensore SA256 disposto in prossimit? del circuito decodificatore R-DCR all'amplificatore sensore SAI disposto in corrispondenza delle porzioni remote.
Questa disposizione rende possibile ridurre la caduta di potenziale del potenziale VBB del substrato di semiconduttore a causa dello accoppiamento capacitivo fra il substrato di semiconduttore e la l?nea di dati. Di conseguenza, la variazione di livello della tensione di riferimento V pu? pure essere ridotta, per cui il funzionamento erroneo pu? esseref
re eliminato in corrispondenza del momento in cui i segnali d'indirizzo di colonne e il segnale di dati di scrittura sono prelevati nel buffer indirizzi ADB e buffer d'ingresso dati DIB.
L'istante in corrispondenza del quale il segnale 0pa di controllo degli amplificatori sensori deve essere generato pu? essere adatta to con la temporizzazione di selezione delle celle di memoria in prossinni t? della linea delle parole, per cui il controllo di temporizzazione diviene semplice.
Quando la linea delle parole e la linea del segnale per trasmettere il segnale 0 di controllo dell'amplificatore sensore sono formate simultaneamente tramite le tecniche di fabbricazione di circuiti integrati a semiconduttori note, la resistenza e la capacit? parassita della linea delle parole sono suscettibili di variare a causa della variazione delle condizioni di produzione e suscettibili di determinare un cambiamento similare nella resistenza e nella capacit? parassita della linea di segnale. In altre parole, quando le caratteristiche di ritardo della linea delle parole variano a causa della variazione delle condizioni di produzione, le caratteristiche di ritardo della linea di segnale analogamente variano. Quindi, quando la temporizzazione di selezione delle celle di memoria varia a causa della variazione delle condizioni di produzione, la temporizzazione del funzionamento degli amplificatori sensori analogamente varia. Quindi la variazione della temporizzazione di selezione della linea delle parole ? alterata dalla variazione della temporizzazione operativa degli amplificatori sensori.
In aggiunta, il tempo di ritardo T del segnale 0 di control lo degli amplificatori sensori rispetto al segnale 0 di controllo della temporizzazione di selezione della linea delle parole pu? essere accorcia to, per cui la costruzione del circuito di ritardo per formare il segnale 0 di controllo degli amplificatori sensori pu? essere semplificata, e il pa
proprio assorbimento di corrente pu? pure essere ridotto.
La presente invenzione non ? in particolare limitata alla forma di realizzazione descritta precedentemente.
I MOSFET Q10Q11, possono essere sostituiti da MOSFET aventi caratteristiche di conduttanza relativamente piccola e MOSFET aventi carat teristiche di conduttanza relativamente grande nella disposizione in parallelo per cui il segnale 0 di controllo dell?amplificatore sensore viene applicato ai MOSFET aventi caratteristiche di conduttanza relativamente piccola mentre il segnale ritardato del segnale di controllo dell'amplificatore sensore viene applicato ai MOSFET aventi caratteristiche di conduttanza relativamente grande. Questa disposizione ? in grado di ridur
Claims (1)
- RIVENDICAZIONI1 - Memoria a semiconduttori comprendente :una matrice di memoria includente:una pluralit? di celle di memoria, ciascuna avente un terminale di selezione ed un terminale di uscita e disposte in una matrice;una pluralit? di linee di parole ciascuna disposta per ciascuna riga di dette celle di memoria e avendo detti terminali d? selezione di detta pluralit? di celle di memoria collegati ad esse; euna pluralit? di linee di dati, ciascuna disposta per ciascuna colonna di dette celle di memoria e aventi detti terminbali di uscita di det ta pluralit? di celle di memoria collegati ad esse;un circuito di selezione avente una pluralit? di terminali di uscita ciascuno collegato a una estremit? rispettiva di dette linee delle parole e formando un segnale di selezione per selezionare una riga di celle di memoria fra una pluralit? di righe di celle di mermoria;una pluralit? di amplificatori sensori ciascuno disposto per . ciascuna di dette colonne delle celle di memoria e aventi terminali di ingresso-uscita aventi dette linee di dati per dette colonne delle celle di memoria collegate ad essi e terminali di controllo;mezzi di controllo per applicare segnali di controllo ai terminali di controllo di detti amplificatori sensori in maniera tale che il fun zionamento di detti amplificatori sensori viene avviato in corrispondenza di istanti diversi l'uno dall'altro.2 - Memoria a semiconduttori secondo la rivendicazione 1, in cui detti mezzi di controllo producono sequenzialmente i segnali di controllo a detti amplificatori sensori nell'ordine iniziante da detti amplificatori sensori corrispondenti a dette colonne di celle di memoria posiziona te materialmente vicine ai terminali di uscita di detto circuito di selezione e quindi a detti amplificatori sensori corrispondenti a dette colonne di celle di memoria distanziate materialmente dai terminali di uscita di detto circuito di selezione in maniera tale che l'operazione viene avviata sequenzialmente nell'ordine iniziante da detti amplificatori sensori corrispondenti a dette colonne di celle di memoria posizionate materialmen te vicine ai terminali di uscita di detto circuito di selezione a detti am plificatori sensori corrispondenti a dette colonne di celle di memoria distanziate materialmente dai terminali di uscita di detto circuito di selezione3 - Memoria a semiconduttori secondo la rivendicazione 2, in cui detti mezzi di controllo includono un circuito di controllo per generare un segnale di controllo degli amplificatori sensori ed un circuito di ritardo per ricevere il segnale di controllo degli amplificatori sensori e produrre segnali di controllo aventi tempo di ritardo mutuamente diverso, e detto circuito di ritardo produce sequenzialmente il segnale di controllo a detti amplificatori sensori nell'ordine iniziante da detti amplificatori sensori corrispondenti a dette colonne di celle di memoria posizionate materialmente vicine a detti terminali di uscita di detto circuito di selezione a detti amplificatori sensori corrispondenti a dette colonne di celle di memoria distanziate materialmente da detti terminali di uscita di detto circuito di selezione.4 - Memoria a semiconduttori secondo la rivendicazione 3, in cui detto circuito di ritardo ? costituito da una linea di ritardo avente una pluralit? di terminali di uscita e formata in parallelo con dette linee di parole e in cui il segnale di controllo degli amplificatori sensori ? applicato a detta linea di ritardo da un lato su cui ? disposto detto circuito di selezione, in maniera tale che i segnali di controllo aventi tempo di ritardo mutuamente diverso e previsti per essere applicati a detti amplificatori sensori sono prelevati da detti terminali di uscita di detta linea di ritardo.5 - Memoria a semiconduttori secondo la rivendicazione 4, in cui il materiale di uno strato elettricamente conduttivo formante detta linea di ritardo ? sostanzialmente uguale al materiale di uno strato elettricamente conduttivo formante dette linee delle parole in modo tale che il tempo diritardo di detta linea di ritardo ? sostanzialmente uguale a quello di dette linee di parole.6 - Memoria a semiconduttori secondo la rivendicazione 4, in cui ciascuno di detti amplificatori sensori include un circuito amplificatore differenziale avente uno dei terminali d'ingresso-uscita a cui ? collegata la corrispondente linea di dati e l'altro dei terminali di ingres so-uscita a cui ? applicata una tensione di riferimento, e il cui funzionamento ? controllato dal segnale di controllo applicato al terminale di controllo di essi, e, quando detto segnale di controllo viene applicato a detto terminale di controllo, detto circuito amplificatore differenziale avvia una operazione di retroazione positiva in maniera da amplificare la differenza di potenziale fra il potenziale del segnale da detta cella di memoria e la tensione di riferimento.7 - Memoria a semiconduttori secondo la rivendicazione 6, in cui detto circuito amplificatore differenziale ? costituito da un primo M0-SFET avente l'elettrodo di porta di esso collegato a uno dei terminali di ingresso-uscita e l'elettrodo di pozzo di esso collegato all'altro dei terminali d'ingresso-uscita, un secondo MOSFET avente l'elettrodo di pozzo di esso collegato a uno dei terminali d?ingresso-uscita e l'elettrodo di porta di esso collegato all'altro dei terminali d'ingresso?uscita, e un elemento a impedenza variabile avente l'elettrodo di controllo o comando di esso collegato a detti terminali di controllo o comando e frapposto fra la giunzione degli elettrodi di sorgente di detti primo e secondo MOSFET e il punto di potenziale di massa del circuito.8 - Memoria a semiconduttori secondo la rivendicazione 7, in cui ciascuna di dette celle di memoria ? costituita da un MOSFET di selezione di indirizzi avente l?elettrodo di porta di esso collegato a detta linea delle parole e uno degli elettrodi d'ingresso-uscita di esso collegato a detta linea di dati e un condensatore di immagazzinamento di dati collegato all'altro degli elettrodi di ingresso-uscita di detto MOSFET di selezione di indirizzi.9 - Memoria a semiconduttori secondo la rivendicazione 8, includente inoltre elementi di precarica per precaricare detta pluralit? di linee di dati e MOSFET di ripristino disposti su detta linea di ritardo, in maniera tale che detto elemento a impedenza variabile di ciascuno di detti amplificatori sensori ? portato nello stato di alta impedenza da detto MOSFET di ripristino mentre dette linee di dati vengono precaricate.10 - Memoria a semiconduttori del tipo a disposizione a linee di bit ripiegate, comprendente :una matrice di memoria includente :una pluralit? rispettiva di celle di memorie e celle fittizie, ciascuna avente un terminale di selezione ed un terminale d'ingresso-uscita;una pluralit? di linee di parole a cui sono collegati i terminali di selezione di dette celle di memoria;una pluralit? di linee di parole fittizie a cui sono collegati i terminali di selezione di dette celle fittizie; euna pluralit? di coppie di linee di dati complementari a cui sono collegati i terminali d'ingresso-uscita di dette celle di memoria e di dette celle fittizie;un circuito di selezione avente una pluralit? di terminali di uscita collegati a una rispettiva di dette linee di parole e dette linee di parole fittizie e formanti segnali di selezione per selezionare una di detta pluralit? di linee di parole e una di dette linee di parole fittizie corrispondenti a detta linea di parole che deve essere selezionata;una pluralit? di amplificatori sensori, ciascuna avente una coppia di terminali d'ingresso-uscita collegati a detta coppia di linea di dati complementare ed un terminale di controllo o comando,e amplificanti la differenza di potenziale fra il potenziale del segnale da detta cella di memoria ed il potenziale di riferimento da detta cella fittizia; emezzi di controllo per applicare segnali di controllo ai terminali di controllo di detti amplificatori sensori in maniera tale che detti amplificatori sensori iniziano a funzionare in corrispondenza di istanti mutuamente diversi.11 - Memoria a semiconduttori secondo la rivendicazione 10, in cui detti mezzi di controllo producono sequenzialmente i segnali di controllo a detto amplificatore sensore nell'ordine'iniziante da detti amplificatori sensori collegati a dette coppie di linee di dati complementari posizionate materialmente vicine ai terminali di uscita di detto circuito di selezione a detti amplificatori sensori collegati a dette coppie di linee di dati complementari distanziate materialmente da detti terminali di uscita, in modo tale che il funzionamento di detti amplificatori sensori ? avviato nell'ordine iniziante da detti amplificatori sensori coL legati a dette coppie di linee di dati complementari posizionati materialmente vicini a detti terminali di uscita, a detti amplificatori sensori collegati a dette coppie di linee di dati complementari distanziate materialmente da detti terminali di uscita.12 - Memoria a semiconduttori secondo la rivendicazione 11, in cui detti mezzi di controllo includono un circuito di controllo per formare segnali di controllo degli amplificatori sensori ed un circuito di ritardo ricevente detti segnali di controllo degli amplificatori sensori e producente segnali di controllo aventi tempo di ritardo mutuamente diverso, in modo tale che detto circuito di ritardo produce sequenzialmente i segnali di controllo a detti amplificatori sensori nell'ordine iniziante da detti amplificatori sensori collegati a dette coppie di linee di dati complementari posizionate materialmente vicine ai terminali di uscita di detto circuito di selezione a detti amplificatori sensori collegati a dette coppie di linee di dati complementari distanziate materialmente dai terminali di uscita.13 - Memoria a semiconduttori secondo la rivendicazione 12, in cui detto circuito di ritardo ? costituito da una linea di ritardo avente una pluralit? di terminali di uscita e formata in parallelo con dette linee delle parole, e i segnali di controllo degli amplificatori sensori sono applicati a detta linea di ritardo da un lato su cui ? disposto detto circuito di selezione, per cui i segnali di controllo aventi il tempo di ritardo mutuamente diverso e applicati a detti amplificatori sensori sono prelevati dai terminali di uscita di detta linea di ritardo.14 - Memoria a semiconduttori secondo la rivendicazione 13, in cui il materiale di uno strato elettricamente conduttivo formante detta li^ nea di ritardo ? sostanzialmente uguale al materiale di uno strato elettricamente conduttivo formante dette linee di parole in modo tale che il tempo di ritardo di detta linea di ritardo ? sostanzialmente uguale al tem po di ritardo di detta linea delle parole.15 - Memoria a semiconduttori secondo la rivendicazione 13, in cui ciascuno .di detti amplificatori sensori ? costituito da un primo M0-SFET avente l'elettrodo di porta di esso collegato a una di dette coppie di linee di dati complementari e l?elettrodo di pozzo di esso collegato all'altra di detta coppia di linee di dati complementari, un secondo M0-SFET avente l'elettrodo di porta di esso collegato all'altra di dette coppie di linee di dati complementari e l'elettrodo di pozzo di esso collegato a una di detta coppia di linee di dati complementari ed un elemento a impedenza variabile frapposto fra la giunzione degli elettrodi di sorgente di detti primo e secondo MOSFET e il punto a potenziale di massa del circuito il cui funzionamento ? controllato mediante detto segnale di controllo.16 - Memoria a semiconduttori secondo la rivendicazione 15, in cui detto elemento a impedenza variabile ? costituito da un terzo MOSFET avente uno degli elettrodi di ingresso-uscita di esso collegato agli elettrodi di sorgente di detti primo e secondo MOSFET e l'altro degli elettrodi d'ingresso-uscita di esso collegato al punto a potenziale di massa del circuito ricevente detto segnale di controllo in corrispondenza dell'elettrodo di porta di esso.17 - Memoria a semiconduttori secondo la rivendicazione 16, in cui ciascuna di dette celle di memoria ? costituita da un MOSFET di selezio ne degli indirizzi avente l'elettrodo di porta di esso collegato a detta linea delle parole e uno degli elettrodi d'ingresso-uscita di esso collegato all?una o l'altra di dette coppie di linee di dati complementari ed un condensatore di immagazzinamento di dati collegato all'altro degli elettrodi d'ingresso-uscita di detto MOSFET di selezione degli indirizzi.18 - Memoria a semiconduttori secondo la rivendicazione 17, in cui ciascuna di dette linee di parole ? costituita da uno strato elettricamente conduttore contenente uno strato di polisilicio elettricamente conduttore e detta linea di ritardo ? costituita da uno strato elettricamente conduttore contenente uno strato di polisilicio elettricamente conduttore.19 - Memoria a semiconduttori secondo la rivendicazione 18, in cui detta linea di parole ? costituita da uno strato elettricamente conduttore contenente uno strato di polisilicio elettricamente conduttore formato integralmente con l'elettrodo di porta di detto MOSFET di selezione di indirizzi all'interno di detta cella di memoria e detta linea di ritardo ? costituita da uno strato elettricamente conduttore contenente uno strato di polisilicio elettricamente conduttore formato integralmente con l'elettrodo di porta di detto terzo MOSFET all'interno di detto amplificatore sensore.20 - Memoria a semiconduttori secondo la rivendicazione 15, in cui detto elemento a impedenza variabile ? costituito da un quarto MOSFET le cui caratteristiche di conduttanza sono impostate ad un valore relativamente piccolo e un quinto MOSFET le cui caratteristiche di conduttanza sono impostate ad un valore relativamente grande e il quale ? reso conduttore in modo pi? lento che detto quarto MOSFET ed ?collegatoin parallelocon detto quarto MOSFET.21 - Memoria a semiconduttori secondo la rivendicazione 11, in eludente inoltre una coppia di linee di dati comune ed un circuito di commutazione a interruttore collegante una coppia di detta pluralit? di coppie di linee di dati complementari a detta coppia di linee di dati comune in conformit? con il segnale di selezione prodotto da detto circuito di selezione.22 - Memoria a semiconduttori secondo la rivendicazione 21, in cui detto circuito di selezione riceve due insiemi di segnali d'indirizzo alimentati dall'esterno nella disposizione di divisione di tempo e forma i segnali di selezione che devono essere alimentati a dette linee delle parole e dette linee di parole fittizie e i segnali di selezione che devono essere applicati a detto circuito di commutazione o interruttore.
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