JP4125540B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、特にＤＲＡＭ混載プロセスにおける半導体装置に関する。
【０００２】
【従来の技術】
図９は従来のＤＲＡＭ混載半導体装置の構成を概略的に示した図である。図９において、ＤＲＡＭ混載半導体装置１は、ロジック部２及びＤＲＡＭ３を備えている。ロジック部２及びＤＲＡＭ３は、内部電源電圧安定化あるいは内部アナログ系回路動作のために、それぞれの内部あるいは周囲に容量素子を配置している。
【０００３】
図１０は半導体装置１に配置される容量素子の構成を示した図である。容量ＣはＮウェル中にＮＭＯＳトランジスタを形成したもので、特にＤＲＡＭ３において、容量素子として頻繁に用いられる。容量Ｃは電源安定化用の素子として使用する際にはゲート電位Ｇを内部電源電位ＶＤＤとし、ソース電位Ｓ及びドレイン電位Ｄを内部接地電位ＶＳＳとする。またアナログ系回路に使用する際には、回路動作に応じてゲート電位Ｇ、ソース電位Ｓ及びドレイン電位Ｄにかける電圧を変更する。
【０００４】
【発明が解決しようとする課題】
従来、チップの電源電位安定化のための平滑容量や、アナログ系回路に適用される容量には、Ｎウェル中に形成したＮＭＯＳトランジスタや、配線による層間容量が使用されているが、基本的にこれらの容量値は小さいことや、特に高速化が進むにつれ、能力の大きいドライバによって電源電圧、接地電圧が大きく変動するため、これらに対応するための容量を確保するには非常に大きい面積を必要とした。またロジック部とＤＲＡＭの電源パッドや電源配線はノイズ等の影響から通常分離されているため、ロジック部、ＤＲＡＭそれぞれが、電圧安定化のための平滑容量を確保する必要があった。
【０００５】
本発明の目的は、小面積で大規模な容量を確保することが可能となる半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置は、ロジック部と、メモリとして動作するメモリ部と、容量として利用される容量セル部とを有し、メモリ部及び容量セル部は、列方向に並んで配置した複数のビット線と、行方向に並んで配置した複数のワード線と、ビット線とワード線との交差点に配置され、ビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、トランスファーゲートの制御端子をワード線に接続した複数のメモリセルを備え、容量セル部のみにおいて、複数の全てのビット線、複数の全てのワード線、複数のメモリセルのキャパシタに接続される全てのプレート配線をそれぞれ共通に接続し、共通接続されたプレート配線と共通接続されたビット線にそれぞれの所定の電位を与え、共通接続されたワード線にトランスファーゲートを導通状態にする電位を与えるようにしたことを特徴とする。
【０００７】
この構成によれば、容量セルアレイを構成するメモリセルのトランスファーゲートがＯＮ状態となるため、メモリセルのキャパシタがビット線の電位とプレート配線の電位間の容量として働くことになるので、既存のアレイ状ＤＲＡＭセルを修正することなく用いて、小面積で大規模な容量を容易に確保することが可能となる。
【０００８】
本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置において、トランスファーゲートは１つのトランジスタからなることを特徴とする。
【０００９】
この構成によれば、より小面積で大規模な容量を確保することが可能となる。
【００１０】
本発明の請求項３記載の半導体装置は、請求項２記載の半導体装置において、トランスファーゲートであるトランジスタはＮＭＯＳトランジスタであることを特徴とする。
【００１１】
この構成によれば、ビット線の電位をすぐさまメモリセルのキャパシタに伝達することが可能となる。
【００１２】
本発明の請求項４記載の半導体装置は、請求項３記載の半導体装置において、共通接続されたワード線に与える電位は、共通接続されたビット線の電位に対しトランスファーゲートであるＮＭＯＳトランジスタの閾値分以上高い電位であることを特徴とする。
【００１３】
この構成によれば、ビット線の電位が低減することなくメモリセルのキャパシタに伝えられることが可能になり、メモリセルのキャパシタをビット線の容量として使用することが可能となる。
【００１４】
本発明の請求項５記載の半導体装置は、請求項１記載の半導体装置において、共通接続されたワード線に与える電位を発生するワード線電位発生回路を有することを特徴とする。
【００１５】
この構成によれば、ワード線の電位を外部から入力する必要がないために、より少ない電源電圧で設計されるため、検査工数の削減、歩留まりの向上を図ることが可能となる。
【００１６】
本発明の請求項６記載の半導体装置は、請求項１記載の半導体装置において、複数の電位を用いる他の回路を備え、他の回路で用いる複数の電位のうちの２つの異なる電位を共通接続されたビット線と共通接続されたプレート配線に与え、ビット線に与える電位をプレート配線に与える電位よりも高電位とすることを特徴とする。
【００１７】
この構成によれば、メモリセルのキャパシタを他の回路で用いる複数の電位に対する容量とすることが可能となる。
【００１８】
本発明の請求項７記載の半導体装置は、請求項６記載の半導体装置において、ビット線の電位を電源電位、プレート配線の電位を接地電位とすることを特徴とする。
【００１９】
この構成によれば、電源電位、接地電位に対して、大規模な平滑容量を小面積で確保することが可能となる。
【００２０】
本発明の請求項８記載の半導体装置は、請求項１記載の半導体装置において、複数の電位を用いる他の回路を備え、他の回路で用いる複数の電位のうちの２つの異なる電位を共通接続されたビット線と共通接続されたプレート配線に与え、ビット線に与える電位をプレート配線に与える電位よりも低電位とすることを特徴とする。
【００２１】
この構成によれば、メモリセルのキャパシタを他の回路で用いる複数の電位に対する容量とすることが可能となると共に、メモリセルのワード線の電位を低下させることができるので、半導体装置の内部に、高電位の電位発生回路を備えずに、メモリセルのキャパシタにビット線の電位を充分に伝えることが可能となる。
【００２２】
本発明の請求項９記載の半導体装置は、請求項８記載の半導体装置において、ビット線の電位を接地電位、プレート配線の電位を電源電位とすることを特徴とする。
【００２３】
この構成によれば、メモリセルのキャパシタにビット線の電位を充分に伝えるためにはワード線の電位をメモリセルのトランスファーゲートの閾値電圧以上にすればよいので、電源電位以上の高電位を必要とせずに、電源電位、接地電位に対して、大規模な平滑容量を小面積で確保することが可能となる。
【００２６】
本発明の請求項１０記載の半導体装置は、請求項１記載の半導体装置において、共通接続されたビット線と共通接続されたワード線とは異なる配線層で配線され、ビット線とワード線との交差部分をコンタクトによりショートさせたことを特徴とする。
【００２７】
この構成によれば、ＤＲＡＭセルアレイを少ない工数により、容量セルアレイとして適用することが可能となる。
【００２８】
本発明の請求項１１記載の半導体装置は、請求項１記載の半導体装置において、共通接続された複数のワード線を第１と第２のワード線に分け、第１のワード線と第２のワード線とを共通に接続せずにそれぞれを別々に共通に接続したことを特徴とする。
【００２９】
この構成によれば、共通化された第２のワード線を有することにより、第１のワード線、第２のワード線に接続するメモリセルの用途を変更することが容易に可能である。
【００３０】
本発明の請求項１２記載の半導体装置は、請求項１１記載の半導体装置において、第２のワード線は第１のワード線とは異なる電位が与えられることを特徴とする。
【００３１】
この構成によれば、第２のワード線を第１のワード線と異なる電位に設定することにより、異なるビット線の電位に対して平滑容量を設定することが可能となる。
【００３２】
本発明の請求項１３記載の半導体装置は、請求項１記載の半導体装置において、容量セル部における複数のビット線を第１と第２のビット線に分け、第１のビット線、第２のビット線をそれぞれ共通に接続し、第１のビット線と第２のビット線にそれぞれの所定の電位を与えるようにしたことを特徴とする。
【００３３】
この構成によれば、第１のビット線、第２のビット線に接続する各メモリセルのキャパシタを異なる用途に適用することが可能である。
【００３４】
本発明の請求項１４記載の半導体装置は、請求項１３記載の半導体装置において、第１のビット線と第２のビット線に与える電位は異なることを特徴とする。
【００３５】
この構成によれば、１つの容量セルアレイで第１のビット線、第２のビット線に接続するメモリセルごとに異なる電圧の平滑容量として適用することや、異なる用途に適用することが可能となる。
【００３８】
本発明の請求項１５記載の半導体装置は、請求項１３または１４記載の半導体装置において、容量セル部におけるワード線にトランスファーゲートを導通状態にする電位を与えはじめるときに、電位を与え始めるタイミングが容量セル部における全てのワード線に対し同時とならないようにタイミングをずらして与えることを特徴とする。
【００３９】
この構成によれば、第１あるいは第２のビット線の電位が電源電位であった場合でも、ワード線の立ち上げタイミングをずらすことにより、大電流を流すことなく、平滑容量の設定が可能となる。
【００４０】
本発明の請求項１６記載の半導体装置は、請求項１３または１４記載の半導体装置において、容量セル部におけるワード線にトランスファーゲートを導通状態にする電位を与えはじめるときに、１本または複数本のワード線毎に順次タイミングをずらして与えることを特徴とする。
【００４１】
この構成によれば、第１あるいは第２のビット線の電位が電源電位であった場合でも、ワード線の立ち上げタイミングをずらすことにより、大電流を流すことなく、平滑容量の設定が可能となる。
【００４２】
本発明の請求項１７記載の半導体装置は、請求項１３、１４、１５または１６記載の半導体装置において、第１、第２のビット線はそれぞれ容量セルアレイの両側の異なる端部から配線され、交互に容量セルアレイ上に配置されることを特徴とする。
【００４３】
この構成によれば、より面積の小さな容量セルアレイにより、平滑容量を構成することが可能となる。
【００４４】
本発明の請求項１８記載の半導体装置は、ロジック部と、メモリとして動作するメモリ部と、容量として利用される容量セル部とを有し、メモリ部及び容量セル部は、列方向に交互に並んで配置した複数の第１および第２のビット線と、行方向に交互に並んで配置した複数の第１および第２のワード線と、第１のビット線と第１のワード線との交差点に配置され、第１のビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、トランスファーゲートの制御端子を第１のワード線に接続した複数の第１のメモリセルと、第２のビット線と第２のワード線との交差点に配置され、第２のビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、トランスファーゲートの制御端子を第２のワード線に接続した複数の第２のメモリセルとを備え、容量セル部とメモリ部の間に配置され、容量セル部における第２のビット線とメモリ部における第２のビット線とに接続したセンスアンプとを備え、容量セル部のみにおいて、複数の全ての第１のビット線、複数の全ての第１のワード線、複数の第１のメモリセルのキャパシタに接続される全てのプレート配線をそれぞれ共通に接続し、共通接続されたプレート配線と共通接続された第１のビット線にそれぞれの所定の電位を与え、共通接続された第１のワード線にトランスファーゲートを導通状態にする電位を与えるようにしたことを特徴とする。
【００４５】
この構成によれば、第１のメモリセルアレイの第１のビット線に接続するメモリセルを平滑容量として適用できる。第１のメモリセルアレイ中の第１のメモリセルのトランスファーゲートがＯＮ状態となるため、第１のメモリセルのキャパシタが第１のビット線の電位とプレート配線の電位間の容量として働くことになるので、既存のアレイ状ＤＲＡＭセルを修正することなく用いて、小面積で大規模な容量を容易に確保することが可能となる。また、第１のメモリセルアレイの第２のビット線は、センスアンプに接続する第２のメモリセルアレイの第２のビット線に接続されるメモリセルからの読み出し電圧に対する参照電圧用として適用することが可能となる。
【００４６】
本発明の請求項１９記載の半導体装置は、請求項１８記載の半導体装置において、容量セル部における複数の第２のワード線を接地電位にすることを特徴とする。
【００４７】
この構成によれば、第１のメモリセルアレイの第２のビット線は、センスアンプに接続する第２のメモリセルアレイの第２のビット線とビット線容量を同じくすることが出来るから、第１のメモリセルアレイの第２のビット線を参照電圧用として使用した場合の、増幅動作での誤動作を防止することが可能となる。
【００４８】
本発明の請求項２０記載の半導体装置は、請求項１９記載の半導体装置において、共通接続された第１のビット線の電位をメモリ部のプリチャージ電位とし、共通接続されたプレート配線の電位をメモリ部のセルプレート電位とすることを特徴とする。
【００４９】
この構成によれば、第１のメモリセルアレイを記憶装置に用いる第２のメモリセルアレイと同様な電圧配線にすることができるので、少ない工数により、記憶装置のプリチャージ電位とセルプレート電位間の平滑容量とすることが可能となる。
【００５０】
本発明の請求項２１記載の半導体装置は、請求項１９記載の半導体装置において、メモリ部は複数の電位を用い、メモリ部で用いる複数の電位のうちの２つの異なる電位を共通接続された第１のビット線と共通接続されたプレート配線に与え、第１のビット線に与える電位をプレート配線に与える電位よりも高電位とすることを特徴とする。
【００５１】
この構成によれば、第１のメモリセルアレイ中の第１のメモリセルのキャパシタを記憶装置が有する電圧の平滑容量とすることが可能となる。
【００５２】
本発明の請求項２２記載の半導体装置は、請求項２１記載の半導体装置において、共通接続された第１のビット線の電位をメモリ部の電源電位、プレート配線の電位をメモリ部の接地電位とすることを特徴とする。
【００５３】
この構成によれば、第１のメモリセルアレイ中の第１のメモリセルのキャパシタが記憶装置の電源電位、接地電位間の平滑容量となるので、電源電位、接地電位に対する平滑容量を確保するための面積を削減することが可能となる。
【００５４】
本発明の請求項２３記載の半導体装置は、請求項２０記載の半導体装置において、容量セル部における第１のワード線の電位をメモリ部のワード線昇圧電位とすることを特徴とする。
【００５５】
この構成によれば、第１のメモリセルアレイを記憶装置に用いる第２のメモリセルアレイとさらに同様な電圧配線にすることができるので、さらに少ない工数により、記憶装置のプリチャージ電位とセルプレート電位間の平滑容量とすることが可能となる。
【００５６】
本発明の請求項２４記載の半導体装置は、請求項１９記載の半導体装置において、メモリ部は複数の電位を用い、メモリ部で用いる複数の電位のうちの２つの異なる電位を共通接続された第１のビット線と共通接続されたプレート配線に与え、第１のビット線に与える電位をプレート配線に与える電位よりも低電位とすることを特徴とする。
【００５７】
この構成によれば、第１のメモリセルアレイ中の第１のメモリセルのキャパシタを記憶装置が有する電圧の平滑容量として少ない面積と工数により作成することが可能となる。
【００５８】
本発明の請求項２５記載の半導体装置は、請求項２４記載の半導体装置において、共通接続された第１のビット線の電位をメモリ部の接地電位、共通接続されたプレート配線の電位をメモリ部の電源電位とすることを特徴とする。
【００５９】
この構成によれば、記憶装置の電源電位と接地電位間の平滑容量を、平滑容量となる第１のメモリセルに接続する第１のワード線の電位を電源電位よりも高くすることなく、作成することができる。
【００６０】
本発明の請求項２６記載の半導体装置は、請求項１９記載の半導体装置において、共通接続された第１のビット線と共通接続されたプレート配線のいずれか一方をメモリ部のセルプレート電位とし、他方をメモリ部の電源電位または接地電位とすることを特徴とする。
【００６１】
この構成によれば、平滑容量として使用する第１のメモリセルのキャパシタと記憶装置の有する第２のメモリセルアレイ中のキャパシタが同じ耐圧になるので、平滑容量のための高耐圧なキャパシタを作成する必要がないため、工数を削減することができる。
【００６２】
本発明の請求項２７記載の半導体装置は、請求項１９記載の半導体装置において、容量セル部における第１と第２のメモリセルのストレージノードを共通に接続するとともに、第１と第２のメモリセルのプレート配線を共通に接続したことを特徴とする。
【００６３】
この構成によれば、参照電圧として使用される第２のビット線に接続する第２のメモリセルのキャパシタも容量として使用することが可能となる。
【００６４】
本発明の請求項２８記載の半導体装置は、請求項１８において、共通接続された第１のビット線の電位を制御する制御回路と、共通接続された第１のビット線の電位に応じて制御信号を出力する出力回路とを備えていることを特徴とする。
【００６５】
この構成によれば、ビット線電位を制御し、その電位に応じて制御信号を出力することにより、半導体装置を制御することが可能となる。
【００６６】
本発明の請求項２９記載の半導体装置は、請求項２８記載の半導体装置において、制御回路と出力回路から構成される回路はパワーオンリセット回路であることを特徴とする。
【００６７】
この構成によれば、小規模な回路によりパワーオンリセット回路を構成することが可能となる。
【００６８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００６９】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成例を示す図である。図１において、半導体装置１はロジック部２、ＤＲＡＭ３、容量セル部４、容量セル部４に電位ＶＰＰを供給する内部電圧発生回路５を備えている。容量セル部４は外部端子としてＶＷＬ、ＶＢＬ及びＶＭＰを有し、このうち端子ＶＢＬは電源電位ＶＤＤと接続され、端子ＶＭＰは接地電位ＶＳＳと接続され、端子ＶＷＬは内部電圧発生回路５からの出力電位ＶＰＰと接続されている。
【００７０】
図２は容量セル部４の構成図を示したものである。容量セル部４はＤＲＡＭセル４１がアレイ上に配置された構成をとる。ここでＤＲＡＭセル４１はＮＭＯＳトランジスタ４１１（以下「ＮＭＯＳ４１１」という）とキャパシタ４１２から構成されたいわゆる１Ｔｒ１Ｃ型ＤＲＡＭメモリセルで、接続端子としてトランスファーゲートであるＮＭＯＳ４１１のゲート電極に接続するＭＧと、キャパシタ４１２のプレート電極に接続するＭＰと、トランスファーゲートであるＮＭＯＳ４１１のキャパシタ４１２に接続しない側のソース・ドレイン電極であるＭＣを有する。
【００７１】
この容量セル部４のＤＲＡＭセルアレイ上には紙面上下方向にＤＲＡＭセル４１の端子ＭＧと接続する複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・が配置され、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・は端部において共通化され、端子ＶＷＬと接続している。またＤＲＡＭセルアレイ上の横方向には、ＤＲＡＭセルアレイの一端から配線されＤＲＡＭセル４１の端子ＭＣと接続するビット線ＢＬ１、ＢＬ２、・・・と、同様にＤＲＡＭセルアレイの他端から配線され、ＤＲＡＭセル４１の端子ＭＣと接続するビット線ＢＬＸ１、ＢＬＸ２、・・・とが交互に配置され、それぞれ端部において共通ビット線ＭＢＬ、ＭＢＬＸとして共通化され、端子ＶＢＬと接続している。またＤＲＡＭセル４１の端子ＭＰと接続する複数のセルプレート配線もＤＲＡＭセルアレイ上を配線し、端子ＶＭＰと接続している。
【００７２】
ここで、容量セル部４の端子ＶＷＬの入力電位ＶＰＰは、電源電位ＶＤＤよりもＤＲＡＭセル４１のトランスファーゲートであるＮＭＯＳ４１１の閾値電圧分以上高電位に設定されており、容量セル部４内のＤＲＡＭセル４１のトランスファーゲートであるＮＭＯＳ４１１は常にＯＮ状態となる。このため、端子ＶＢＬから入力された電源電位ＶＤＤがそのままキャパシタ４１２に伝えられ、キャパシタ４１２は電位ＶＤＤ，ＶＳＳ間の平滑容量として働く。
【００７３】
このように本実施の形態によれば、容量セル部４にアレイ上に配置したＤＲＡＭセル４１を電源ＶＤＤ，ＶＳＳ間の平滑容量として用いることが可能となり、小面積で大規模な平滑容量を容易に確保することができる。ＤＲＡＭセルはトレンチ型あるいはスタック型とよばれる構造のキャパシタを作製して容量値を大きくしているのに対し、従来の図１０の構成の容量の場合、トランジスタの酸化膜に対する容量分のみであり、面積的に同じとすると、図２のＤＲＡＭセルは、図１０のトランジスタによる容量の１０倍程度の大きな容量となる。
【００７４】
なお、本実施の形態において、容量セル部４とＤＲＡＭ３内のセルは基本的には同じ構成である。ＤＲＡＭセルは大きな容量を小面積で実現するため、ＤＲＡＭのメモリセルアレイを容量セル部４に容易に流用する事が可能である。この場合、容量セルを、ＤＲＡＭブロック内部の未使用のセルあるいはあき領域入れるケースと、ＤＲＡＭを使用するチップのあき領域に入れるケースとが考えられる。本実施の形態では、後者のケースについて示している。
【００７５】
なお、本実施の形態では、電源電位ＶＤＤよりもトランスファーゲートであるＮＭＯＳ４１１の閾値電圧分以上高い電位ＶＰＰが必要であるが、容量セル部４の端子に接続する電位を端子ＶＭＰにはＶＤＤ、端子ＶＢＬにはＶＳＳ、端子ＶＷＬにはトランスファーゲートであるＮＭＯＳ４１１の閾値分以上の電位を入力する構成とすることにより、電位ＶＰＰを必要とせずにＤＲＡＭセル４１のキャパシタ４１２をＶＤＤ，ＶＳＳ間の平滑容量とすることが可能である。
【００７６】
なお、本実施の形態では、容量セル部４の接続端子ＶＷＬに入力される電圧を半導体装置１の内部で発生したが、外部から供給しても構わない。またＤＲＡＭセルアレイはいわゆる開放型ビット線構造となっているが、同一端からビット線を配線するいわゆる折り返し型ビット線構造でもよいことは言うまでもない。
【００７７】
また、容量セル部４のセルプレート配線を接続した端子ＶＭＰと、ビット線を接続した端子ＶＢＬとのうち、一方にＤＲＡＭ３のセルプレート電位を入力し、他方に電源電位ＶＤＤまたは接地電位ＶＳＳを入力することで、ＤＲＡＭ３のセルプレート電位と電源電位または接地電位間の平滑容量とすることが可能となる。この場合、容量セル部４のキャパシタにかかる電圧がＤＲＡＭ３内部のメモリセルのキャパシタにかかる電圧と同一であるため、ＤＲＡＭ３のメモリセルアレイの一部をそのまま容量セル部４に適用することが可能となる。
【００７８】
また本実施の形態では、ビット線とワード線を異なる電圧構成としたが、異なる配線層で形成されるビット線とワード線の交差点ごとに、ビット線とワード線をコンタクト接続することにより、より少ない工数により、アレイ状ＤＲＡＭセルを容量セルとして適用することが可能となる。この場合、端子ＶＢＬとＶＷＬは電気的に接続（ショート）され、同一電位（例えばＶＤＤ）に接続される。ビット線の電圧（ＶＢＬ）とセルプレート電圧（ＶＭＰ）間の容量が、ＤＲＡＭのメモリセルアレイのビット線とワード線の交差点にコンタクトを配置するだけで容易に作成できる（ただし、ＶＢＬはトランスファーゲートの閾値分だけ電圧が減る）。
【００７９】
また、各容量セルの用途を接続するワード線ごとに変更した構成とすることもできる。この場合、複数のワード線を第１と第２のワード線に分け、第１と第２のワード線を共通に接続せずに、それぞれを別々に共通に接続し、第１のワード線と第２のワード線に異なる電位を与える。例えば第１のワード線は常にＶＤＤとし、第１のワード線側の容量を平滑容量とし、第２のワード線側の容量をアナログ系回路の容量として使用するため第２のワード線の電圧を適宜変更したりする。あるいは、第１のワード線側の容量のみを平滑容量とし、第２のワード線は常にＶＳＳとし、ビット線をセンスアンプに接続して参照電圧用として使用する。これは実施の形態３の構成において有効である。
【００８０】
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体装置の構成例を示す図である。図３において、半導体装置１はロジック部２、ＤＲＡＭ３、容量セル部４、容量セル部４に電圧を供給する内部電圧発生回路５、６を備えている。
【００８１】
容量セル部４は外部端子としてＣＴＲＬ、ＶＷＬ、ＶＢＬ、ＶＢＬＸ及びＶＭＰを有し、端子ＣＴＲＬは電源立ち上げ後一定期間“Ｈ”（ハイレベル）に設定されその後“Ｌ”（ローレベル）に変化するリセット信号ＲＳＴを入力とするインバータの出力信号と接続され、ＶＢＬは電源電位ＶＤＤと接続され、ＶＢＬＸは接地電位ＶＳＳと接続され、ＶＷＬ及びＶＭＰはそれぞれ内部電圧発生回路５、６からの出力電位ＶＰＰ、ＶＣＰと接続されている。ここで容量セル部４の端子ＶＷＬの入力電位ＶＰＰは、実施の形態１と同様に電源電位ＶＤＤよりもＤＲＡＭセル４１のトランスファーゲートであるＮＭＯＳ４１１の閾値電圧分以上高電位に、ＶＣＰはＤＲＡＭ３で使用されるセルプレート電位と同一レベルの電位に設定されている。なお、リセット信号ＲＳＴはロジック部２から入力される信号で、ＤＲＡＭ３へも入力される。
【００８２】
図４は容量セル部４の構成図を示したものであり、実施の形態１と同様な構成をとるＤＲＡＭセル４１がアレイ状に配置された構成をとる。この容量セル部４のＤＲＡＭセルアレイ上は紙面上下方向にＤＲＡＭセル４１の端子ＭＧと接続する複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・が配線され、各ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・は端子ＣＴＲＬに入力されるリセット信号ＲＳＴが“Ｈ”から“Ｌ”に変化すると、遅延回路４３により時間差τをおいて、電圧ＶＤＤの信号を電圧ＶＰＰの信号に変更するレベルシフタを含むワードドライバ４４により次々と（図４の例では２本ずつ）順に端子ＶＷＬの入力電位ＶＰＰに立ち上がる。ワードドライバ４４には、前述のように電圧をＶＤＤからＶＰＰに変更するレベルシフタが含まれており、端子ＶＷＬにはＶＰＰが供給され、端子ＣＴＲＬの信号に応じて出力する。
【００８３】
またＤＲＡＭセルアレイ上の横方向には、ＤＲＡＭセルアレイの一端から配線されＤＲＡＭセル４１の端子ＭＣと接続するビット線ＢＬ１、ＢＬ２、・・・と、同様にＤＲＡＭセルアレイの他端から配線され、ＤＲＡＭセル４１の端子ＭＣと接続するビット線ＢＬＸ１、ＢＬＸ２、・・・とが交互に配置され、それぞれ端部において共通ビット線ＭＢＬ、ＭＢＬＸとして共通化され、端子ＶＢＬ、ＶＢＬＸと接続している。またＤＲＡＭセル４１の端子ＭＰと接続する複数のセルプレート配線もＤＲＡＭセルアレイ上を配線し、端子ＶＭＰと接続している。
【００８４】
ここで、容量セル部４の端子ＶＷＬの入力電位ＶＰＰは、電源電位ＶＤＤよりＮＭＯＳ４１１の閾値電圧分以上高電位に設定されており、接続されているワード線が電位ＶＰＰに立ち上がるとＤＲＡＭセル４１のＮＭＯＳ４１１は常にＯＮ状態となる。したがって、端子ＶＢＬから入力された電源電位ＶＤＤがそのまま、端子ＶＢＬと接続するＤＲＡＭセル４１のキャパシタ４１２に伝えられ、そのキャパシタ４１２は電位ＶＤＤと端子ＶＭＰから入力したＶＣＰ間の平滑容量として働く。同様に端子ＶＢＬＸと接続するＤＲＡＭセル４１のキャパシタ４１２は電位ＶＳＳとＶＣＰ間の平滑容量として働く。このようにＤＲＡＭセル４１のキャパシタ４１２にかかる電圧はＤＲＡＭ３と同一であるため、ＤＲＡＭ３内部で使用するアレイ状ＤＲＡＭセルをそのまま電位ＶＤＤ，ＶＣＰ間、ＶＣＰ，ＶＳＳ間の平滑容量として適用することが可能となる。
【００８５】
このように本実施の形態によれば、アレイ上に配置したＤＲＡＭセル４１のキャパシタにかかる電圧をＤＲＡＭ３と同一の電圧とできるので、ＤＲＡＭ３のアレイ状ＤＲＡＭセルを電源ＶＤＤ，ＶＣＰ間、ＶＣＰ，ＶＳＳ間の平滑容量としてそのまま適用することが可能となり、平滑容量を確保する上で小面積化を図ることができる。
【００８６】
また、各ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・は遅延回路４３により時間差τをおいて、ワードドライバ４４により次々と電位ＶＰＰに立ち上がるので、各ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・に接続されるＤＲＡＭセル４１のＮＭＯＳ４１１が大電流を流すことはない。
【００８７】
また本実施の形態では、ビット線を接続した端子ＶＢＬとＶＢＬＸにそれぞれ電位ＶＤＤ、ＶＳＳを入力したが、半導体装置１が有する複数の電圧をそれぞれ入力することにより、容量セル部４を複数の電圧に対する平滑容量とすることも可能である。
【００８８】
なお、本実施の形態では容量セル部４の接続端子ＶＷＬ、ＶＭＰに入力される電圧を半導体装置１の内部電圧発生回路５、６で発生したが、外部から供給、あるいは半導体装置１内部のＤＲＡＭ３から供給しても構わない。
【００８９】
またＤＲＡＭセルアレイはいわゆる開放型ビット線構造となっているが、同一端からビット線を配線するいわゆる折り返し型ビット線構造でもよいことは言うまでもない。
【００９０】
（実施の形態３）
図５は、本発明の実施の形態３に係る半導体装置の構成例を示す図である。半導体装置１の内部に備えられた半導体記憶装置７は、メモリセルブロック８、制御ブロック９及びロウデコーダブロック１０を有している。
【００９１】
図６はメモリセルブロック８の構成を示した図で、１１ａ、１１ｂはアレイ状にＤＲＡＭセル４２が配置されたセルアレイである。ＤＲＡＭセル４２は、ＤＲＡＭセル４１（図２，図４）同様にＮＭＯＳ４１１とキャパシタ４１２からなるが、そのストレージノードが接続端子ＭＳとして外部と接続できるようになっている。１２ａ、１２ｂはセンスアンプ１００を配列したセンスアンプブロックである。
【００９２】
セルアレイ１１ａは、センスアンプ１００とビット線ＢＬ１、ＢＬ２を介して接続し、センスアンプ１００に接続しないビット線ＢＬＸ１、ＢＬＸ２は半導体記憶装置７が有するプリチャージ電位ＶＢＰに、ＤＲＡＭセル４２のプレート配線の電圧ＭＣＰは、半導体記憶装置７のセルプレート電位ＶＣＰに接続される。またセルアレイ１１ａに配置されたＤＲＡＭセル４２は各々の接続端子ＭＳ同士を接続し、共有化している。
【００９３】
セルアレイ１１ｂは、２つのＤＲＡＭセル４２の接続端子ＭＳを接続し、１つのキャパシタに対し、２つのトランスファーゲートを有するメモリセル構造をとり、選択されるワード線によって、読み出し電荷がビット線ＢＬａ１、ＢＬａ２、あるいはビット線ＢＬｂ１、ＢＬｂ２のいずれかに現れ、センスアンプブロック１２ａ、あるいは１２ｂに配置されたセンスアンプ１００により増幅される構成となっている。
【００９４】
センスアンプブロック１２ａ内に配置されたセンスアンプ１００に接続するビット線の容量を等しくするために、セルアレイ１１ａ、１１ｂのビット線ＢＬ１、ＢＬ２及びＢＬａ１、ＢＬａ２には等しい数のＤＲＡＭセル４２を接続している。またビット線ＢＬ１、ＢＬ２は、セルアレイ１１ｂのＤＲＡＭセル４２からの読み出し電圧に対する参照電圧用として使用するため、ビット線ＢＬ１、ＢＬ２に接続されたＤＲＡＭセル４２に接続するワード線ＤＷＬ２、ＤＷＬ４を常時接地電位ＶＳＳに接続し、トランスファーゲートであるＮＭＯＳ４１１は常時ＯＦＦ状態とする構成となっている。
【００９５】
他方ビット線ＢＬＸ１、ＢＬＸ２と接続されたＤＲＡＭセル４２に接続するワード線ＤＷＬ１、ＤＷＬ３はそれぞれ半導体記憶装置７が有するワード線昇圧電位ＶＰＰに常時接続されており、トランスファーゲートであるＮＭＯＳ４１１は常時ＯＮ状態であり、ビット線ＢＬＸ１、ＢＬＸ２から入力されたプリチャージ電位ＶＢＰがそのままキャパシタ４１２に伝えられ、キャパシタ４１２は電位ＶＢＰ，ＶＣＰ間の平滑容量として働く。さらにワード線ＤＷＬ１、ＤＷＬ３に接続されたＤＲＡＭセル４２とワード線ＤＷＬ２、ＤＷＬ４に接続されたＤＲＡＭセル４２の接続端子ＭＳが共有化されるため、セルアレイ１１ａに配置された全てのＤＲＡＭセル４２のキャパシタにビット線ＢＬＸ１、ＢＬＸ２の電位ＶＢＰが伝えられ平滑容量として働くこととなる。なお、半導体記憶装置７が有するワード線昇圧電位ＶＰＰは、実施の形態１，２におけるＶＰＰ、すなわち電源電位ＶＤＤよりもＤＲＡＭセル４２のＮＭＯＳ４１１の閾値電圧分以上高い電位と同じである。
【００９６】
このように本実施の形態によれば、半導体記憶装置７のセルアレイ１１ａに配置され、センスアンプと接続されないビット線に接続するＤＲＡＭセル４２のワード線を高電圧にし、ＤＲＡＭセルのストレージノード（ＭＳ）を接続することにより、キャパシタを電源ＶＢＰ、ＶＣＰ間の平滑容量として適用することが可能となり、この平滑容量を確保するための面積を削減できる。
【００９７】
また本実施の形態では、ビット線ＢＬＸ１、ＢＬＸ２、及びプレート配線をそれぞれ電位ＶＢＰ、ＶＣＰに接続したが、代わりにいずれか一方に電源電位ＶＤＤ、他方に接地電位ＶＳＳを接続することによりＤＲＡＭセル４２を電位ＶＤＤ，ＶＳＳに対する平滑容量とすることも可能である。ここで、ビット線ＢＬＸ１、ＢＬＸ２を接地電位ＶＳＳとし、プレート配線を電源電位ＶＤＤとする場合には、ワード線ＤＷＬ１、ＤＷＬ３にＮＭＯＳ４１１の閾値分以上の電位を入力する構成とすることができ、電源電位より高い電位ＶＰＰを必要とせずにＤＲＡＭセル４２のキャパシタ４１２をＶＤＤ，ＶＳＳ間の平滑容量とすることが可能である。
【００９８】
またビット線ＢＬＸ１、ＢＬＸ２とプレート配線とのどちらか一方をセルプレート電位、もう一方を電源電位あるいは接地電位とすることにより、セルアレイ１１ａ、１１ｂで配置するＤＲＡＭセル４２のキャパシタの耐圧を同一にすることができるので、セルアレイ１１ｂで使用するＤＲＡＭセルのキャパシタをそのままセルアレイ１１ａで平滑容量として適用することが可能となる。その場合、プレート配線から参照電圧として使用されるビット線ＢＬ１、ＢＬ２に対するノイズの影響も考えると、プレート配線はセルプレート電位とし、ビット線ＢＬＸ１、ＢＬＸ２を電源電位ＶＤＤまたは接地電位ＶＳＳにすることが望ましい。
【００９９】
また実施の形態１、２同様、ビット線ＢＬＸ１、ＢＬＸ２、及びプレート配線の電圧を半導体装置が有する複数の電圧に変更することにより、容易に複数の電圧に対する平滑容量とすることが可能である。
【０１００】
なお、本実施の形態では、セルアレイ１１ａに配置されたＤＲＡＭセル４２の複数の接続端子ＭＳを接続したが、セルアレイ１１ｂに配置されたものと同様に２つのＤＲＡＭセルごとに、ストレージノードを共有化する構成でもよい。その場合は、セルアレイ１１ｂをそのままセルアレイ１１ａとして適用することが出来るので少ない工数により、容量を構成することが可能となる。
【０１０１】
またセルアレイ１１ｂに配置されたＤＲＡＭセル４２のストレージノードを接続したメモリセル構造としたが、配置構成が同様であれば１Ｔ１Ｃ型構造であってもよいことは言うまでもない。
【０１０２】
（実施の形態４）
本発明の実施の形態４に係る半導体装置は、実施の形態３と同様の図５で示される。図７は本実施の形態の半導体装置１が有する半導体記憶装置７のメモリセルブロック８の構成を示した図で、１１ａは図２や図４と同じ構成のＤＲＡＭセル４１がアレイ状に配置されたセルアレイである。１１ｂはＤＲＡＭセル４２がアレイ状に配置されたセルアレイであり、図６のセルアレイ１１ｂと同じ構成である。セルアレイ１１ａにおいて、センスアンプ１００に接続しないビット線ＢＬＸ１、ＢＬＸ２は共通化され、半導体記憶装置７の有するＰＯＲ（パワーオンリセット）回路１３の端子ＶＲＥＦに接続される。さらにビット線ＢＬＸ１、ＢＬＸ２に接続するＤＲＡＭセル４１に接続するワード線ＤＷＬ１、ＤＷＬ３が共通化され、電源電位ＶＤＤに接続される。またセルプレート配線（ＭＣＰ）は接地電位ＶＳＳに接続されている。
【０１０３】
図８はＰＯＲ回路１３の構成図を示したもので、ＤＲＡＭセル４１のトランスファーゲートであるＮＭＯＳ４１１と同等な閾値を有するＮＭＯＳトランジスタ１３１のゲート及びソース電極に電位ＶＤＤが、ドレイン電極に端子ＶＲＥＦが接続され、インバータ１３３の入力信号となっている。１３４はドライバ（バッファ）である。ＮＭＯＳトランジスタ１３２は予備素子で、１３１とは異なるゲート長、ゲート幅から構成され、メタル配線を変更することにより、ＶＲＥＦへの電流を制御することができるようになっている。トランジスタのサイズを変更することにより電流特性が変化するため、ＰＯＲ回路がリセット信号を出力するタイミングを変更できる。１３２等の予備のトランジスタとして、ゲート長、ゲート幅の異なるトランジスタをいくつか配置し、調整を行うことができる。
【０１０４】
電源ＶＤＤが投入され、トランジスタ１３１の閾値以上になると、ＤＲＡＭセル４１のキャパシタ４１２に電荷が蓄積される。キャパシタ４１２に十分な電荷が蓄積され、ＶＤＤに対してＶＲＥＦがインバータ１３３のスイッチングレベルを越えると、ＰＯＲ信号が出力される。
【０１０５】
このように本実施の形態によれば、半導体記憶装置７に配置され、センスアンプ１００と接続されないＤＲＡＭセル４１をＰＯＲ信号の発生に必要な電荷蓄積用の容量として用いることが可能となり、この容量を確保するための面積を削減できる。
【０１０６】
また、図２に示す構成の容量セル部を設けても、ＰＯＲ信号の発生に必要な電荷蓄積用の容量を小面積で確保することができる。この場合、図２のビット線の接続端子ＶＢＬをＰＯＲ回路１３の端子ＶＲＥＦに接続し、図２の端子ＶＷＬを電源電位ＶＤＤに接続し、図２の端子ＶＭＰを接地電位ＶＳＳに接続すればよい。
【０１０７】
上記の実施の形態１〜４では、トランスファーゲートとする１つのＮＭＯＳトランジスタ４１１と１つのキャパシタ４１２とからなるＤＲＡＭセルを用いているが、トランジスタのゲート容量よりも大きい容量値を持つキャパシタとＰＭＯＳトランジスタなどＮＭＯＳトランジスタ以外のトランスファーゲートから構成されるメモリセルを用いることもできる。
【０１０８】
【発明の効果】
以上説明したように、本発明によれば、アレイ上に配置されたＤＲＡＭセルを半導体装置の有する複数の電圧に対する平滑容量として適用することが可能となる。またＤＲＡＭセルの共通化されたビット線、ワード線の電圧を制御することにより、制御信号発生のための容量素子として適用できるという格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成図
【図２】本発明の実施の形態１における半導体装置に備えられた容量セル部の構成図
【図３】本発明の実施の形態２における半導体装置の構成図
【図４】本発明の実施の形態２における半導体装置に備えられた容量セル部の構成図
【図５】本発明の実施の形態３における半導体装置の構成図
【図６】本発明の実施の形態３における半導体装置に備えられた半導体記憶装置のメモリセルブロックの構成図
【図７】本発明の実施の形態４における半導体装置に備えられた半導体記憶装置のメモリセルブロックの構成図
【図８】本発明の実施の形態４における半導体装置に備えられたＰＯＲ回路の構成図
【図９】従来の半導体装置の構成図
【図１０】従来の半導体装置に備えられた平滑容量の構成図
【符号の説明】
１ 半導体装置
２ ロジック部
３ ＤＲＡＭ
４ 容量セル部
５ 内部電圧（ＶＰＰ）発生回路
６ 内部電圧（ＶＣＰ）発生回路
７ 半導体記憶装置
８ メモリセルブロック
９ 制御ブロック
１０ ロウデコーダブロック
１１ａ，１１ｂ セルアレイ
１２ａ，１２ｂ センスアンプブロック
１３ ＰＯＲ回路
４１，４２ ＤＲＡＭセル
４３ 遅延回路
４４ ワードドライバ
１００ センスアンプ
１３１，１３２ ＮＭＯＳトランジスタ
１３３ インバータ
１３４ バッファ
４１１ ＮＭＯＳトランジスタ（トランスファーゲート）
４１２ キャパシタ
Ｃ 容量素子
ＶＷＬ，ＶＢＬ，ＶＢＬＸ，ＶＭＰ，ＣＴＲＬ 容量セル部の接続端子
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＶＰＰ ワード線昇圧電位
ＶＣＰ セルプレート電位
ＶＢＰ プリチャージ電位
ＲＳＴ リセット信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線
ＷＬａ１，ＷＬｂ１，ＷＬａ２，ＷＬｂ２ ワード線
ＤＷＬ１，ＤＷＬ２，ＤＷＬ３，ＤＷＬ４ ワード線
ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２ ビット線
ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬａ２ ビット線
ＭＢＬ，ＭＢＬＸ 共通化されたビット線
ＭＣＰ 共通化されたプレート配線
ＶＲＥＦ ＰＯＲ回路の接続端子

Claims (29)

1. ロジック部と、メモリとして動作するメモリ部と、容量として利用される容量セル部とを有し、
   前記メモリ部及び前記容量セル部は、列方向に並んで配置した複数のビット線と、行方向に並んで配置した複数のワード線と、前記ビット線とワード線との交差点に配置され、前記ビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、前記トランスファーゲートの制御端子を前記ワード線に接続した複数のメモリセルを備え、
   前記容量セル部のみにおいて、前記複数の全てのビット線、前記複数の全てのワード線、前記複数のメモリセルのキャパシタに接続される全てのプレート配線をそれぞれ共通に接続し、共通接続されたプレート配線と共通接続されたビット線にそれぞれの所定の電位を与え、共通接続されたワード線に前記トランスファーゲートを導通状態にする電位を与えるようにしたことを特徴とする半導体装置。
2. 前記トランスファーゲートは１つのトランジスタからなることを特徴とする請求項１記載の半導体装置。
3. トランスファーゲートである前記トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２記載の半導体装置。
4. 前記共通接続されたワード線に与える電位は、前記共通接続されたビット線の電位に対しトランスファーゲートである前記ＮＭＯＳトランジスタの閾値分以上高い電位であることを特徴とする請求項３記載の半導体装置。
5. 前記共通接続されたワード線に与える電位を発生するワード線電位発生回路を有することを特徴とする請求項１記載の半導体装置。
6. 複数の電位を用いる他の回路を備え、前記他の回路で用いる複数の電位のうちの２つの異なる電位を前記共通接続されたビット線と前記共通接続されたプレート配線に与え、前記ビット線に与える電位を前記プレート配線に与える電位よりも高電位とすることを特徴とする請求項１記載の半導体装置。
7. 前記ビット線の電位を電源電位、前記プレート配線の電位を接地電位とすることを特徴とする請求項６記載の半導体装置。
8. 複数の電位を用いる他の回路を備え、前記他の回路で用いる複数の電位のうちの２つの異なる電位を前記共通接続されたビット線と前記共通接続されたプレート配線に与え、前記ビット線に与える電位を前記プレート配線に与える電位よりも低電位とすることを特徴とする請求項１記載の半導体装置。
9. 前記ビット線の電位を接地電位、前記プレート配線の電位を電源電位とすることを特徴とする請求項８記載の半導体装置。
10. 前記共通接続されたビット線と前記共通接続されたワード線とは異なる配線層で配線され、前記ビット線と前記ワード線との交差部分をコンタクトによりショートさせたことを特徴とする請求項１記載の半導体装置。
11. 前記共通接続された複数のワード線を第１と第２のワード線に分け、前記第１のワード線と前記第２のワード線とを共通に接続せずにそれぞれを別々に共通に接続したことを特徴とする請求項１記載の半導体装置。
12. 前記第２のワード線は前記第１のワード線とは異なる電位が与えられることを特徴とする請求項１１記載の半導体装置。
13. 前記容量セル部における前記複数のビット線を第１と第２のビット線に分け、前記第１のビット線、前記第２のビット線をそれぞれ共通に接続し、前記第１のビット線と前記第２のビット線にそれぞれの所定の電位を与えるようにしたことを特徴とする請求項１記載の半導体装置。
14. 前記第１のビット線と前記第２のビット線に与える電位は異なることを特徴とする請求項１３記載の半導体装置。
15. 前記容量セル部におけるワード線にトランスファーゲートを導通状態にする電位を与えはじめるときに、前記電位を与え始めるタイミングが前記容量セル部 における全てのワード線に対し同時とならないようにタイミングをずらして与えることを特徴とする請求項１３または１４記載の半導体装置。
16. 前記容量セル部におけるワード線にトランスファーゲートを導通状態にする電位を与えはじめるときに、１本または複数本のワード線毎に順次タイミングをずらして与えることを特徴とする請求項１３または１４記載の半導体装置。
17. 前記第１、第２のビット線はそれぞれ前記容量セルアレイの両側の異なる端部から配線され、交互に前記容量セルアレイ上に配置されることを特徴とする請求項１３、１４、１５または１６記載の半導体装置。
18. ロジック部と、メモリとして動作するメモリ部と、容量として利用される容量セル部とを有し、
    前記メモリ部及び前記容量セル部は、列方向に交互に並んで配置した複数の第１および第２のビット線と、行方向に交互に並んで配置した複数の第１および第２のワード線と、
    前記第１のビット線と前記第１のワード線との交差点に配置され、前記第１のビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、前記トランスファーゲートの制御端子を前記第１のワード線に接続した複数の第１のメモリセルと、前記第２のビット線と前記第２のワード線との交差点に配置され、前記第２のビット線とプレート配線との間に直列接続されたトランスファーゲートとキャパシタを有し、前記トランスファーゲートの制御端子を前記第２のワード線に接続した複数の第２のメモリセルとを備え、
    前記容量セル部とメモリ部の間に配置され、前記容量セル部における第２のビット線と前記メモリ部における第２のビット線とに接続したセンスアンプとを備え、
    前記容量セル部のみにおいて、
    前記複数の全ての第１のビット線、前記複数の全ての第１のワード線、前記複数の第１のメモリセルのキャパシタに接続される全てのプレート配線をそれぞれ共通に接続し、前記共通接続されたプレート配線と前記共通接続された第１のビット線にそれぞれの所定の電位を与え、前記共通接続された第１のワード線に前記トランスファーゲートを導通状態にする電位を与えるようにしたことを特徴とする半導体装置。
19. 前記容量セル部における複数の第２のワード線を接地電位にすることを特徴とする請求項１８記載の半導体装置。
20. 前記共通接続された第１のビット線の電位を前記メモリ部のプリチャージ電位とし、前記共通接続されたプレート配線の電位を前記メモリ部のセルプレート電位とすることを特徴とする請求項１９記載の半導体装置。
21. 前記メモリ部は複数の電位を用い、前記メモリ部で用いる複数の電位のうちの２つの異なる電位を前記共通接続された第１のビット線と前記共通接続されたプレート配線に与え、前記第１のビット線に与える電位を前記プレート配線に与える電位よりも高電位とすることを特徴とする請求項１９記載の半導体装置。
22. 前記共通接続された第１のビット線の電位を前記メモリ部の電源電位、プレート配線の電位を前記メモリ部の接地電位とすることを特徴とする請求項２１記載の半導体装置。
23. 前記容量セル部における第１のワード線の電位を前記メモリ部のワード線昇圧電位とすることを特徴とする請求項２０記載の半導体装置。
24. 前記メモリ部は複数の電位を用い、前記メモリ部で用いる複数の電位のうちの２つの異なる電位を前記共通接続された第１のビット線と前記共通接続されたプレート配線に与え、前記第１のビット線に与える電位を前記プレート配線に与える電位よりも低電位とすることを特徴とする請求項１９記載の半導体装置。
25. 前記共通接続された第１のビット線の電位を前記メモリ部の接地電位、前記共通接続されたプレート配線の電位を前記メモリ部の電源電位とすることを特徴とする請求項２４記載の半導体装置。
26. 前記共通接続された第１のビット線と前記共通接続されたプレート配線のいずれか一方を前記メモリ部のセルプレート電位とし、他方を前記メモリ部の電源電位または接地電位とすることを特徴とする請求項１９記載の半導体装置。
27. 前記容量セル部における第１と第２のメモリセルのストレージノードを共通に接続するとともに、前記第１と第２のメモリセルのプレート配線を共通に接続したことを特徴とする請求項１９記載の半導体装置。
28. 前記共通接続された第１のビット線の電位を制御する制御回路と、前記共通接続された第１のビット線の電位に応じて制御信号を出力する出力回路とを備えていることを特徴とする請求項１８記載の半導体装置。
29. 前記制御回路と前記出力回路から構成される回路はパワーオンリセット回路であることを特徴とする請求項２８記載の半導体装置。

Images