JP5700907B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置のメモリセルアレイにおいて、メモリセルからビット線にデータを読み出す際、あるいはメモリセルにデータを書き込み・再書き込み（リフレッシュ）する際に、情報記憶用キャパシタの対向電極であるプレートの電位に発生する電圧ノイズを低減する技術に関する。
従来からＤＲＡＭ（Dynamic Random Access Memory）混載ロジックＬＳＩ（Large Scale Integration）において、ＤＲＡＭメモリセルのキャパシタの構造を用いて、平滑容量や、論理回路用の容量を、面積効率良く形成する技術が知られている。
特許文献１には、ＤＲＡＭセルアレイの複数のワード線、及び複数のビット線をそれぞれ共通化し、例えば共通化したビット線の端子に電源電位ＶＤＤ（以降、ＶＤＤと称して説明する。）を与え、共通のセルプレート端子に接地電位ＶＳＳ（以降、ＶＳＳと称して説明する。）を与え、共通化したワード線の端子にＶＤＤよりＤＲＡＭセルの選択ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの閾値電圧分以上高い電位を与え選択ＭＯＳトランジスタをオンさせることで、ＶＤＤ−ＶＳＳ間の平滑容量を形成する技術が開示されている。
しかし、この技術では平滑容量に選択ＭＯＳトランジスタのオン抵抗が直列に入るため、ＤＲＡＭの動作時に発生するような高周波ノイズに対しては効果が小さくなるという問題がある。また、メモリセルアレイとして動作しない平滑容量専用アレイとなるため、ＤＲＡＭの動作時にプレート電極に発生するプレートノイズを抑える目的には使いにくいという問題がある。その理由は、大規模なＤＲＡＭの場合、動作するメモリセルアレイと平滑容量専用アレイとの距離が離れてしまうためである。さらに、平滑容量専用アレイをメモリセルアレイとは別に設けるため、チップ面積の増加が避けられないという問題もある。
特許文献２には、ＤＲＡＭメモリセルのキャパシタと同一構造で構成されるキャパシタをロジック回路に配置し、平滑容量や論理回路に組み込まれる容量に使用するという技術が開示されている。しかし、この技術では平滑容量がＤＲＡＭメモリセルアレイ以外の領域に形成されるため、ＤＲＡＭの動作時に発生するプレートノイズを抑える目的には使いにくいという問題がある。その理由は、大規模なＤＲＡＭの場合、動作するメモリセルアレイと平滑容量との距離が離れてしまうためである。さらに、平滑容量をメモリセルアレイとは別に設けるため、チップ面積の増加が避けられないという問題もある。
また、デカップリングキャパシタを用いてＤＲＡＭのアレイノイズを低減する技術が提案されている。
特許文献３には、メモリセルアレイ上に配置されるセンスアンプ用の電源線とグラウンド線をメッシュ上に配線した上で互いにくし型に形成し、入れ子構造にして電源−グラウンド間のデカップリング容量を効率的に形成する技術が開示されている。しかし、この技術をセルプレートのデカップリングキャパシタに応用するためには配線の領域が不足して十分な効果が得られないという問題がある。
特許文献４には、メモリセルアレイ内に形成された容量に電荷を蓄えその電荷を用いてセンスアンプ用電源を駆動する技術が開示されている。しかし、この技術はセンスアンプ用電源のピーク電流を低減することはできるが、固定電源であるセルプレートのデカップリングには適用できないという問題がある。
一方、ロジックの空きエリアを利用してデカップリングキャパシタを効率的に形成する技術も知られている。
特許文献５には、周辺回路領域の空きエリアに加工寸法ばらつき抑制のためのダミーゲートを配置し、そのゲート容量を電源―グラウンド間のデカップリングキャパシタとして利用する技術が開示されている。しかし、この技術はメモリセルアレイの外部に形成されるため、セルプレートに対して寄生抵抗が増大する。従って、セルプレートのデカップリングキャパシタとしては効率が悪いという問題がある。
特開２００３−３３２５３２号公報 特開平１１−２１４６４９号公報 特開平５−１７４５７８号公報 特開２０００−３４８４８８号公報 特開２００５−１６７０３９号公報
本発明は、このような事情に鑑みてなされたもので、その目的は、半導体記憶装置のメモリセルアレイにおいて、メモリセルからビット線にデータを読み出す際、あるいはメモリセルにデータを書き込み・再書き込み（リフレッシュ）する場合に、情報記憶用キャパシタの対向電極であるプレートの電位に発生する電圧ノイズを低減させることを可能とする半導体記憶装置を提供することにある。
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、選択用ＭＯＳトランジスタと情報記憶用キャパシタからなるメモリセルであって、前記選択用ＭＯＳトランジスタのゲート電極がワード線に接続され、前記選択用ＭＯＳトランジスタのドレイン電極が前記情報記憶用キャパシタの一方の電極に接続され、前記選択用ＭＯＳトランジスタのソース電極がビット線に接続されている複数のメモリセルがアレイ状に配置されているメモリセルアレイと、前記ワード線の端部に接続され、前記ワード線を駆動するワード線ドライバと、前記ビット線の端部に接続され、前記メモリセルから読み出される信号電圧をセンス増幅するセンスアンプと、前記メモリセルアレイと前記ワード線ドライバとの境界領域又は／及び前記メモリセルアレイと前記センスアンプとの境界領域に配置される複数の第１のダミーキャパシタと、を有し、前記第１のダミーキャパシタの一方の電極が共通に接続されるとともに第１の電位が印加され、前記情報記憶用キャパシタの他方の電極と前記第１のダミーキャパシタの他方の電極とが共通に接続されるとともに第２の電位が印加される、ことを特徴とする半導体記憶装置である。
請求項２に記載の発明は、前記第１のダミーキャパシタが、前記情報記憶用キャパシタと同一構造かつ同一ピッチで配置される、ことを特徴とする請求項１に記載の半導体記憶装置である。
請求項３に記載の発明は、前記境界領域に配置される前記第１のダミーキャパシタが、前記情報記憶用キャパシタの下部電極が形成される場合において、前記形成される下部電極の寸法ばらつきを吸収するためのダミーパターンである、ことを特徴とする請求項１または請求項２に記載の半導体記憶装置である。
請求項４に記載の発明は、前記情報記憶用キャパシタの下部電極が、リソグラフィまたはドライエッチングにより形成される、ことを特徴とする請求項３に記載の半導体記憶装置である。
請求項５に記載の発明は、前記半導体記憶装置は、前記メモリセルアレイの内部に配置され、前記ビット線方向に配置されている第２のダミーキャパシタ、を有し、前記第２のダミーキャパシタの一方の電極が共通に接続されるとともに前記第１の電位が印加され、前記情報記憶用キャパシタの他方の電極と前記第２のダミーキャパシタの他方の電極とが共通に接続されるとともに前記第２の電位が印加される、ことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置である。
請求項６に記載の発明は、前記第２のダミーキャパシタが、前記第１のダミーキャパシタと同一構造かつ同一ピッチで配置される、ことを特徴とする請求項５に記載の半導体記憶装置である。
請求項７に記載の発明は、前記第２の電位を、前記第２の電位より低い第３の電位と前記第３の電位より高い第４の電位とのほぼ中間の電位とし、前記第１の電位を前記第３の電位とする、ことを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置である。
請求項８に記載の発明は、前記第２の電位を、前記第２の電位より低い第３の電位と前記第３の電位より高い第４の電位のほぼ中間の電位とし、前記第１の電位を前記第４の電位とする、ことを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置である。
請求項９に記載の発明は、前記第３の電位及び前記第４の電位を、前記情報記憶用キャパシタの一方の電極に書き込まれるロウレベル及びハイレベルの電位とする、ことを特徴とする請求項７または請求項８に記載の半導体記憶装置である。
請求項１０に記載の発明は、前記ワード線と前記ビット線とが直交している、ことを特徴とする請求項１から請求項９のいずれかに記載の半導体記憶装置である。
この発明によれば、メモリセルアレイとワード線ドライバやセンスアンプとの境界領域に配置され、リソグラフィやドライエッチング時の寸法ばらつきを吸収するためのダミーキャパシタの一方の電極をＶＳＳなどの固定電位に接続し、プレート電源の平滑容量を形成することでプレートノイズを低減する効果を奏する。
また、本発明によれば、メモリセルアレイとプレート電源の平滑容量との距離が近いため、プレート電源の平滑容量のチップ面積を増大させることなく、メモリセルアレイに対する読み書きの場合に発生するプレートノイズを抑える効果を奏する。
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体記憶装置の回路図であり、ダミーキャパシタを用いたプレート電源平滑容量を含んだＤＲＡＭメモリセルアレイの一部を示す回路図である。この図１では、アレイＰとアレイＱとの隣接する２つのアレイを例示している。また、ここでは、半導体記憶装置としてＤＲＡＭの場合について説明する。
図１に示されるように、半導体記憶装置は、単位アレイ毎にｎ本（以降、ｎは任意の自然数として説明する。）のワード線ＷＬ１〜ＷＬｎと、ｍ本（以降、ｍは任意の自然数として説明する。）のビット線ＢＬ１〜ＢＬｍと、ワード線ＷＬ１〜ＷＬｎとビット線ＢＬ１〜ＢＬｍとの交点にそれぞれ配置されるｍ×ｎ個のメモリセルＭＣ１１〜ＭＣｎｍと、選択されたワード線を駆動するワード線ドライバ（以降、ＷＬドライバとして説明する。）ＷＬＤ１〜ＷＬＤｎと、ビット線に読み出された信号電圧をセンス増幅するセンスアンプＳＡ１〜ＳＡｍとを有する。なお、このメモリセルＭＣ１１〜ＭＣｎｍが、メモリセルアレイである。
また、半導体記憶装置は、ＷＬドライバＷＬＤ１〜ＷＬＤｎとメモリセルアレイとの間の領域に、ワード線ＷＬ１〜ＷＬｎに対応してそれぞれ配置されたダミーキャパシタＤＣＭ１〜ＤＣＭｎを有する。このダミーキャパシタＤＣＭ１〜ＤＣＭｎにより、プレート電源の平滑容量が形成される。
ここでは、ワード線ＷＬ１〜ＷＬｎとビット線ＢＬ１〜ＢＬｍとは、互いに直交している。また、ｍ×ｎ個のメモリセルＭＣ１１〜ＭＣｎｍは、アレイ状に配置されている。
なお、本発明において「アレイ状に配置」とは、本実施形態のように、行と列との規則的な２次元状に（マトリクス状に）配置された場合のほか、１次元状に（一列に）配置された場合も含む。また、ｍ×ｎ個のメモリセルＭＣ１１〜ＭＣｎｍのアレイ状配置の態様は、規則的な配置に限られるものではない。たとえば、千鳥配置であってもよいし、不規則な配置であってもよい。
ＷＬドライバＷＬＤ１〜ＷＬＤｎは、対応するワード線ＷＬ１〜ＷＬｎの端部（ワード線端）に接続され、特に制限されないが、一例としては、ワード線ＷＬの１本毎に千鳥配置されて、ワード線ＷＬの端部に接続される。たとえば、ＷＬドライバＷＬＤ１〜ＷＬＤｎは、図面においては、単位アレイ内の上端と下端との領域に配置される。
なお、この実施形態においては、ＷＬドライバＷＬＤ１〜ＷＬＤｎが、ワード線ＷＬの１本毎に千鳥配置され、図面においては、単位アレイ内の上端と下端との２箇所の領域に配置される。そのため、ＷＬドライバＷＬＤ１〜ＷＬＤｎとメモリセルアレイとの間の領域に配置されるダミーキャパシタＤＣＭ１〜ＤＣＭｎも、単位アレイ内の上端と下端とに隣接する２箇所の領域に配置される（図中、符号ＡとＢとを参照）。
センスアンプＳＡ１〜ＳＡｍは、対応するビット線ＢＬ１〜ＢＬｍの端部（ビット線端）に接続され、特に制限されないが、一例としては、ビット線ＢＬの１本毎に千鳥配置されて、ビット線ＢＬの端部に接続される。たとえば、図面において、単位アレイ内の左端と右端との領域に配置される。
また、特に制限されないが、一例としてのセンスアンプＳＡ１〜ＳＡｍには、隣接する単位アレイのビット線ＢＬも接続され、いわゆるオープンビット線構成をとる。すなわち、センスアンプＳＡ１〜ＳＡｍは、隣接する２つのアレイに共有されている。
メモリセルＭＣ１１〜ＭＣｎｍのそれぞれを構成する情報記憶用キャパシタ（ＤＲＡＭキャパシタ）ＣＭの一方の電極は選択用ＭＯＳトランジスタＱＭのドレイン端子に接続され、情報記憶用キャパシタＣＭの他方の電極は単位アレイ内の全てのメモリセルに共通接続されてプレート電極ＰＬを構成する。
ダミーキャパシタＤＣＭ１〜ＤＣＭｎの一方の電極は、単位アレイ内で共通に接続され、接地電位ＶＳＳ又は電源電位ＶＤＤが供給（印加）される。また、ダミーキャパシタＤＣＭの他方の電極は、単位アレイ内で共通に接続されると共に、情報記憶用キャパシタＣＭのプレート電極ＰＬに接続され、ダミーキャパシタＤＣＭのプレート電極ＰＬを構成する。
プレート電極ＰＬには、電源電位ＶＤＤと接地電位ＶＳＳのほぼ中間電位であるプレート電源ＶＰＬが供給される。この結果、単位アレイ内の複数のダミーキャパシタＤＣＭ１〜ＤＣＭｎは全体としてプレート電源ＶＰＬの平滑容量を構成する。
また、上記電源電位ＶＤＤと接地電位ＶＳＳとをセンスアンプＳＡ１〜ＳＡｍに供給し、情報記憶用キャパシタＣＭに書き込まれるハイレベルの電位とロウレベルの電位とに設定することができる。この場合、プレート電源平滑容量に印加される電圧は情報記憶用キャパシタＣＭに印加される電圧と同じに設定することができるため、メモリセルと同等の信頼性を確保することができる。
図２は、メモリセルアレイと本発明によるダミーキャパシタＤＣＭを用いたプレート電源平滑容量の第１の実施例を示す断面図である。第１の実施例では、選択用ＭＯＳトランジスタはプレーナ型である。
図２（ａ）の断面図はメモリセルアレイ内のビット線ＢＬｍに沿った断面を示す。情報記憶用キャパシタＣＭの一方の電極（下部電極）はプラグを介して選択用ＭＯＳトランジスタＱＭのドレインに接続される。一方、情報記憶用キャパシタＣＭの他方の電極はプレート電極ＰＬとして、他の情報記憶用キャパシタＣＭと共用される。選択用ＭＯＳトランジスタＱＭのソースはプラグを介してビット線ＢＬｍに接続される。
図２（ｂ）の断面図はメモリセルアレイとＷＬドライバＷＬＤとの境界領域に配置されたダミーキャパシタＤＣＭのビット線ＢＬ方向の断面を示す。ダミーキャパシタＤＣＭの一方の電極（下部電極）はプラグを介してＶＳＳ配線に接続される。一方、ダミーキャパシタＤＣＭの他方の電極はプレート電極ＰＬとして、他の情報記憶用キャパシタＣＭと共用される。情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭとは、同じ製造工程により同じサイズで形成される。
図３は、メモリセルアレイと本発明によるダミーキャパシタＤＣＭを用いたプレート電源平滑容量の第２の実施例を示す断面図である。第２の実施例では、選択用ＭＯＳトランジスタはサラウンドゲート構造の縦型トランジスタである。
図３（ａ）の断面図はメモリセルアレイ内のビット線ＢＬｍに沿った断面を示す。情報記憶用キャパシタＣＭの一方の電極（下部電極）はプラグを介して選択用ＭＯＳトランジスタＱＭのドレイン（上部拡散層）に接続される。一方、情報記憶用キャパシタＣＭの他方の電極はプレート電極ＰＬとして、他の情報記憶用キャパシタＣＭと共用される。選択用ＭＯＳトランジスタＱＭのソース（下部拡散層）はトランジスタ下部に配置されたビット線ＢＬｍに接続される。
図３（ｂ）の断面図はメモリセルアレイとＷＬドライバＷＬＤとの境界領域に配置されたダミーキャパシタＤＣＭのビット線ＢＬ方向の断面を示す。ダミーキャパシタＤＣＭの一方の電極（下部電極）はプラグを介してＶＳＳ配線に接続される。一方、ダミーキャパシタＤＣＭの他方の電極はプレート電極ＰＬとして、他の情報記憶用キャパシタＣＭと共用される。情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭとは、同じ製造工程により同じサイズで形成される。
図４は情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭの下部電極の第１のレイアウトパターンを示す平面図である。どちらの下部電極も同じサイズでビット線方向、ワード線方向共に２Ｆピッチ（Ｆは最小寸法であり、ゲートピッチの１／２）でアレイ状に配置されている。メモリセルアレイとＷＬドライバＷＬＤとの境界に当たる単位アレイ内の上部と下部の領域には、ビット線ＢＬ方向にダミーキャパシタＤＣＭの下部電極が配置され、それ以外は情報記憶用キャパシタＣＭの下部電極である。図にはビット線ＢＬとＶＳＳ配線又はＶＤＤ配線、及びプレート電極ＰＬも示されている。
このように下部電極を微細なピッチ規則的に配置し、その周囲に比較的ゆるやかな配置で別のパターンが置かれる場合、境界領域の下部電極パターンが、フォトリソグラフィーの光学的な効果や、ドライエッチング時のマイクロローディング効果などで変形しやすい。そこで、境界領域にダミーパターンを配置し、本来のメモリセルの下部電極のパターンが変形することを防止する。本発明では、このダミーパターンをプレート電源ＶＰＬの平滑容量として活用することで、チップ面積を増加させることなくプレートノイズを効果的に低減することができる。
図５は情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭの下部電極の第２のレイアウトパターンを示す平面図である。どちらの下部電極も同じサイズでビット線方向、ワード線方向共に２Ｆピッチでアレイ状に配置されている。メモリセルアレイとＷＬドライバＷＬＤとの境界に当たる上部と下部の領域、及びセンスアンプとの境界に当たる左端と右端の領域には、それぞれビット線方向とワード線方向にダミーキャパシタの下部電極が配置されている。それ以外は図４と同様に情報記憶用キャパシタＣＭの下部電極、及びビット線とＶＳＳ配線又はＶＤＤ配線、及びプレート電極が示されている。
なお、同図中、ビット線上に配置されているダミーパターンは、図２に示すプレーナ型トランジスタを用いるメモリセルの場合には、下部電極とビット線がプラグで接続されない。一方、図３に示す縦型トランジスタを用いるメモリセルの場合には、下部電極とＶＳＳ配線又はＶＤＤ配線をプラグで接続することができる。
この例では、メモリセルアレイの周囲全体の境界領域にダミーパターンを配置しているため、本来のメモリセルの下部電極のパターンの変形を、より完全に防止することができる。併せて、このダミーパターンをプレート電源ＶＰＬの平滑容量として活用することで、チップ面積を増加させることなくプレートノイズをさらに効果的に低減することができる。
図６は、単位アレイ内にダミーキャパシタＤＣＭを配置する領域のバリエーションを示す図である。
図６（ａ）が図４に、図６（ｂ）は図５に相当するダミーキャパシタＤＣＭの配置図である。
図６（ｃ）は図６（ａ）の配置に対して、それぞれメモリセルアレイ内にビット線方向にさらにダミーキャパシタＤＣＭを追加した配置図である。
図６（ｄ）は図６（ｂ）の配置に対して、それぞれメモリセルアレイ内にビット線方向にさらにダミーキャパシタＤＣＭを追加した配置図である。
図６（ａ）から図６（ｄ）のいずれの場合においても、単位アレイ内において、図面において上端部と下端部との領域にＷＬドライバＷＬＤが配置され、図面において左端部と右端部との領域にセンスアンプＳＡが配置され、中央領域にメモリセルアレイが配置されている。
図６（ａ）においては、ダミーキャパシタＤＣＭは、図面において上端部と下端部との領域の２箇所の領域に配置されたＷＬドライバＷＬＤと、中央領域に配置されたメモリセルアレイとで挟まれた２箇所の境界領域に配置される。
また、図６（ｂ）においては、ダミーキャパシタＤＣＭは、図面において上端部と下端部との領域の２箇所の領域に配置されたＷＬドライバＷＬＤと、中央領域に配置されたメモリセルアレイとで挟まれた２箇所の境界領域に配置されるとともに、図面において左端部と右端部との領域に配置されたセンスアンプＳＡと、中央領域に配置されたメモリセルアレイとで挟まれた２箇所の境界領域に配置される。すなわち、ダミーキャパシタＤＣＭは、４箇所の領域に配置される。
また、図６（ｃ）においては、図６（ａ）において、さらに、メモリセルアレイをビット線方向で複数に分割し、分割したメモリセルアレイとメモリセルアレイとの間の領域にダミーキャパシタＤＣＭをそれぞれ配置している。このダミーキャパシタＤＣＭは、ビット線ＢＬ方向に配置されている。
また、図６（ｄ）においては、図６（ｂ）において、さらに、メモリセルアレイをビット線方向で複数に分割し、分割したメモリセルアレイとメモリセルアレイとの間の領域にダミーキャパシタＤＣＭをそれぞれ配置している。このダミーキャパシタＤＣＭは、ビット線ＢＬ方向に配置されている。
このようにすることで、より効果的にプレートノイズを低減することが可能となる。特に図３に示す縦型トランジスタを用いるメモリセルの場合のように、ワード線抵抗を低減するために、タングステン配線を用いたワード線シャント配線ＷＬＳ１〜ＷＬＳｎを用いる場合には、メモリセルアレイ内でワード線とワード線シャント配線を接続する領域が必要となる。この領域上にダミーキャパシタを配置すれば、チップ面積の増加を伴うことなく、より大容量の平滑容量を形成することが可能となるため、効果的である。
なお、説明してきた実施例は、ダミーキャパシタが１列の場合であるが、必要に応じて２列、あるいはそれ以上配置しても良いことは言うまでも無い。また、メモリセルの選択用トランジスタはＦｉｎや、溝の形をしたトランジスタであっても良い。さらに、キャパシタはクラウン形やトレンチ型など、種々のバリエーションをとることが可能である。
［効果の説明］
以上述べたように、本発明によるプレート電源平滑容量は、ＤＲＡＭセルとして動作するメモリセルアレイ内に平滑容量が配置されるため、ノイズ源と平滑容量との間の距離が近く寄生抵抗が少なくなるため、ノイズ削減効果が高いという効果がある。また、メモリセルアレイとワード線ドライバやセンスアンプとの境界領域に配置され、リソグラフィやドライエッチング時の寸法ばらつきを吸収するためのダミーキャパシタを利用して平滑容量を形成するため、新たな領域を設ける必要がなく、チップ面積が増加しないという効果がある。
さらに、ＤＲＡＭメモリセルのキャパシタを利用して平滑容量を形成するため、単位面積当たりの容量が大きく、少ない面積で十分な平滑容量を形成できるという効果がある。加えて、平滑容量に印加される電圧はメモリセル用のキャパシタと同じようにビット線振幅の半分にすることができるため、平滑容量としての信頼性も保たれるという効果もある。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
この発明の一実施形態による半導体記憶装置の構成を示すブロック図である。 メモリセルアレイとダミーキャパシタＤＣＭを用いたプレート電源平滑容量の第１の実施例を示す断面図である。 メモリセルアレイとダミーキャパシタＤＣＭを用いたプレート電源平滑容量の第２の実施例を示す断面図である。 情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭの下部電極の第１のレイアウトパターンを示す平面図である。 情報記憶用キャパシタＣＭとダミーキャパシタＤＣＭの下部電極の第２のレイアウトパターンを示す平面図である。 単位アレイ内にダミーキャパシタＤＣＭを配置する領域のバリエーションを示す図である。
符号の説明
ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＤＣＭ…ダミーキャパシタ、ＣＭ…情報記憶用キャパシタ、ＰＬ…プレート電極、ＶＤＤ…電源電位、ＶＳＳ…接地電位、ＱＭ…選択用ＭＯＳトランジスタ、ＷＬＳ…ワード線シャント配線

Claims (17)

  1. 情報記憶用キャパシタと前記情報記憶用キャパシタを選択する選択用トランジスタとからなるメモリセルであって、前記選択用トランジスタのゲート電極がそれぞれワード線に接続され、前記選択用トランジスタのドレイン電極が前記情報記憶用キャパシタの一方の電極にそれぞれ接続され、前記選択用トランジスタのソース電極がビット線にそれぞれ接続されている複数のメモリセルがアレイ状に配置されているメモリセルアレイと、
    前記ワード線の端部に接続され、前記ワード線を駆動するワード線ドライバと、
    前記ビット線の端部に接続され、前記メモリセルから読み出される信号電圧をセンス増幅するセンスアンプと、
    前記メモリセルアレイと、複数の前記ワード線ドライバからなるワード線ドライバ列との境界領域、又は／及び前記メモリセルアレイと、複数の前記センスアンプからなるセンスアンプ列との境界領域に配置される複数の第１のダミーキャパシタと、を有し、
    前記第１のダミーキャパシタは、前記メモリセルからデータを読み出す際、あるいは前記メモリセルにデータを書き込み又は再書き込みする際に、前記情報記憶用キャパシタの対向電極に発生する電圧ノイズを低減するために設けられ、
    前記複数の第１のダミーキャパシタの一方の電極が共通に接続されるとともに第１の電位が印加され、前記情報記憶用キャパシタの他方の電極と前記複数の第１のダミーキャパシタの他方の電極とが共通に接続されるとともに第２の電位が印加される、
    ことを特徴とする半導体記憶装置。
  2. 前記第１のダミーキャパシタが、
    前記情報記憶用キャパシタと同一構造かつ同一ピッチで配置される、ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記境界領域に配置される前記第１のダミーキャパシタが、
    前記情報記憶用キャパシタの下部電極が形成される場合において、前記形成される下部電極の寸法ばらつきを吸収するためのダミーパターンである、ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記情報記憶用キャパシタの下部電極が、
    リソグラフィまたはドライエッチングにより形成される、ことを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記メモリセルアレイと前記ワード線ドライバ列との境界領域は、第１の境界領域であり、
    前記メモリセルアレイと前記センスアンプ列との境界領域は、第２の境界領域であり、
    前記第１の境界領域の延在方向と前記第２の境界領域の延在方向とのクロス領域には、前記第１のダミーキャパシタが配置される、ことを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記第２の電位より低い第３の電位と、前記第２の電位より高い第４の電位とを備え、
    前記第２の電位が、前記第３の電位と前記第４の電位との中間の電位であり、
    前記第１の電位が、前記第３の電位または前記第４の電位のいずれか一方である、ことを特徴とする請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記第３の電位及び前記第４の電位が、
    前記情報記憶用キャパシタの一方の電極に書き込まれるそれぞれロウレベル及びハイレベルの電位である、ことを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記選択用トランジスタが形成されるトランジスタ形成層と、
    前記情報記憶用キャパシタと前記第１のダミーキャパシタとが形成されるキャパシタ形成層とを備え、
    前記キャパシタ形成層は、前記トランジスタ形成層と異なる縦構造の場所に積層して形成される、ことを特徴とする請求項１から請求項７のいずれか一項に記載の半導体記憶装置。
  9. 前記第１のダミーキャパシタの一方の電極は、前記トランジスタ形成層側に形成され、前記第１の電位を有する第１の配線が、前記トランジスタ形成層と前記キャパシタ形成層との間に形成される、ことを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記半導体記憶装置は、
    前記メモリセルアレイの内部に配置され、所定数の前記ビット線毎に分割された複数のメモリブロック間、且つ前記ビット線延在方向に配置されている複数の第２のダミーキャパシタ、を更に有し、
    前記複数の第２のダミーキャパシタの一方の電極が共通に接続されるとともに前記第１の電位が印加され、
    前記情報記憶用キャパシタの他方の電極と前記複数の第２のダミーキャパシタの他方の電極とが共通に接続されるとともに前記第２の電位が印加される、
    ことを特徴とする請求項１から請求項９のいずれか一項に記載の半導体記憶装置。
  11. 前記ワード線と前記ビット線とが直交している、ことを特徴とする請求項１から請求項１０のいずれかに記載の半導体記憶装置。
  12. 情報記憶用キャパシタと前記情報記憶用キャパシタを選択する選択用トランジスタとからなるメモリセルと、
    複数の前記メモリセルがマトリックスに展開されたメモリセルアレイと、
    前記メモリセルアレイの最外周の領域において、少なくともいずれか一辺の領域において複数の第１のダミーキャパシタが配置され、
    前記第１のダミーキャパシタは、前記メモリセルからデータを読み出す際、あるいは前記メモリセルにデータを書き込み又は再書き込みする際に、前記情報記憶用キャパシタの対向電極に発生する電圧ノイズを低減するために設けられ、
    前記複数の第１のダミーキャパシタの一方の電極が共通に接続されると共に第１の電位が印加され、前記情報記憶用キャパシタの他方の電極と前記複数の第１のダミーキャパシタの他方の電極とが共通に接続されるとともに第２の電位が印加される、ことを特徴とする半導体記憶装置。
  13. 前記選択用トランジスタが形成されるトランジスタ形成層と、
    前記情報記憶用キャパシタと前記第１のダミーキャパシタとが形成されるキャパシタ形成層とを備え、
    前記キャパシタ形成層は、前記トランジスタ形成層と異なる縦構造の場所に積層して形成される、ことを特徴とする請求項１２に記載の半導体記憶装置。
  14. 前記第１のダミーキャパシタの一方の電極は、前記トランジスタ形成層側に形成され、前記第１の電位を有する第１の配線が、前記トランジスタ形成層と前記キャパシタ形成層との間に形成される、ことを特徴とする請求項１３に記載の半導体記憶装置。
  15. 更に、前記メモリセルアレイの内部に配置され、所定数の前記ビット線毎に分割された複数のメモリブロック間に配置され、且つ前記ビット線延在方向に配置されている複数の第２のダミーキャパシタ、を有し、
    前記第２のダミーキャパシタは、
    前記第１のダミーキャパシタと同一構造であり、
    前記複数の第２のダミーキャパシタの一方の電極が共通に接続されるとともに前記第１の電位が印加され、
    前記情報記憶用キャパシタの他方の電極と前記複数の第２のダミーキャパシタの他方の電極とが共通に接続される、ことを特徴とする請求項１２から請求項１４のいずれか一項に記載の半導体記憶装置。
  16. 前記第２の電位より低い第３の電位と、前記第２の電位より高い第４の電位とを備え、
    前記第２の電位が、前記第３の電位と前記第４の電位との中間の電位であり、
    前記第１の電位が、前記第３の電位または前記第４の電位である、ことを特徴とする請求項１２から請求項１５のいずれか一項に記載の半導体記憶装置。
  17. 前記第３の電位及び前記第４の電位が、
    前記情報記憶用キャパシタの一方の電極に書き込まれるそれぞれロウレベル及びハイレベルの電位である、ことを特徴とする請求項１６に記載の半導体記憶装置。
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