JPS592365A - ダイナミツク型半導体記憶装置 - Google Patents

ダイナミツク型半導体記憶装置

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JPS592365A
JPS592365A JP57111187A JP11118782A JPS592365A JP S592365 A JPS592365 A JP S592365A JP 57111187 A JP57111187 A JP 57111187A JP 11118782 A JP11118782 A JP 11118782A JP S592365 A JPS592365 A JP S592365A
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JP
Japan
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wiring
potential
power supply
supply line
sense amplifiers
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Application number
JP57111187A
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English (en)
Inventor
Tomio Nakano
中野　富男
Masao Nakano
正夫 中野
Junji Ogawa
淳二 小川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はダイナミック型の半２導体記憶装置に関し、特
にメモリセルの情報記憶用キャパシタの一方の電極を形
成する共通対向電極の電位差でメモリの高感度センスア
ンプが誤動作しないようにするものである。
技術の背景 グイナミソク型メモリはセンスアンプからのビット線の
引き出し方により第１図１ａ）のホールデッドビットラ
イン型と、（ｂｌのオープンピッ１〜ライン型に大別さ
れる。ｌａｌの場合はビット線対ＢＬ、−１３Ｌに多数
接続される１トランジスタ１キヤパシタ型メモリセル（
図示せず）の対向電極Ｐは共通の導電体プレートを使用
できるが、（ｂｌの場合の対向電極ＰＩ、Ｐ２はセンス
アンプＳＡを境に物理的に２分される。ＷＬはワード線
である。センスアンプＳＡはメモリセルの記憶情報に応
じたピント線対ＢＬ、ＢＬの微小電位差を検出する感度
を有しているので、ノイズにより誤動作しやすい。この
ノイズの一因に左右に分離した対向電極Ｐ＋、Ｐ２の電
位不均衡が挙げられる。
従来技術と問題点 この電位不均衡を避けるには対向電極ＰＩ、Ｐ２の複数
点を周辺回路ｐｃ等を走る電ａ線ＶｓｓまたはＶｃｃに
接続することが考えられる。即ち対向電極は通常＋５■
である電源Ｖｃｃへ接続して該電極下部のＶ型半導体基
板に反転層を作り該反転層および基板表面の絶縁層と共
にキャパシタを形成する方式、および基板表面は不純物
注入でディプリーション型にして反転層形成のための対
向電極への正電圧印加を不要し該電極へは通常ＯＶであ
る電源Ｖｓｓを印加する方式があるが、対向電極の任意
複数点を、前者の場合はＬ記電源線の一方Ｖｃｃへ後者
の場合は上記電源線の他方ＶＳＳへ接続して対向電極各
部の電位の均衡化を図ることが考えられる。しかし、周
辺回路ＰＣ内には各種のクロックを発生ずる回路があり
それが動作するとき該電源線の電位は局所的に変動する
。しかも対向電極ＰＩ、Ｐ２の面積が広く、且つその素
材は多結晶シリコンなどからなって高い抵抗を有するの
で、該電源線の電位変動が対向電極ＰＩ、Ｐ２の隅々６
４まで即時に伝達されることはなく、このため選択した
リアルセルとダミーセルのキャパシタ対向電極部分に電
位差が生し、センスアンプＳＡを誤動作させる恐れがあ
る。
第１図（ｂｌは上記の具体例で、対向電極Ｐ＋、Ｐ２の
両端縁部にアルミニウム（Ａ　ｉ　）　配線１〜４をは
わせ、それらを各所５で対向電極にコンタクトさ、４４
８更にその端９ｉを電源線ＶｃｃまたはＶｓｓにする。
しかし、電源線Ｖｃｃ、Ｖｓｓ利用の電位均等化では、
回路動作等による該電源線の局所的な電位変動が配線１
〜４を介して対向電極に伝達されむしろ該対向電極の各
部電位不均一を招くという問題がある。また図示しない
がセンスアンプＳＡと平行に走る配線βで対向電極ＰＩ
、Ｐ２の電位平衡化を図ることら考えられる。しかしこ
の部分は点線で略示したように多数のセンスアンプがビ
ット線と直交従ってワード°線と平行に配列されており
、余りスペースがとれない。また広いかつ高抵抗の対向
電極の電位均等化にはこの程度では不充分であり、また
配線上の問題もある。即ち図示のような交差する配線群
がある場合は多層配線になり、この場合−・層をアルミ
とすれば他層は多結晶シリコンとする等配線材料を変え
るのが適当であるが、配線ｌには低抵抗のアルミが望ま
しく、アルミはワード線に使用されることが多いので、
この点で配線ｌの実施には難がある。
発明の目的 本発明は上記種々の問題を解決して、対向電極Ｐ１、Ｐ
２のより正確な電位分布均一化を図ろうとするものであ
る。
発明の構成 本発明は、メモリセルの情報記憶用キャパシタの一方の
電極を形成する対向電極がセンスアンプを境に２分され
たダイナミック型半導体記憶装置において、該対向電極
の各々をビット線と直交する方向に横切り且つ当該対向
電極に複数の点で接続される第１の配線と、これら第１
の配線の一端を共通に接続する第２の配線と、該第２の
配線の略中央部を周辺回路の電源線に接続する第３の配
線とを備えてなることを特徴とするが、以下図面を参照
しながらこれを詳細に説明する。
発明の実施例 第２図は本発明の一実施例を示す図で、第１図と同一部
分には同一符号が付しである。本例が第１図と異なる点
は、対向電極ＰＩ、Ｐ２をワード線方向に走り、該電極
に各所でコンタクトした配線１〜４，１０．１１の各端
部を共通に／ｌ配線１２でシ日−トシ、該配線１２の中
央部１点だけを配線１３で電源線ＶｓｓまたはＶｃｃに
接続した点である。このようにすれば電源線Ｖｓｓに局
所的な電位変動があってもそれは配線１３で１箇所の該
電位変動のみが取出され、配線１〜４’、１０．１１を
介して対向電極Ｐ１．Ｐ２に共通に伝えられるので、該
電位変動・が伝播する時間を考慮しても、センスアンプ
ＳＡを中心に対称位置にある配線対（２：　　ｓ〉、　
（１０，１１）、　　（１，４）の電位はそれぞれ等し
く保たれ、それらに接続する対向電極ＰＩ、Ｐ２部分も
等電位にある。センスアンプＳＡは電極Ｐｉ側とＰ２側
つまり左、右のビット線の電位差に応動するから、時間
的もしくは空間的な電位変動があっても左、右対称なら
応動せず、従ってこの第２図の結線により対向電極の電
位不拘によるセンスアンプの誤動作は大幅に回避される
。第２図では対向電極Ｐ１．Ｐ２の中央部にも配線１０
．１１が設けられ、これによって第１図ｆｂｌの場合よ
り更に電位分布は均等になる。勿論、か−る配線１，２
．・・・・・・１０．１１は多数本布設すればより効果
的であるが、そのようにするとセルの設置面積が減少し
たり、レイアウトが複雑になる等の問題を生ずるので数
は制限され、各対向電極につき１本の中央部配線という
程度が実用的ではある。尚、列デコーダあるいは列選択
線のクランプ回路の電源配線も個々に主電源線Ｖｃｃま
たはＶｓｓにつなくのではなく、第２図と同様にまとめ
て１個所で接続するとよい。
第３図は１トランジスタ１キヤパシタ型ダイナミツクメ
モリセルの等価回路図で、２０はトランスファーゲート
、２１はＭＯ３容量である。この容量２１はディプレッ
ション型で、その対向電極はＰｌまたはＢ２の一部であ
る。なお対向電極は第１図、第２図では平板状体で表わ
したが実際には各メモリセルのキャパシタの電極を、み
な同電位であるから連結させただけのものであり、トラ
ンスファーゲート部などは開口とするので多数の孔のあ
いたいわばメソン工状である。この点も対向電極の電気
抵抗増大に一役冒っでいる。
発明の効果 以上述べたように本発明によれば、センスアンプの左右
に分離配置される対向電極の電位差を効果的に吸収でき
るので、高感度の差動増幅動作が可能となる。
【図面の簡単な説明】
第１図はダイナミックメモリの対向電極の説明図、第２
図は本発明の一実ＪＡｉ例を示す説明図、第３図は１ト
ランジスタ型ダイナミツクセルの等価回路図である。 図中、ＰＩ、Ｂ２は対向電極、ＳＡはセンスアンプ、Ｂ
Ｌ、Ｂ１．、はビット線、Ｖｓｓは周辺回路の電源線、
１〜４．１０．１１は第１の配線、１２は第２の配線、
１３は第３の配線である。 出願人　富士通株式会社 代理人弁理士　　青　　柳　　　　稔 第１図 ＬＢＬ （ｂ） 第２図

Claims (1)

    【特許請求の範囲】
  1. メモリセルの情報記憶用キャパシタの一方の電極を形成
    する対向電極がセンスアンプを境に２分されたダイナミ
    ック型半導体記憶装置において、該対向電極の各々をピ
    ント線と直交する方向に横切り且つ当該対向電極に複数
    の点で接続される第１の配線と、これら第１の配線の一
    端を共通に接続する第２の配線と、該第２の配線の略中
    央部を周辺回路の電源線に接続する第３の配線とを備え
    てなることを特徴とするダイナミック型半導体記憶装置
    。
JP57111187A 1982-06-28 1982-06-28 ダイナミツク型半導体記憶装置 Pending JPS592365A (ja)

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US06/508,504 US4545037A (en) 1982-06-28 1983-06-28 Dynamic semiconductor memory device with balanced sensing arrangement
DE8383303737T DE3380542D1 (en) 1982-06-28 1983-06-28 Dynamic semiconductor memory device
EP83303737A EP0098156B1 (en) 1982-06-28 1983-06-28 Dynamic semiconductor memory device
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