JPH06104401A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06104401A JPH06104401A JP4252668A JP25266892A JPH06104401A JP H06104401 A JPH06104401 A JP H06104401A JP 4252668 A JP4252668 A JP 4252668A JP 25266892 A JP25266892 A JP 25266892A JP H06104401 A JPH06104401 A JP H06104401A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 description 31
- 238000010586 diagram Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 センスアンプ領域でビット線Ｂ,／Ｂ間の干
渉雑音を低減でき、データの信頼性を向上できるＤＲＡ
Ｍを提供する。 【構成】 センスアンプ領域には、センス増幅器を構成
するプリチャージ回路１１,イコライズ回路１２および
差動増幅回路１４が設けられている。このセンスアンプ
領域を、基板２１上でビット線層２５よりも上層の導電
層、例えばプレート層２６(２６a,２６b,２６c,２６dを
含む)で覆う。
渉雑音を低減でき、データの信頼性を向上できるＤＲＡ
Ｍを提供する。 【構成】 センスアンプ領域には、センス増幅器を構成
するプリチャージ回路１１,イコライズ回路１２および
差動増幅回路１４が設けられている。このセンスアンプ
領域を、基板２１上でビット線層２５よりも上層の導電
層、例えばプレート層２６(２６a,２６b,２６c,２６dを
含む)で覆う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置に
関し、より詳しくは、ダイナミック・ランダム・アクセ
ス・メモリ(ＤＲＡＭ)に関する。
関し、より詳しくは、ダイナミック・ランダム・アクセ
ス・メモリ(ＤＲＡＭ)に関する。
【０００２】
【従来の技術】ＤＲＡＭの中には、図４に示すように、
シェアード・センス型オープンビット線方式を採用した
ものがある(１９９１年電子情報通信学会春季全国大会
Ｃ−６６０)。このＤＲＡＭは、１列に配列されたセン
ス増幅器(以下、「センスアンプ」という。)ＳＡ,…と、
各センスアンプＳＡから１対ずつ両側に延在するビット
線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作時に
は、例えばワード線Ｗ１が活性化されて、メモリセルＭ
Ｃの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ０,／
Ｂ１,…に読み出される(ビット線が１本置きに活性化さ
れる)。このとき、活性化されないビット線／Ｂ３,／Ｂ
４,…;Ｂ３,Ｂ４,…の電位は固定されているので、シー
ルドの役目を果たし、隣接するビット線間の干渉雑音を
大幅に低減することができる。
シェアード・センス型オープンビット線方式を採用した
ものがある(１９９１年電子情報通信学会春季全国大会
Ｃ−６６０)。このＤＲＡＭは、１列に配列されたセン
ス増幅器(以下、「センスアンプ」という。)ＳＡ,…と、
各センスアンプＳＡから１対ずつ両側に延在するビット
線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作時に
は、例えばワード線Ｗ１が活性化されて、メモリセルＭ
Ｃの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ０,／
Ｂ１,…に読み出される(ビット線が１本置きに活性化さ
れる)。このとき、活性化されないビット線／Ｂ３,／Ｂ
４,…;Ｂ３,Ｂ４,…の電位は固定されているので、シー
ルドの役目を果たし、隣接するビット線間の干渉雑音を
大幅に低減することができる。
【０００３】上記各センスアンプＳＡは、図５に示すよ
うに、プリチャージ回路１１と、イコライズ回路１２
と、差動増幅回路１４を有する。プリチャージ回路１１
は、プリチャージ信号ＰＣによって駆動されるＮチャネ
ル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット
線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ
回路１２は、イコライズ信号ＥＱによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ３からなり、読み出
し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくす
る。差動増幅回路１４は、センスアンプ駆動信号／ＳＡ
Ｎによって駆動されるＮチャネル型ＭＯＳトランジスタ
Ｑ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅
する。このセンスアンプＳＡは、図６に示すように、上
記各回路１１,１２,１４を順に並べた状態にレイアウト
される。この例では、基板上に、ゲート層２４と、ビッ
ト線層２５と、Ａl配線層２５が層間絶縁膜を介して順
に積層されている。なお、図６中、ＶＢＢは基板バイア
ス信号を示し、１３はこの基板バイアス信号ＶＢＢとウ
エルとのコンタクト箇所を示している。
うに、プリチャージ回路１１と、イコライズ回路１２
と、差動増幅回路１４を有する。プリチャージ回路１１
は、プリチャージ信号ＰＣによって駆動されるＮチャネ
ル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各ビット
線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコライズ
回路１２は、イコライズ信号ＥＱによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ３からなり、読み出
し,書き込み動作後にビット線Ｂ,／Ｂの電位を等しくす
る。差動増幅回路１４は、センスアンプ駆動信号／ＳＡ
Ｎによって駆動されるＮチャネル型ＭＯＳトランジスタ
Ｑ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を増幅
する。このセンスアンプＳＡは、図６に示すように、上
記各回路１１,１２,１４を順に並べた状態にレイアウト
される。この例では、基板上に、ゲート層２４と、ビッ
ト線層２５と、Ａl配線層２５が層間絶縁膜を介して順
に積層されている。なお、図６中、ＶＢＢは基板バイア
ス信号を示し、１３はこの基板バイアス信号ＶＢＢとウ
エルとのコンタクト箇所を示している。
【０００４】
【発明が解決しようとする課題】ところで、高集積化さ
れたＤＲＡＭでは、ビット線Ｂ,／Ｂ全体の長さから考
えると、センスアンプＳＡが占める領域(以下、「センス
アンプ領域」という。)の割合が２０〜３０％になる。こ
こで、上記従来のＤＲＡＭは、上に述べたように、セン
スアンプ領域以外の部分ではビット線間の干渉雑音が低
減されているが、センスアンプ領域では雑音対策が殆ん
どなされていない。このため、全体として雑音対策が不
十分となって、データの信頼性が損なわれるおそれがあ
る。
れたＤＲＡＭでは、ビット線Ｂ,／Ｂ全体の長さから考
えると、センスアンプＳＡが占める領域(以下、「センス
アンプ領域」という。)の割合が２０〜３０％になる。こ
こで、上記従来のＤＲＡＭは、上に述べたように、セン
スアンプ領域以外の部分ではビット線間の干渉雑音が低
減されているが、センスアンプ領域では雑音対策が殆ん
どなされていない。このため、全体として雑音対策が不
十分となって、データの信頼性が損なわれるおそれがあ
る。
【０００５】そこで、この発明の目的は、センスアンプ
領域でビット線間の干渉雑音を低減でき、データの信頼
性を向上できる半導体メモリ装置を提供することにあ
る。
領域でビット線間の干渉雑音を低減でき、データの信頼
性を向上できる半導体メモリ装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、基板上に、列をなして並ぶ複数の差動
型センス増幅器と、上記各センス増幅器が設けられたセ
ンスアンプ領域を通って各センス増幅器の両側に１対ず
つ延在するビット線と、上記ビット線と交差するワード
線と、上記ビット線と上記ワード線との交差箇所に設け
られたメモリセルを有する半導体メモリ装置において、
上記センスアンプ領域が、上記基板上で上記ビット線を
構成する層(以下、「ビット線層」という。)よりも上層に
設けられた導電層で覆われていることを特徴としてい
る。
に、この発明は、基板上に、列をなして並ぶ複数の差動
型センス増幅器と、上記各センス増幅器が設けられたセ
ンスアンプ領域を通って各センス増幅器の両側に１対ず
つ延在するビット線と、上記ビット線と交差するワード
線と、上記ビット線と上記ワード線との交差箇所に設け
られたメモリセルを有する半導体メモリ装置において、
上記センスアンプ領域が、上記基板上で上記ビット線を
構成する層(以下、「ビット線層」という。)よりも上層に
設けられた導電層で覆われていることを特徴としてい
る。
【０００７】
【作用】センスアンプ領域が、基板上でビット線層より
も上層に設けられた導電層で覆われているので、この導
電層を一定電位にバイアスすることによって、上記ビッ
ト線がシールドされる。したがって、センスアンプ領域
でビット線間の干渉雑音が低減される。この結果、デー
タの信頼性が向上する。
も上層に設けられた導電層で覆われているので、この導
電層を一定電位にバイアスすることによって、上記ビッ
ト線がシールドされる。したがって、センスアンプ領域
でビット線間の干渉雑音が低減される。この結果、デー
タの信頼性が向上する。
【０００８】
【実施例】以下、この発明の半導体メモリ装置を実施例
により詳細に説明する。
により詳細に説明する。
【０００９】図１は一実施例のシェアード・センス型オ
ープンビット線方式のＤＲＡＭの要部のレイアウトを示
している。このＤＲＡＭは、図４に示した従来のＤＲＡ
Ｍと同様に、１列に配列されたセンスアンプＳＡ,…
と、各センスアンプＳＡから１対ずつ両側に延在するビ
ット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作
時には、例えばワード線Ｗ１が活性化されて、メモリセ
ルＭＣの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ
０,／Ｂ１,…に読み出される(ビット線が１本置きに活
性化される)。このとき、活性化されないビット線／Ｂ
３,／Ｂ４,…;Ｂ３,Ｂ４,…の電位は固定されているの
で、シールドの役目を果たし、隣接するビット線間の干
渉雑音を大幅に低減することができる。
ープンビット線方式のＤＲＡＭの要部のレイアウトを示
している。このＤＲＡＭは、図４に示した従来のＤＲＡ
Ｍと同様に、１列に配列されたセンスアンプＳＡ,…
と、各センスアンプＳＡから１対ずつ両側に延在するビ
ット線Ｂ０,／Ｂ０;／Ｂ３,Ｂ３;…を有している。動作
時には、例えばワード線Ｗ１が活性化されて、メモリセ
ルＭＣの信号(蓄積電荷)がビット線Ｂ０,Ｂ１,…;／Ｂ
０,／Ｂ１,…に読み出される(ビット線が１本置きに活
性化される)。このとき、活性化されないビット線／Ｂ
３,／Ｂ４,…;Ｂ３,Ｂ４,…の電位は固定されているの
で、シールドの役目を果たし、隣接するビット線間の干
渉雑音を大幅に低減することができる。
【００１０】上記各センスアンプＳＡは、図５に示した
ものと同様に、プリチャージ回路１１と、イコライズ回
路１２と、差動増幅回路１４を有する。プリチャージ回
路１１は、プリチャージ信号ＰＣによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各
ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコ
ライズ回路１２は、イコライズ信号ＥＱによって駆動さ
れるＮチャネル型ＭＯＳトランジスタＱ３からなり、読
み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等し
くする。差動増幅回路１４は、センスアンプ駆動信号／
ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジ
スタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を
増幅する。
ものと同様に、プリチャージ回路１１と、イコライズ回
路１２と、差動増幅回路１４を有する。プリチャージ回
路１１は、プリチャージ信号ＰＣによって駆動されるＮ
チャネル型ＭＯＳトランジスタＱ１,Ｑ２からなり、各
ビット線Ｂ,／Ｂを電位ＨＶＣＣに予備充電する。イコ
ライズ回路１２は、イコライズ信号ＥＱによって駆動さ
れるＮチャネル型ＭＯＳトランジスタＱ３からなり、読
み出し,書き込み動作後にビット線Ｂ,／Ｂの電位を等し
くする。差動増幅回路１４は、センスアンプ駆動信号／
ＳＡＮによって駆動されるＮチャネル型ＭＯＳトランジ
スタＱ４,Ｑ５からなり、ビット線Ｂ,／Ｂ間の電位差を
増幅する。
【００１１】このセンスアンプＳＡは、図１に示すよう
に、上記各回路１１,１２,１４をＳi基板２１上に順に
並べた状態にレイアウトされている(なお、ＶＢＢは基
板バイアス信号を示し、１３はこの基板バイアス信号Ｖ
ＢＢとウエルとのコンタクト箇所を示している。)。図
１から分かるように、センスアンプ領域の大部分はビッ
ト線層２５よりも上層に設けられたプレート層(メモリ
セルＭＣのキャパシタを構成する電極層であって多結晶
シリコンまたは金属からなる)２６で覆われている。す
なわち、図においてプリチャージ回路１１の左側はプレ
ート層２６aで覆われ、イコライズ回路１２はプレート
層２６bで覆われている。さらに、差動増幅回路１４の
上下方向の隙間はプレート層２６cで覆われ、センスア
ンプ駆動信号線／ＳＡＮはプレート層２６dで覆われて
いる。例えば、イコライズ回路１２の領域では、図３に
示すように、Ｓi基板２１上に、ゲート層２４と、ビッ
ト線層２５と、プレート層２６bが層間絶縁膜２８を介
して順に積層されている。また、差動増幅回路１４の領
域では、図２に示すように、Ｓi基板２１上に、ゲート
層２４と、プレート層２６cと、Ａl配線層２７が層間絶
縁膜２８を介して順に積層されている。なお、２２は局
所酸化膜、２３はＮ型不純物拡散領域を示している。
に、上記各回路１１,１２,１４をＳi基板２１上に順に
並べた状態にレイアウトされている(なお、ＶＢＢは基
板バイアス信号を示し、１３はこの基板バイアス信号Ｖ
ＢＢとウエルとのコンタクト箇所を示している。)。図
１から分かるように、センスアンプ領域の大部分はビッ
ト線層２５よりも上層に設けられたプレート層(メモリ
セルＭＣのキャパシタを構成する電極層であって多結晶
シリコンまたは金属からなる)２６で覆われている。す
なわち、図においてプリチャージ回路１１の左側はプレ
ート層２６aで覆われ、イコライズ回路１２はプレート
層２６bで覆われている。さらに、差動増幅回路１４の
上下方向の隙間はプレート層２６cで覆われ、センスア
ンプ駆動信号線／ＳＡＮはプレート層２６dで覆われて
いる。例えば、イコライズ回路１２の領域では、図３に
示すように、Ｓi基板２１上に、ゲート層２４と、ビッ
ト線層２５と、プレート層２６bが層間絶縁膜２８を介
して順に積層されている。また、差動増幅回路１４の領
域では、図２に示すように、Ｓi基板２１上に、ゲート
層２４と、プレート層２６cと、Ａl配線層２７が層間絶
縁膜２８を介して順に積層されている。なお、２２は局
所酸化膜、２３はＮ型不純物拡散領域を示している。
【００１２】このように、このＤＲＡＭは、センスアン
プ領域が、ビット線層２５よりも上層に設けられたプレ
ート層(導電層)２６で覆われている。センスアンプ領域
のうちビット線Ｂ,／Ｂが配されていない箇所では、こ
のプレート層２６がビット線Ｂ,／Ｂの間を埋めるの
で、上記プレート層２６を一定電位にバイアスすること
によって、各ビット線Ｂ,／Ｂをシールドすることがで
きる。したがって、センスアンプ領域でビット線間の干
渉雑音を低減でき、この結果、データの信頼性を向上さ
せることができる。
プ領域が、ビット線層２５よりも上層に設けられたプレ
ート層(導電層)２６で覆われている。センスアンプ領域
のうちビット線Ｂ,／Ｂが配されていない箇所では、こ
のプレート層２６がビット線Ｂ,／Ｂの間を埋めるの
で、上記プレート層２６を一定電位にバイアスすること
によって、各ビット線Ｂ,／Ｂをシールドすることがで
きる。したがって、センスアンプ領域でビット線間の干
渉雑音を低減でき、この結果、データの信頼性を向上さ
せることができる。
【００１３】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ装置は、センスアンプ領域を、ビット線層よ
りも上層の導電層で覆っているので、この金属層を一定
電位にバイアスすることによって、各ビット線をシール
ドすることができる。したがって、センスアンプ領域で
ビット線間の干渉雑音を低減でき、この結果、データの
信頼性を向上させることができる。
導体メモリ装置は、センスアンプ領域を、ビット線層よ
りも上層の導電層で覆っているので、この金属層を一定
電位にバイアスすることによって、各ビット線をシール
ドすることができる。したがって、センスアンプ領域で
ビット線間の干渉雑音を低減でき、この結果、データの
信頼性を向上させることができる。
【図１】 この発明の一実施例のシェアード・センス型
オープンビット線方式のＤＲＡＭのセンスアンプ領域の
レイアウトを示す図である。
オープンビット線方式のＤＲＡＭのセンスアンプ領域の
レイアウトを示す図である。
【図２】 上記センスアンプ領域に設けられた差動増幅
回路部分の断面構造を示す図である。
回路部分の断面構造を示す図である。
【図３】 上記センスアンプ領域に設けられたイコライ
ズ回路部分の断面構造を示す図である。
ズ回路部分の断面構造を示す図である。
【図４】 シェアード・センス型オープンビット線方式
のＤＲＡＭの概略構成を示す図である。
のＤＲＡＭの概略構成を示す図である。
【図５】 センスアンプの等価回路を示す図である。
【図６】 従来のシェアード・センス型オープンビット
線方式のＤＲＡＭのセンスアンプ領域のレイアウトを示
す図である。
線方式のＤＲＡＭのセンスアンプ領域のレイアウトを示
す図である。
１１ プリチャージ回路 １２ イコライズ回路 １４ 差動増幅回路 ２１ Ｓi基板 ２４ ゲート層 ２５ ビット線層 ２６,２６a,２６b,２６c,２６d プレート層 ２７ Ａl配線層 Ｂ,／Ｂ ビット線
Claims (1)
- 【請求項１】 基板上に、列をなして並ぶ複数の差動型
センス増幅器と、上記各センス増幅器が設けられたセン
スアンプ領域を通って各センス増幅器の両側に１対ずつ
延在するビット線と、上記ビット線と交差するワード線
と、上記ビット線と上記ワード線との交差箇所に設けら
れたメモリセルを有する半導体メモリ装置において、 上記センスアンプ領域が、上記基板上で上記ビット線を
構成する層よりも上層に設けられた導電層で覆われてい
ることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252668A JPH06104401A (ja) | 1992-09-22 | 1992-09-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252668A JPH06104401A (ja) | 1992-09-22 | 1992-09-22 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104401A true JPH06104401A (ja) | 1994-04-15 |
Family
ID=17240575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252668A Pending JPH06104401A (ja) | 1992-09-22 | 1992-09-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104401A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886919A (en) * | 1995-06-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| KR100323635B1 (ko) * | 1997-04-11 | 2002-03-08 | 가네꼬 히사시 | 반도체 메모리 장치 |
-
1992
- 1992-09-22 JP JP4252668A patent/JPH06104401A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886919A (en) * | 1995-06-20 | 1999-03-23 | Oki Electric Industry Co., Ltd. | Multi-port semiconductor memory device with reduced coupling noise |
| KR100323635B1 (ko) * | 1997-04-11 | 2002-03-08 | 가네꼬 히사시 | 반도체 메모리 장치 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
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