KR100323635B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치에서, 노이즈 발생을 방지를 위한 비트라인 및 버스라인 사이의 결합 (coupling) 커패시턴스의 부조화의 배제 목적으로, 열 선택 신호 라인이 상기 비트라인 및 상기 버스라인의 층 사이의 개재 (intermediate) 층 위치에 배치된다. 또한, 상기 열 선택 라인의 폭이 증대되어 콘텍 (contact)에 의해 서로 상이한 폭을 가지는 상기 비트라인을 덮고 그럼으로써 상기 열 선택 신호 라인에 의하여 상기 비트라인 및 상기 버스라인을 차폐(shielding)하게 하고 상기 비트라인 및 상기 버스라인 사이의 상기 결합 커패시턴스의 조화를 이룬다.

Description

반도체 메모리장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 멀티-뱅크 메모리 구조에 관한 것이다.
칩내에 독립적으로 동작하는 복수의 뱅크를 배치하고 메모리들을 인터리브시킨, 멀티-뱅크 메모리 구조가 알려져 있다. 즉, 상기 인터리브 시스템은, 대응하는 칼럼 어드레스 래치회로 (latch circuit) 의 칼럼 어드레스를 래칭하여 소정의 뱅크에 액세스하는 동안에, 프로세서로부터 대응하는 래치회로로 다른 뱅크에 대한 칼럼 어드레스를 전송하도록, 동작한다. 따라서, 상기 시스템은 이전 뱅크의 액세스 완료를 대기함이 없이 연속적으로 2개의 뱅크를 액세스할 수 있다. 또한, 소정 뱅크에 액세스하는 동안에도, 다른 뱅크는 예비충전 (precharging) 또는 리프레쉬(refresh) 동작을 행할 수 있다. 또한, 파이프라인 동작을 행하도록 인터리브 동작을 행하는 뱅크들 간에 I/O 버스라인을 공통으로 사용하는 경우, 다른 뱅크로부터의 데이터를 연속적으로 출력할 수 있다.
현재, 반도체 메모리의 고속동작을 실현하기 위하여, 이러한 멀티-뱅크 기억 구조를 채용하고 있다.
이하, 상술한 멀티-뱅크 메모리 구조로서, 도 1에 나타낸 뱅크 (A) 및 뱅크 (B)로 이루어진 2-뱅크 구조에 대하여 설명한다.
도 1을 참조하면, 뱅크 (A)는 매트릭스로 이루어진 복수의 메모리셀로 구성되는 2개의 플레이트 (P1) 및 플레이트 (P2) 로 이루어진다. 예를들어, 상기 플레이트 (P1) 에는, 도 2에서 도시된 바와 같이, 로우 어드레스 디코더 (RD1)에 접속된 복수의 워드라인, 칼럼 어드레스 디코더 (CD1)에 접속된 복수의 칼럼 선택 라인 (1 내지 4), 및 복수의 비트라인쌍 (D1~D4 및 DB1~DB4) 이 있다. 비트라인 (D1~D4) 은 비트라인 (DB1) 과 상보관계이다. 예를들어, 비트라인 (D1)이 하이레벨 (예를들어, 논리 1) 인 경우, 비트라인 (DB1) 은 로우레벨 (예를들어 논리 0) 이다. 각 메모리셀은 각 비트라인 쌍과 각 워드라인의 교차점에 배열되어 있다. 플레이트 (P1) 내의 비트라인 (D1~D4) 은 I/O 버스라인 (T1)에 공통 접속되어 있으며, 비트라인 (DB1~DB4) 은 I/O 버스라인 (N1) 에 공통 접속되어 있다. 버스라인 (T1) 은 버스라인 (N1) 과 상보관계이다. 플레이트 (P2) 의 구조는 플레이트 (P1) 의 구조와 동일하다. 플레이트 (P2) 의 비트라인 쌍은 1쌍의 I/O 버스라인 (T2 및 N2) 에 공통 접속되어 있다. 한편, 뱅크 (B)는 뱅크 (A)와 동일한 구조이다. 플레이트 (P3) 내의 비트라인 쌍 (D10, DB10, D20, 및 DB20) 은 1쌍의 I/O 버스라인 (T1 및 N1)에 공통 접속되어 있다. 플레이트 (P4) 내의 비트라인 쌍은 1쌍의 I/O 버스라인 (T2 및 N2) 에 접속되어 있다. I/O 버스라인 (T1, N1, T2, 및 N2) 은 데이터를 기입 또는 판독하기 위한 기입 버퍼 (WBUF) 및 데이터 증폭기 (DAMP) 에 접속되어 있다.
다음으로, 이 메모리 장치의 동작에 대하여 설명한다.
뱅크 (A)의 비트라인 (D1 및 DB1) 에 접속된 메모리셀 (미도시) 에 저장된 데이터가, 각 워드라인에 응답함으로써, 비트라인 (D1 및 DB1) 으로 전송된다. 그후, 칼럼 선택 라인 (1) 이 활성화 (하이레벨)되어, 데이터가 비트라인 (D1 및 DB1)으로부터 I/O 버스라인 (T1 및 N1)으로 각각 전송되며, 데이터가 뱅크 (B)를 통하여 데이터 증폭기 (DAMP)(109) 로 출력된다. 이때, 어떠한 뱅크 (B) 내의 비트라인 (D10 및 DB10) 에 접속된 메모리셀 (미도시) 에 저장된 데이터도 I/O 버스라인 (T1 및 N1) 으로 전송되지 않는다. 반대로, 뱅크 (B)내의 데이터가 비트라인 (D10 및 DB10)으로부터 I/O 버스라인 (T1 및 N1)으로 전송되는 경우에는, 뱅크 (A) 내의 데이터가 I/O 버스라인 (T1 및 N1) 으로 전송되지 않는다.
도 3a 는 뱅크 (B)내의 비트라인 (D10 및 DB10) 와 I/O 버스라인 (T1 및 N1) 사이의 접속영역 주변의 레이아웃을 나타낸 것이다. 도 3b 는 도 3a의 라인 ⅢA-ⅢA'에 따른 영역의 단면도를 나타낸 것이다. 2개의 I/O 버스라인 (T1/N1) 은 서로 평행하게 수직방향으로 연장한다. I/O 버스라인 (N1) 은 콘택 (208 및 209) 을 통하여 확산영역 (K1) 에 접속되어 있다. I/O 버스라인 (T1)은 콘택 (211 및 212) 을 통하여 확산영역 (K4) 에 접속되어 있다. 비트라인 (D10 및 DB10) 은 서로 평행하게 수평방향으로 연장한다. 비트라인 (D10) 은 콘택 (216 및 217) 을 통하여 확산영역 (K5) 에 접속된 I/O 버스라인 (T1) 아래에서 연장영역을 갖는다. 비트라인 (DB10) 은 콘택 (213 및 214) 을 통하여 확산영역 (K2) 에 접속된 I/O 버스라인 (N1) 아래에서 연장영역을 갖는다. 칼럼 선택 라인(206) 은, 위에서 볼 때, 비트라인 (D10 및 DB10) 사이에서 수평방향으로 연장한다. 칼럼 선택 라인 (206) 은 콘택 (215) 을 통하여 텅스텐층 (204) 에 접속되며, 텅스텐층 (204) 은 콘택 (210) 을 통하여 게이트 전극 (203) 에 접속된다. 비트라인 (D10 및 DB10) 은 하부 도전층으로서 실리사이드 (silicide) 층으로 형성된다. I/O 버스라인 (T1 및 N1) 및 텅스텐층 (204) 은 층간 (intermediate) 도전층으로서 텅스텐 (W) 층으로 형성된다. 칼럼 선택 라인 (206) 은 상부 도전층으로서 알루미늄층으로 형성된다.
이 예에서는, 칼럼 선택 신호가 선택된 칼럼 선택 라인 (206)에 제공되고, 그 신호가 콘택 (215), 텅스텐층 (204), 및 콘택 (210)을 통하여 게이트 전극 (203) 으로 전송된다. 이때, 확산 층 (K1 및 K2) 이 도전되며, 확산 층 (K4 및 K5) 이 도전된다. 그 결과, 비트라인 (D10) 상의 데이터가 I/O 버스라인 (T1) 으로 출력되고, 비트라인 (DB10)상의 데이터가 I/O 버스라인 (N1)으로 출력되게 된다.
이 경우, 도 4a 에 나타낸 바와 같이, 인접층들 사이, 예를들어, 비트라인 (D10 및 DB10) 과 I/O 버스라인 (T1 및 N1) 사이에는 층간 커패시턴스가 존재하게 된다. 자세히 설명하면, 도 4a 에 도시된 바와 같이, I/O 버스라인 (T1) 과 비트라인 (D10) 의 사이에 결합 커패시턴스 (C1) 가 있으며, I/O 버스라인 (T1) 과 비트라인 (DB10) 의 사이에 결합 커패시턴스 (C2) 가 있으며, I/O 버스라인 (N1) 과 비트라인 (D10) 의 사이에 결합 커패시턴스 (C3) 가 있으며, I/O 버스라인 (N1) 과 비트라인 (DB10) 의 사이에 결합 커패시턴스 (C4) 가 있다. 여기서, 커패시턴스 (C1 및 C4) 측에 콘택을 형성하기 때문에, 커패시턴스 (C1 및 C4) 에 해당하는 비트라인의 폭이, 커패시턴스 (C2 및 C3) 에 해당하는 비트라인의 폭보다 크다는 점에 주의해야 한다.
그후, 예를들어, 뱅크 (A) 의 칼럼 선택 신호 (1) 가 칼럼 어드레스 스트로브 (CAS) 신호에 응답하여 활성화되어, 비트라인 (D1 및 DB1) 상의 데이터가 I/O 버스라인 (T1 및 N1) 으로 전송되며, 뱅크 (B) 를 통하여 데이터 증폭기 (DAMP) 로 출력된다. 이때, 뱅크 (B) 는 로우 어드레스 스트로브 (RAS) 신호에 의해 액세스되어, 뱅크 (B) 를 통하여 데이터가 출력되는 동안, 비트라인 (D10 및 DB10) 이 공급전위 (VCC) 및 접지전위 (GND) 로부터 중간전위 (VCC/2) 로 예비충전된다.
비트라인 (D10 및 DB10) 을 예비충전하자 마자, 그 비트라인 (D10 및 DB10) 의 예비충전에 의해 I/O 버스라인 (T1 및 N1) 상의 전위레벨이 커패시턴스 (C1 내지 C4) 의 결합에 의하여 영향을 받는다. 여기서, 비트라인 (D10 및 DB10) 을 라인 폭을 서로 동일하고 일정하게 유지하면, 이들 비트라인 (D10 및 DB10) 중 한 비트라인은 VCC 전위로부터 VCC/2 로 예비충전되며, 다른 비트라인은 GND 전위로부터 VCC/2 로 예비충전되며, 그 결과 층간 커패시턴스의 변화가 대칭되어, 그 영향이 제거된다. 즉, C1-C2=0 및 C3-C4=0 의 관계를 만족하게 된다. 그러나, 비트라인 (D10) 은 I/O 버스라인 (T1) 아래의 위치에 콘택 (216 및 217) 을 갖고 있고 비트라인 (DB10) 은 I/O 버스라인 (N1) 아래의 위치에 콘택 (213 및 214) 을 갖고 있기 때문에, 비트라인 (D10 및 DB10) 의 두께가 서로 동일하지 않게 되므로, 결합 커패시턴스는 C1>C2 및 C4>C3 의 관계를 갖게 된다. 이러한 이유로, 콘택을 제공한 측에서, 커패시턴스 (C1 내지 C4) 의 차이에 의한 전위변화가 커지게 되어, I/O 버스라인에 노이즈가 발생되며, 뱅크 (A) 로부터 출력되는 데이터에 악영향을 미치게 된다. 전체 I/O 버스라인의 커패시턴스가 CIO인 경우, I/O 버스라인과 비트라인 사이의 층간 커패시턴스의 불균형에 의해 유발되는 총 커패시턴스 차이는 CBIT가 되며, 그러면 CBIT는 CIO의 약 1%가 되고, 비트라인은 예비충전에 의해 3.3V 변동된다. 그 결과, 도 4b 에 나타낸 바와 같이, 그 변동의 영향으로 I/O 버스라인에 약 33mV의 노이즈가 발생하게 된다. 이 I/O 버스라인상에 발생하는 노이즈는 동작 마진의 열화를 초래하여, 바로 데이터 증폭기 (DAMP) 의 오동작을 유발함으로써, 고집적시 반도체 메모리가 올바르게 동작하는 것을 방해하게 된다.
한편, 일본 특개평 62-60255 호에는 워드라인, 비트라인, 및 그 비트라인과 워드라인 사이에서 비트라인과 워드라인의 커패시턴스를 감소시키는 칼럼 어드레스 라인을 구비하는 단일 트랜지스터형의 반도체 메모리를 개시하고 있다. 그러나, 일본 특개평 62-60255호에서는 워드라인과 비트라인 사이의 층간 커패시턴스가 단순히 감소하는 것으로, 라인의 크기 차이에 의한 커패시턴스의 불균형에 대해서 전혀 시사하고 있지 않다. 또한, 버스라인에 노이즈가 발생하는 경우, 비트라인상의 노이즈가 감소되더라도, 그 노이즈에 의해 버스라인상의 데이터에 대응하는 전위가 변동하게 되어, 결국 DAMP (109) 가 불량 데이터를 출력하게 된다.
상술한 바와 같이, 멀티-뱅크 구조 반도체 메모리에서는, 파이프라인 동작을 위해, I/O 버스라인을 멀티-뱅크들간에 공통으로 사용하는 경우, 소정 뱅크에의 액세스를 위한 CAS 신호에 의해 유발된 데이터 출력이 그 테이터 출력이 통과하는 뱅크에의 액세스를 위한 RAS 신호에 의해 유발되는 비트라인의 예비충전과 중첩하게 된다. 이 상태에서, 비트라인과 I/O 버스라인의 결합 커패시턴스가 불균형되는 경우, 비트라인의 예비충전으로 인해 I/O 버스라인에 노이즈가 발생하여, 동작 마진을 열화시키고, 부정확한 판독 동작을 유발하게 된다.
따라서, 본 발명의 목적은 비트라인과 I/O 버스라인 사이의 층간 커패시턴스의 불균형을 억제하는 반도체 메모리 장치를 제공하는데 있다.
도 1 은 종래기술의 파이프라인 동작을 하는 멀티플 뱅크를 포함하는 반도체 메모리 장치의 구성도.
도 2 는 도 1에 도시된 반도체 메모리 장치의 뱅크 (A)내의 플레이트 (P1)의 부분을 나타낸 구성도.
도 3a 는 도 1에 도시된 반도체 메모리 장치의 뱅크 (B)내의 플레이트 (P3)의 부분을 나타낸 평면도.
도 3b 는 도 3a의 라인 ⅢA-ⅢA'에 따른 반도체 메모리 장치의 단면도.
도 4a 및 4b 는 종래기술의 반도체 메모리 장치의 비트라인 및 I/O 버스라인 사이의 결합 (기생) 커패시턴스 및 프리차아징에 따른 노이즈의 발생을 설명하는 다이어그램.
도 5 는 본 발명의 실시예인 도 1에 도시된 반도체 메모리 장치의 뱅크 (B)내의 플레이트 (P3) 부분의 평면도.
도 6a 내지 6c 는 각각 도 5 의 라인 VIB-VIB', VIC-VIC', 및 VID-VID'에 따른 반도체 메모리 장치의 단면도.
도 7 은 본 발명의 효과를 설명하는 다이어그램.
※ 도면의 주요부분에 대한 부호의 설명
405, 406 : 텅스텐 층 407 : 게이트전극
409 : 칼럼 선택 라인 411 내지 422 : 콘택
K10 내지 K15 : 확산영역 T1/T2, N1/N2 : I/O 버스라인
본 발명에 따른 반도체 메모리 장치는,
제 1 비트라인;
상기 제 1 비트라인에 상보인 제 2 비트라인;
제 1 버스라인;
상기 제 1 버스라인에 상보인 제 2 버스라인을 구비하며,
상기 제 1 버스라인과 제 1 비트라인간의 제 1 커패시턴스 및 상기 제 1 버스라인과 제 2 비트라인간의 제 2 커패시턴스는 실질적으로 동일하며,
상기 제 2 버스라인과 제 1 비트라인간의 제 3 커패시턴스 및 상기 제 2 버스라인과 제 2 비트라인간의 제 4 커패시턴스는 실질적으로 동일하다.
본 발명은 칼럼 선택 라인이 상기 제 1 과 제 2 버스라인, 및 제 1 과 제 2 비트라인의 사이에 위치되는 점에 특징이 있다.
바람직하기로는, 칼럼 선택 라인의 층은 비트라인 및 버스라인의 각 층의 층간층 위치에 배치되며, 서로 상이한 라인 폭을 가지는 비트라인상의 칼럼 선택 라인의 라인 폭을 확장함으로써, 적어도 비트라인의 상이한 라인 폭을 갖는 영역을 덮게 하거나 또는 비트라인 사이의 간격보다 크게 하여, 비트라인과 버스라인을 차폐함으로써, 결합 커패시턴스의 불균형을 억제할 수 있다.
도 5 및 도 6a 내지 6c 는 본 발명의 실시예를 나타낸 것이다.
자세히 설명하면, 도 5 는 본 발명의 실시예를 나타낸 레이아웃이며, 도 6a 는 도 5 의 라인 VIA-VIA' 에 따른 영역의 단면도이고, 도 6b 는 도 5 의 라인 VIB-VIB' 에 따른 영역의 단면도이며, 도 6c 는 도 5의 라인 VIC-VIC' 에 따른 영역의 단면도이다.
이 실시예에서, I/O 버스라인 (T1, T2, N1, 및 N2) 은 상부도전층으로서 알루미늄 배선층으로 형성되며, 비트라인 (D10 및 DB10) 은 하부 층으로서 실리사이드 층으로 형성되며, 칼럼 선택신호 라인 (409) 및 텅스텐층 (405) 은 층간층으로서 텅스텐 층으로 형성된다.
도 5 에서, I/O 버스라인 (T1 및 N1) 및 I/O 버스라인 (T2 및 N2)의 2쌍은 각각 서로 나란히 수직하게 교대로 배치된다. I/O 버스라인 (T1, N1, T2, 및 N2) 은 저저항의 알루미늄 배선으로 형성된다. I/O 버스라인 (T1) I/O 버스라인 (N1) 의 사이에는, 비트라인 (D10 및 DB10) 에 접속하기 위한 콘택을 갖지 않는 I/O 버스라인 (T2 및 N2) 을 I/O 버스라인 (T1 및 N1) 과 교대로 배선할 수 있도록, 공간이 제공된다. 플레이트 (P1) 내의 비트라인 (D10 및 DB10) 에 속하는 메모리 셀로부터 판독된 데이터와 플레이트 (P2) 내의 비트라인 (D30 및 DB30) 에 속하는 메모리셀로부터의 판독된 데이터가 거의 동시에 I/O 버스라인 (T1 및 N1, T2 및 N2) 으로 각각 전송된다. 다음, 플레이트 (P1) 내의 비트라인 (D2 및 DB2) 에 속하는 메모리셀로부터 판독된 데이터 및 플레이트 (P2) 내의 비트라인 (D31 및 DB31) 에 속하는 메모리셀로부터 판독된 데이터가 거의 동시에 I/O 버스라인 (T1 및 N1, T2 및 N2) 으로 각각 전송된다. 도 3a 에서, I/O 버스라인 (T2 및 N2)은 1쌍의 I/O 버스라인 (T1 및 N1) 의 외부에 존재한다.
I/O 버스라인 (T1 및 T2) 에 있어서, I/O 버스라인 (T1) 은 콘택 (413) 을 통하여 텅스텐층 (405) 에 접속되어 있다. 텅스텐층 (405)은 수평방향으로 연장되며, I/O 버스라인 (T2) 아래의 콘택 (411 및 412) 을 통하여 확산영역 (K10)에 접속되어 있다. 비트라인 (D10 및 DB10) 은 서로 평행하게 수평방향으로 연장한다. 비트라인 (DB10) 은 I/O 버스라인 (T2) 아래에서 콘택 (417 및 418) 을 통하여 확산영역 (K11) 에 접속된 연장영역을 갖는다. 칼럼 선택 라인 (409) 은, 도 5 의 평면도에 도시된 바와 같이, 비트라인 (D2) 와 비트라인 (DB2)의 사이에서 수평방향으로 연장한다. 칼럼 선택 라인 (409) 은 콘택 (419 및 420) 을 통하여 게이트 전극 (407) 에 접속되어 있다. 여기서, 게이트 전극과 반도체 기판 사이에는 게이트 절연막 (미도시)이 형성되며, 비트라인 (D10) 과 비트라인 (DB10) 등의 여러 도전층들 사이에는 절연막이 존재한다는 것에 주의해야 한다.칼럼 선택 라인 (409) 은 최소한 비트라인 (D10 및 DB10) 과 I/O 버스라인 (N1 및 N2) 사이의 중첩 영역을 덮기 위한 연장영역을 갖는다. 한편, I/O 버스라인 (N1 및 N2) 의 측면에 대해서는, 비트라인 (D10) 이 콘택 (421 및 422) 을 통하여 확산영역 (K14) 에 접속된 연장영역을 가진다는 점을 제외하고는, 그 레이아웃이 I/O 버스라인 (T1 및 T2) 의 측면과 실질적으로 동일하므로, 그 설명을 생략한다.
이들 확산영역 (K10 내지 K15) 은 각 트랜지스터의 소오스/드레인으로 기능한다. 즉, 제 1 트랜지스터는 확산영역 (K10 및 K11) 및 게이트전극 (407) 을 구비하며, 제 2 트랜지스터는 확산영역 (K11 및 K12) 및 게이트전극 (407) 을 구비하며, 제 3 트랜지스터는 확산영역 (K13 및 K14) 및 게이트전극 (407) 을 구비하며, 제 4 트랜지스터는 확산영역 (K14 및 K15) 및 게이트전극 (407)을 구비한다.
칼럼 선택 라인 (409) 이 활성화되면, 게이트전극 (407) 이 콘택 (419 및 420) 을 통하여 활성화되어, 비트라인 (D10) 상의 데이터가 콘택 (421 및 422), 확산영역 (K14 및 K13), 텅스텐 층 (406), 및 콘택 (416) 을 통하여 순차로 I/O 버스라인 (N1) 으로 전송된다. 또한, 비트라인 (DB10) 상의 데이터는 콘택 (417 및 418), 확산영역 (K11 및 K10), 콘택 (411 및 412), 텅스텐층 (405), 및 콘택 (413) 을 통하여 순차로 I/O 버스라인 (T1) 으로 전송된다.
뱅크 (A) 의 플레이트 (P2) 에서, CAS신호가 뱅크 (A) 에 액세스함으로써, 데이터가 비트라인 (D30 및 DB30)으로부터 I/O 버스라인 (T2 및 N2)으로 전송된 후, 데이터가 뱅크 (B) 를 통하여 WBUF/DAMP (109) 로 전송되며, 이때 뱅크 (B) 에RAS 신호로 액세스됨과 동시에, 뱅크 (A) 로부터 출력된 데이터가 뱅크 (B) 로 전송되어, 뱅크 (B) 내의 비트라인 (D10 및 DB10) 이 예비충전되게 된다. 여기서, 출력할 출력 데이터를 I/O 버스라인 (T1,T2,N1, 및 N2) 으로 동시에 출력하기 위하여, 비트라인 (D30 및 DB30)이 비트라인 (D1 및 DB1)와 동시에 액세스됨에 주의해야 한다.
이 실시예에서, 칼럼 선택 라인 (409) 의 텅스텐층은 중간 (intermediate) 레벨에 형성되며, I/O 버스라인 (T2 및 N2) 과 비트라인 (D10 및 DB10) 사이의 거리 만큼 연장된 연장영역을 갖는다. 중간 레벨에 칼럼 선택 라인을 형성함으로써, 비트라인 (D10 및 DB10) 과 I/O 버스라인 (T2 및 N2) 간의 거리가, 그 사이에 위치한 층간 커패시턴스가 감소하기에 충분한 만큼, 증대하게 된다. 또한, 비트라인 (D10 및 DB10)의 예비충전시, 칼럼 선택 라인 (409) 이 동작하지 않는 경우, 칼럼 선택 라인 (409) 의 연장영역이 접지전위로 고정되며, 비트라인 (D10 및 DB10) 과 I/O 버스라인 (T2 및 N2) 간의 차폐막으로 기능함으로써, 비트라인 (D10 및 DB10) 에 의해 유발할 수 있는 I/O 버스라인 (T2 및 N2) 의 노이즈를 감소시킬 수 있다. 또한, 비트라인 (D10 및 DB10) 이 서로 상이한 배선 폭을 갖는 칼럼 선택 라인 (409) 의 영역에서, 칼럼 선택 라인 (409) 의 폭은 적어도 비트라인이 상이한 라인 폭을 갖는 영역을 덮도록 설정한다. 즉, 칼럼 선택 라인 (409)의 폭이 비트라인들간의 폭보다 더 크기 때문에, 비트라인 (D10 및 DB10) 과 I/O 버스라인 (T2 및 N2) 사이의 층간 커패시턴스의 불균형을 방지하게 된다. 즉, I/O 버스라인 (N2) 과 I/O 버스라인 (D10) 사이의 커패시턴스 (C1), I/O 버스라인(N2) 과 I/O 버스라인 (DB10) 사이의 커패시턴스 (C2), I/O 버스라인 (T2) 과 I/O 버스라인 (D10) 사이의 커패시턴스 (C3), 및 I/O 버스라인 (T2) 과 I/O 버스라인 (DB10) 사이의 커패시턴스 (C4) 가 감소되거나 또는 존재하지 않게 된다. 즉, 비트라인과 데이터 버스라인의 용량 효과가, 도 7에 도시된 바와 같이, 거의 제거되게 된다. 커패시턴스 (C1 내지 C4) 가 존재하더라도, 커패시턴스 (C1) 는 커패시턴스 (C2) 와 실질적으로 동일하고, 커패시턴스 (C3) 는 커패시턴스 (C4) 와 실질적으로 동일하다. 따라서, I/O 버스라인 (T2 및 N2)의 출력 타이밍에서 뱅크 (B) 가 액세스되더라도, 비트라인 (D10 및 DB10)의 예비충전에 기인하여 I/O 버스라인 (T2 및 N2) 에서 노이즈가 발생하는 것을 방지할 수 있게 된다.
I/O 버스라인 (N1 및 T1) 상에는, 비트라인 (D10) 과 I/O 버스라인 (N1)의 사이에 제 5 커패시턴스가 존재하며, 비트라인 (DB10) 과 I/O 버스라인 (N1)의 사이에 제 6 커패시턴스가 존재하며, 비트라인 (D10) 과 I/O 버스라인 (T1)의 사이에 제 7 커패시턴스가 존재하며, 비트라인 (DB10) 과 I/O 버스라인 (T1)의 사이에 제 8 커패시턴스가 존재한다. 그러나, 이들 커패시턴스는 I/O 버스라인 (T1 및 N1) 상의 데이터에 영향을 미치지 않는다. 즉, 도 7에 나타낸 바와 같이, 각 커패시턴스들이 동일한 사이즈를 갖기 때문에, 제 5 및 제 7 커패시턴스에 의해 각각 발생되는 비트라인 (D10) 상의 전위변화에 의한 I/O 버스라인 (N1 및 T1) 상의 전위변화가, 제 6 및 제 8 커패시턴스에 의해 각각 발생되는 비트라인 (DB10) 상의 전위변화에 의한 I/O 버스라인 (N1 및 T1) 상의 전위변화에 의해 제거된다. 따라서, I/O 버스라인에는 비트라인 (D10 및 DB10) 의 전위변화에 의한 전위변화가 거의 나타나지 않거나 전혀 나타나지 않게 된다.
상술한 바와 같이, 본 발명에 따르면, 칼럼 선택 라인을 비트라인과 I/O 버스라인 사이의 중간 위치로 연장하여 그 칼럼 선택 라인이 비트라인과 I/O 라인을 차폐하는 구조를 제공한다. 또한, 칼럼 선택 라인의 라인폭을 확장하여 비트라인의 폭이 상이한 영역을 덮음으로써, 비트라인과 I/O 버스라인 사이의 층간 커패시턴스를 균형시킨다. 그 결과, 본 발명은 I/O 버스라인에서의 노이즈를 감소시켜, 동작마진이 열화하는 것을 방지할 수 있다.
본 발명은 상술한 실시예들에 한정되지 않으며, 본 발명의 범위 및 정신을 일탈하지 않는 한, 수정 및 변형을 할 수 있음은 상술한 실시예로부터 알 수 있다. 예를들어, 도 1에서, 3개 이상의 뱅크를 I/O 버스라인에 공통으로 접속할 수도 있다. I/O 버스라인의 개수는 2쌍에 한정되지 않으며, 한 쌍의 비트라인 (T2 및 N2) 에 접속할 수도 있다. 하나 이상의 플레이트를 각 뱅크마다 접속할 수도 있다. 각 뱅크는 하나의 칼럼 어드레스 디코더와 하나의 칼럼 어드레스 디코더를 갖지만, 어드레스 디코더의 개수는 이에 한정되지 않는다. 예를들어, 하나의 칼럼 어드레스 디코더를 복수의 뱅크에 제공할 수도 있다. 또, 도 1에서는, 뱅크 (A) 의 2개의 플레이트가 수평방향으로 배열되어 있지만, 수직으로도 배열할 수도 있다. 또, 본 발명의 실시예에서는, I/O 버스라인을 사용하였지만, 하나의 입력 버스라인 또는 출력 버스라인을 사용할 수도 있다. 예를들어, 뱅크 (A 및 B) 에 공통 접속된 버스라인이 입력 버스라인인 경우, 예를들어, 버퍼 (109) 로부터 출력 버스라인을 통하여 뱅크 (A) 로 전송됨과 동시에, 뱅크 (B)내의 비트라인이예비충전된다. 뱅크 (A 및 B) 에 공통 접속된 버스라인으로 출력 버스라인을 사용할 수있음은 본 발명의 실시예에 대한 설명으로부터 명백하다. 도 5에 나타낸 버스라인은 N1, N2, T1, 및 T2의 배열순서에 한하지 않는다. 예를들어, 각 버스라인 쌍 (예를들어, N1 및 T1) 은 N1,T1,N2, 및 T2의 순서로 배열될 수도 있다. 또한, 콘택의 개수도 본 발명의 실시예에 도시된 것에 한하지 않는다.
이상 설명한 바와 같이, 본 발명에 따르면, 칼럼 선택 라인이 비트라인과 I/O 버스라인 사이의 개재위치로 연장되어, 칼럼 선택 라인이 비트라인 및 I/O 버스라인을 감싸게 된다. 또한, 칼럼 선택 라인의 라인 폭이 증대되어, 상이한 폭을 갖는 비트라인의 영역을 덮음으로써, 비트라인과 I/O 버스라인 사이의 층간 커패시턴스의 조화를 이루게 한다. 그 결과, 본 발명은 I/O 버스라인의 노이즈가 감소되어, 동작 마진이 열화되는 것을 방지할 수 있게 된다.

Claims (46)

  1. 제 1 비트라인을 포함하는 제 1 뱅크;
    제 2 비트라인을 포함하는 제 2 뱅크;
    상기 제 1 및 제 2 뱅크에 공통으로 형성된 제 1 버스라인; 및
    상기 제 1 뱅크로부터 데이터가 출력되어 상기 제 1 비트라인으로부터 상기 제 1 버스라인상의 상기 제 2 뱅크로 전송하고, 상기 제 2 뱅크를 액세스하여 상기 제 2 뱅크내의 상기 제 2 비트라인의 전위가 실질적으로 동시에 변하는 경우, 상기 제 1 비트라인으로부터의 데이터에 해당하는 전위가 상기 제 2 비트라인의 전위변화의 영향에 의해 변하는 것을 방지하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수단은 상기 제 2 비트라인과 상기 버스라인 사이를 차폐하기 위한 층인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 층은 상기 제 2 비트라인과 상기 버스라인 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 버스라인은 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 비트라인은 제 1 레벨 층으로 이루어지며,
    상기 버스라인은 제 2 레벨 층으로 이루어지고,
    상기 칼럼 선택 라인은 상기 제 2 비트라인과 상기 버스라인과는 상이한 제 3 레벨 층으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제 2 뱅크에 제 3 비트라인을 더 구비하며,
    상기 제 3 비트라인은 상기 제 2 비트라인과 상보이며,
    상기 제 3 비트라인의 전위는 상기 제 2 비트라인의 전위가 변화할 때 동시에 변화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 비트라인은 상기 버스라인을 오버랩하는 연장영역을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 비트라인의 상기 전위 변화는 예비충전에 의하여 일어나는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 뱅크 및 제 2 뱅크를 구비하는 반도체 메모리장치로서,
    상기 제 2 뱅크내의 제 1 비트라인;
    상기 제 1 비트라인과 상보인 상기 제 2 뱅크내의 제 2 비트라인;
    상기 제 1 뱅크로부터 출력된 데이터가 상기 제 2 뱅크를 통과하도록 형성된 상기 제 2 뱅크내의 버스라인; 및
    상기 제 1 비트라인과 상기 버스라인 사이의 제 1 커패시턴스를 상기 제 2 비트라인과 상기 버스라인 사이의 제 2 커패시턴스로 실질적으로 균등화하는 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 칼럼 선택 라인은 실리사이드 층으로 이루어지는 것을 특징으로 하는반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 비트라인은 콘택이 형성된 상기 버스라인과 오버랩된 연장영역을 가지며,
    평준화를 위한 상기 층은 상기 연장영역과 오버랩하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 버스라인으로 데이터가 전송되는 경우, 상기 제 1 및 제 2 비트라인이 예비충전되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 버스라인은 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1 방향의 제 1 버스라인;
    상기 제 1 버스라인을 가로지르며 상기 제 1 방향에 수직인 제 2 방향의 제 1 비트라인;
    상기 제 1 버스라인과 오버랩하며 콘택에 접속되어질 연장영역을 가지며, 상기 제 1 버스라인을 가로지르는, 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 2 비트라인의 상기 연장영역과 상기 버스라인 사이에 형성된 제 1 연장영역을 가지는 상기 제 2 방향의 차폐층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 차폐층은 상기 제 1 비트라인과 상기 버스라인 사이의 제 2 연장영역 및 상기 제 2 비트라인과 상기 버스라인 사이의 상기 제 3 연장영역을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 비트라인은 제 1 레벨 층이고,
    상기 버스라인은 제 2 레벨 층이며,
    상기 차폐층은 상기 제 1 레벨 층과 상기 제 2 레벨 층 사이의 제 3 레벨 층인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 칼럼 선택 라인은 실리사이드 층인 것을 특징으로 하는 반도체 메모리장치.
  21. 제 20 항에 있어서,
    상기 버스라인으로 데이터가 전송되는 경우, 상기 제 1 및 제 2 비트라인이 예비충전되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 16 항에 있어서,
    상기 버스라인은 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 1 방향의 제 1 버스라인;
    상기 제 1 버스라인과 상보인 상기 제 1 방향의 제 2 버스라인;
    상기 제 1 및 제 2 버스라인을 가로지르며, 상기 제 1 버스라인과 오버랩하며 제 1 콘택에 접속되어질 제 1 연장영역을 가지는, 상기 제 1 방향에 수직한 제 2 방향의 제 1 비트라인;
    상기 제 1 및 제 2 버스라인을 가로지르며, 상기 제 2 버스라인과 오버랩하며 제 2 콘택에 접속되어질 제 2 연장영역을 가지는, 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 1 비트라인의 제 1 연장영역과 상기 제 1 버스라인 사이에 형성된 제 1 연장영역을 가지며, 상기 제 2 비트라인의 연장영역과 상기 제 2 버스라인 사이에 형성된 제 2 연장영역을 가지는, 상기 제 2 방향의 차폐층을 구비하는 것을특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 연장영역은 상기 제 1 버스라인과 상기 제 1 비트라인을 오버랩하는 영역과 오버랩하고,
    상기 제 2 연장영역은 상기 제 2 버스라인과 상기 제 2 비트라인을 오버랩하는 영역과 오버랩하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 차폐층은,
    상기 제 2 비트라인과 상기 제 1 버스라인을 오버랩하는 영역과 오버랩하는 제 3 연장영역, 및
    상기 제 1 비트라인과 상기 제 2 버스라인을 오버랩하는 영역과 오버랩하는 제 4 연장영역을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2 비트라인은 제 1 레벨 층이고,
    상기 제 1 및 제 2 버스라인은 제 2 레벨 층이고,
    상기 차폐층은 상기 제 1 레벨층과 제 2 레벨 층 사이의 제 3 레벨 층인 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 칼럼 선택 라인은 실리사이드 층으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 23 항에 있어서,
    상기 버스라인에 데이터가 전송되는 경우, 상기 제 1 및 제 2 비트라인이 예비충전되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 23 항에 있어서,
    상기 버스라인은 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 1 레벨 층으로 형성되는 제 1 방향의 제 1 버스라인;
    상기 제 1 레벨 층으로 형성되고 상기 제 1 방향의 상기 제 1 버스라인과 상보인 제 2 버스라인;
    상기 제 1 레벨 층으로 형성된 상기 제 1 방향의 제 3 버스라인;
    상기 제 1 레벨 층으로 형성되고 상기 제 1 방향의 상기 제 3 버스라인과 상보인 제 4 버스라인;
    제 1 콘택을 형성하기 위하여 상기 제 3 버스라인을 오버랩하는 제 1 연장부를 가지며, 상기 제 1 내지 제 4 버스라인 중 적어도 하나를 가로지르며, 제 2 레벨 층으로 형성되고 상기 제 1 방향에 수직한 제 2 방향의 제 1 비트라인;
    그를 통하여 제 2 콘택을 형성하기 위하여 상기 제 4 버스라인을 오버랩하는 제 2 연장부를 가지며, 상기 제 1 내지 제 4 버스라인 중 적어도 하나를 가로지르며, 상기 제 2 레벨 층으로 형성된 상기 제 2 방향의 제 2 비트라인; 및
    상기 제 1 비트라인 및 상기 제 3 버스라인을 오버랩하는 영역을 오버랩하고 상기 제 1 연장부를 오버랩하도록 형성된 제 1 연장영역, 상기 제 1 비트라인 및 상기 제 4 버스라인을 오버랩하는 영역을 오버랩하도록 형성된 제 2 연장영역, 상기 제 2 비트라인 및 상기 제 2 버스라인을 오버랩하는 영역을 오버랩하도록 형성된 제 3 연장영역, 및 상기 제 2 비트라인 및 상기 제 4 버스라인을 오버랩하는 영역을 오버랩하고 상기 제 2 연장부를 오버랩하도록 형성된 제 4 연장영역을 가지며, 상기 제 1 레벨층과 제 2 레벨 층 사이의 개재 레벨 층으로 형성된 상기 제 1 비트라인과 제 2 비트라인 사이의 상기 제 2 방향의 칼럼 선택 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    제 1 접속 층은 또한 상기 제 2 방향으로 상기 제 3 레벨 층에 의해 형성되며,
    상기 제 1 접속층은
    상기 제 1 버스라인에 접속된 제 3 콘택을 내부에 형성하고 있는 제 1 단부, 및
    상기 칼럼 선택 층이 활성화되는 경우 상기 제 1 콘택에 전기적으로 접속되는 제 4 콘택이 내부에 형성된 제 2 단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 32 항에 있어서,
    제 2 접속층은 상기 제 2 방향으로 상기 제 3 레벨 층으로 더 형성되며,
    상기 제 2 접속층은 상기 제 2 버스라인에 접속된 제 5 콘택을 내부에 형성하고 있는 제 1 단부, 및 상기 칼럼 선택 층이 활성화되는 경우 상기 제 2 콘택에 전기적으로 접속되는 제 6 콘택이 내부에 형성된 제 2 단부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제 4 및 제 6 콘택은 제 3 및 제 4 버스라인과 각각 오버랩하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 제 2 레벨층은 텅스텐층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 35 항에 있어서,
    상기 제 1 레벨층은 알루미늄층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 31 항에 있어서,
    상기 제 3 레벨층은 실리사이드층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 31 항에 있어서,
    상기 제 2 및 제 4 버스라인으로 데이터가 전송되는 경우, 상기 제 1 및 제 2 비트라인이 예비충전되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제 31 항에 있어서,
    상기 제 1 내지 제 4 버스라인은 출력 버스라인인 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 1 데이터 버스라인 쌍;
    제 2 데이터 버스라인 쌍;
    상기 제 1 데이터 버스라인 쌍에 각각 공통접속된 복수의 제 1 비트라인 쌍을 포함하는 제 1 플레이트를 구비하며, 상기 제 2 데이터 버스라인 쌍에 각각 공통접속된 복수의 제 2 비트라인 쌍을 포함하는 제 2 플레이트를 구비하는 제 1 뱅크;
    상기 제 1 데이터 버스라인 쌍에 각각 공통접속되고 상기 제 2 데이터 버스라인 쌍으로 오버랩되는 복수의 제 1 비트라인 쌍을 포함하는 제 1 플레이트를 구비하며, 상기 제 2 데이터 버스라인 쌍에 각각 공통접속되고 상기 제 1 데이터 버스라인 쌍으로 오버랩되는 복수의 제 2 비트라인 쌍을 포함하는 제 2 플레이트를 구비하는 제 2 뱅크; 및
    데이터가 상기 제 2 데이터 버스라인의 쌍으로 전송되고 상기 제 2 뱅크의 상기 제 1 플레이트내의 상기 복수의 상기 제 1 비트라인의 쌍 중의 적어도 하나의 전위가 변하는 경우 상기 제 2 뱅크의 상기 제 1 플레이트내의 상기 제 1 비트라인 쌍의 전위변화의 영향에 의해 데이터에 대응하는 전위가 변화하는 것을 방지하는 층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제 40 항에 있어서,
    상기 비트라인은 제 1 레벨 층으로 이루어지며,
    상기 데이터 버스라인은 제 2 레벨 층으로 이루어지며,
    상기 층은 상기 제 1 레벨층과 상기 제 2 레벨 층 사이에 위치한 제 3 레벨 층으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제 41 항에 있어서,
    상기 층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  43. 복수의 비트라인 및 콘택영역의 데이터 버스라인 사이에 위치하여 상기 복수의 비트라인 중의 제 1 비트라인 및 상기 데이터 버스라인 중의 제 1 데이터 버스라인 사이의 결합 커패시턴스 및 상기 비트라인 및 상기 데이터 버스라인 사이의 제 2 결합 커패시턴스를 감소 및 평준화하도록 하는 차폐층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제 43 항에 있어서,
    상기 차폐층은 칼럼 선택 라인인 것을 특징으로 하는 반도체 메모리 장치.
  45. 제 44 항에 있어서,
    상기 데이터 버스라인으로 데이터가 전송되는 경우, 상기 제 1 및 제 2 복수의 비트라인이 예비충전되는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제 44 항에 있어서,
    상기 복수의 비트라인 중의 제 1 비트라인은 상기 제 2 복수의 비트라인 중의 제 2 비트라인과 상보인 것을 특징으로 하는 반도체 메모리 장치.
KR1019980012844A 1997-04-11 1998-04-10 반도체 메모리 장치 KR100323635B1 (ko)

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JP09110400A JP3085241B2 (ja) 1997-04-11 1997-04-11 半導体記憶装置
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