TW388121B - Semiconductor memory device - Google Patents

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經濟部中央榡準局員工消f合作.社印製 Α7 B? 五、發明説明（） · 本發明係關於一種半導體記憶裝置，尤其有關於一種 多資料庫記憶體構造。 在一種已知的多資料庫記憶體構造中，獨立運作的多 數個資料庫位於同一個晶片上，且此等記憶體相互交錯 (interleave)。亦即此交錯系統的運轉使得當某特定的資料庫 在藉由將一相關列位址閂鎖電路上的列位址閂鎖以進行存 取時，針對不同資料庫之另一個列位址從處理器傳送到一 相關的閂鎖電路。因而此系統可以依序存取兩個資料庫而 不需要等待到前一個資料庫存取完畢。另外，當一特定資 料庫正在進行存取時，另一資料庫可以進行預充電或更新 (refresh)的動作。此外，當進行交錯操作的資料庫之間共用 一輸入/輸出匯流排以進行管線操作(pipeline operation)時， 來自不同資料庫的資料可以依序輸出。 目前此等多資料庫記憶體構造已被採用，以達到半導 體記憶體的高速操作。 下文中將以一個包含資料庫A與B的雙資料庫構造來 描述此等多資料庫記憶體構造，如圖1所示。資料庫A包含 兩平板P1及P2，而各平板P1及P2包括多數個成陣列排列的 記憶單元。舉例而言，平板P1具有連接到一列位址解碼器 RD1之多數個字元線、連接到行位址解碼器CD1之多數個 行選擇信號線1至4、及多數對位元線D1至D4、DB1至 DB4，如圖2所示。位元線D1至D4與位元線DB1至DB4互 補。舉例而言，當位元線D1處於高階時(邏輯”1”），位元線 DB1則處於低階(邏輯”0”）。各記憶單元之位置與各對位元 2 (請先閱讀背面之注意事項再填寫本頁) .裝

liT 本紙炫尺Λ遍川中家忭卑U'\S )八4呪恪（2U)/2『公筇ΐ 經濟部中央標準局員工消費合作社印製 五、發明説明（） 線以及各字元線相交叉。平板P1中的位元線D1至D4共同連 接到一輸入/輸出匯流排線T1，而位元線DB1至DB4共同連 接到一輸入/輸出匯流排線N1。匯流排線ΊΓ1與匯流排線N1 互補。平板P2之結構與平板P1相同。平板P2內的位元線對 共同連接到一對輸入/輸出匯流排線T2與N2。另一方面，資 料庫B與資料庫A之結構相同。在平板P3上之位元線對 DIO、DB10、D20、及DB20共同連接到一對輸入牖出匯流 排線T1與N1。平板P4上之位元線對則共同連接到一對輸入 /輸出匯流排線T2與N2。輸入/輸出匯流排線ΤΙ、Nl、T2、 與N2連接到一寫入緩衝區(WBUF)及一資料放大器 (DAMP) 109以讀取或寫入資料。 接下來將針對此記憶裝置之操作進行說明。藉由各字 元線的控制，儲存在一耦合到資料庫A中之位元線D1與 DB1之記憶單元中的資料被傳送到位元線D1與DB1。之 後，行選擇信號線1被活化(高階)以將資料從位元線D1與 DB1分另[J傳送到輸入/輸出匯流排線T1與N卜且資料會透過 資料庫B輸出到資料放大器(DAMP) 109。此時，儲存於資料 庫內耦合到位元線D10之記憶單元內的資料並未傳送到輸 入/輸出匯流排線T1及m。相反的，當資料庫B內的資料被 從位元線D10與DB10傳送到輸入/輸出匯流排線T1，資料庫 A內的資料並不會被傳送到輸入騮出匯流排線T1及T2。 圖3 A顯示資料庫P3內位元線D10、DB10與輸入/輸出匯 流排線Ή、N1之間連接區域附近的布局。圖3B則爲沿圖3A 中IIIA-IIIA’線段所作之剖面圖。二沿垂直方向延伸之輸入/ 3 本紙張反度琦叫屮网W家標辛（CNs"Ta4^格(· 2!〇v297公廣; f裝-- - (請先閱讀背面之注意事項再填寫本頁) -ΪΤ 經濟部中央棣準局員工消f合作祍印製 Μ __ _ Β7 五、發明説明（） 輸出匯流排線T1/N1相互平行。輸入出匯流排線N1透過 接點(contacts)208與209連接到一擴散區域Id。輸入/輸出匯 流排線ΤΓ1則透過接點211與212連接到一擴散區域k4。位元 線mo在輸入/輸出匯流排線τι下方具有一延伸區，可透過 接點216與217連接到一擴散區域k5。位元線DB10在輸入/ 輸出匯流排線N1下方具有一延伸區，可透過接點213與214 連接到一擴散區域k2。從上視圖來看，在位元線D10及DB10 之間具有一水平延伸的行選擇信號線206。行選擇信號線 206透過一接點215連接到一鎢金屬層204，且鎢金屬層204 透過一接點210耦合到一閘電極203。位元線D10與DB10係 由一矽化物層所構成，作爲一下層導電層。輸入/Hi出匯流 排線T1與N1及鎢金屬層204係由一層鎢金屬所形成，以作 爲一中間導電層。行選擇信號線206則係由一上層導電層… 一鋁金屬層所形成。 在此實施例中，當行選擇信號透過一被選擇的行選擇 信號線206來供應時，信號會透過接點215、鎢金屬層204、 及接點210傳送到閘電極2〇3。據此，擴散層kl與k2變成導 電性且擴散層k4與k5變成導電性。結果，位元線D10上的 資料被輸出到輸入/輸出匯流排線T1，而位元線DB10上的 資料被輸出到輸入出匯流排線N1。 在此情況下，如圖4A所示，相鄰層之間存在層間電 容，亦即層間電容存在於位元線DIO、DB10及輸入％出匯 流排線ΤΙ、N1之間。詳述之，如圖4A所示，在輸入/輸出 匯流排線T1與位元線D10之間存在一耦合電容C1，在輸入/ --------- 4 十、張以3中丨销t料（C\.S ) Λ‘1規柊（21«公焓） - I -1 I in Ir.气和^—--I * — . I I、1T * " (讀Α-閱讀背-面之注意事項再填寫本頁) _ 經濟部中央標準局員工消費合作社印製 五、發明説明（） 輸出匯流排線τ 1與位元線DB10之間存在一耦合電容C2，在 輸入/輸出匯流排線N1與位元線D10之間存在一耦合電容 C3，在輸入/輸出匯流排線N1與位元線DB10之間存在一耦 合電容C4。此處需注意因爲接點係設置於電容C1及04側， 形成電容C1及C4之位元線的寬度較形成電容C2及C3之位 元線的寬度更寬。 之後，資料庫A中的行選擇信號線受到行位址閃控信 號(CAS)的激活，所以位元線D1與DB 1中的資料被傳送到輸 入/輸出匯流排線T1與N1 ’並經過資料庫B輸出到資料放大 器(DAMP)。此時，資料庫B係藉由一列位址閃控信號(_ 進行存取，在資料透過資料庫B輸出的期間將位元線D10與 DB 10由所供應的電位VCC及地位準電位GND分別預充電 到中間電位VCC/2。 隨著位元線D10與DB10的預充電，輸入顧出匯流排線 T1與N1的電位階會受到位元線D10與DB10的預充電所造 成之耦合電容C1〜C4的影響。此時，若位元線D10與DB10 之線寬相等並維持常數，位元線D10與DB10其中之一被從 VCC電位被預充電到VCC/2，另一責備從地位準被預充電 到VCC/2，結果導致層間電容相等，於是其影響相互抵銷。 亦即Cl - C2 = 0且C3 - C4 = 0。然而’因爲位元線D10在輸 入/輸出匯流排線T1下方區域具有接點216及217，且位元線 DB10在輸入/輸出匯流排線N1下方區域具有接點213及 214，位元線D10與DB10的寬度並不相等，因而耦合電容變 成Cl > C2，C4 > C3。因此，在接點存在處，因爲電容C1〜C4 5 本紙ίΐλ度遍;fl中阈1¾家^^T<^NS > ζΰ現梢2丨〇/：^7公犛") K m m n n n HI m^r4i m n 1 n n n T V ,1 I- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾隼局員工消费合作社印裝 A 7 _____ B? 五、發明説明（） 不同所導致的電壓差便大，而在輸入/輸出匯流排線上造成 雜訊，更進一步影響由資料庫A所輸出的資料。若整體輸 入/輸出匯流排線的電容爲Cl〇，且因爲輸入出匯流排線 與位元線之間層間電容不平衡所導致之總電容差爲 CBIT，則CBIT約爲CIO的1% ’而位元線會因爲預充電出現 3.3V的波動。結果在輸入/輸出匯流排線上因爲此波動的影 響而產生約33mV的雜訊，如圖4B所示。在輸入/輸出匯流 排線上產生之雜訊直接導致操作邊框(margin)的劣化，使得 資料放大器失效，進而使得半導體記憶體在高度積集時無 法正常運作。 另一方面，日本公開專利申請案號62-60255之案件中 提一種單一電晶體型式的半導體記憶體，其具有一字元 線、一位元線、及一位於字元線與位元線之間的行位址線， 以降低字元線與位元線之間的電容。然而，因爲其僅顯示 出字元線與位元線之間的層間電容被降低，而未解釋因爲 線路尺寸不同所導致的電容不平衡。另外，雖然位元線上 的雜訊降低，但是當匯流排線上出現雜訊，在匯流排線上 代表資料的電壓會因雜訊而發生變化，使得DAMP109最終 輸出一錯誤資料。 如前文所述，在多資料庫記憶體構造半導體記憶體 中，當輸入/輸出匯流排線在多資料庫記憶體之間共用以進 行管線操作(pipeline operation)時，會發生由CAS信號對一 特定資料庫進行存取所造成之資料輸出與由RAS信號對此 資料輸出進行存取所造成的預充電相重疊。在此情況下， 6 本戒笊尺度通W屮圉^家忧坪·（ CNS了/ΰιι格" 修^•‘—.―^ t (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印袈 A7 ______B7_ 五、發明説明（） 當位元線與輸入/輸出匯流排線之耦合電容不平衡時，因爲 位元線的預充電而導致輸入出匯流排線出現雜訊，因而 導致操作邊框(margin)的劣化，並造成不正確的讀取操作。 發明的簡單說明 因此，本發明之目的在提出一種可抑制位元線與輸入/ 輸出匯流排線之間層間電容不平衡的半導體記憶體裝置。 依據本發明之半導體記憶體包含一第一位元線；與第 —位元線互補之第二位元線， ·一第一匯流排線；一與第一 匯流排線互補之第二匯流排線；其中位於第一匯流排線與 第一位元線之間的第一電容與位於第一匯流排線與第二位 元線之間的第二電容相同，而位於第二匯流排線與第一位 元線之間的第三電容與位於第二匯流排線與第二位元線之 間的第四電容相同。 本發明的特徵在於在第一與第二匯流排線和第一與第 二位元線之間具有一行選擇信號線。 行選擇信號線層較佳位於各層位元線與匯流排線的層 間區域，且在位元線線寬相異處之上的行選擇信號線其線 寬被加寬，使得其最少覆蓋到位元線之線寬相異處的一部 份，或其較位元線之間的間距更大，因而遮蔽位元線與匯 流排線，以抑制耦合電容的不平衡。 圖示的簡單說明 圖1爲習知可執行管線操作之具有多資料庫記憶體的 7 本紙張尺度適丨家橾卑（CNS ) Λ4現格（2丨(W297公冷) -----1 I--— I ^衣— —---—訂 -I - I (請先閱讀背面之注意事項再填寫本頁) · A7 ________B7__ 五、發明説明（） 半導體記憶體裝置的構造簡圖。 圖2之構造簡圖顯示圖1所示之半導體記憶體裝置中資 料庫A內平板P1的一部份。 f|3A之構造簡圖顯示圖1所示之半導體記憶體裝置中 資料庫B內平板P3的一部份，圖3B則爲沿圖3A中IIIA-IIIA’ 線段所做之剖面圖。 圖4A弯4B之簡圖係用來顯示習知半導體記憶體裝置 中位元線與輸入麟出匯流排線之間的連接(寄生)電容以及 因爲位元線預充電所造成之雜訊。> 圖5爲本發明實施例中相對於圖1所示半導體記憶體裝 置之資料庫B內的平板P3之部分平面圖。 ‘调6A〜6C分別爲沿圖5中線段VIA-VIA，、VIB-VIB，、 ViC-VIC，所做之剖面圖。 『 圖了之簡圖係用來說明本發明的效果。 .V、 - V . 圖中的參照數號 .......—II - ·- I! I 〆 ί'*^1 I I II _ —— Τ 、-° - - (請先閱讀f-面之注意事項再填寫本頁) 一 經滴部中央標準局員工消費合作社印裝 1 行選擇信號線 2 行選擇信號線 3 行選擇信號線 4 行選擇信號線 109 資料放大器 203 閘電極 204 鎢金屬層 206 行選擇信號線 8 本紙悵尺度Ϊ.5丨fl中國m戈（C_NS )八4<見格（2丨0〆；；97公趋） A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（ 208 209 210 211 212 213 214 215 216 217 405 406 407 409 411 412 413 414 415 416 417 418 419 420 接點 接點 接點 接點 接點 接點 接點 接點 接點 接點 鎢金屬層 鎢金屬層 閘電極 接點 接點 接點 接點 接點 接點 接點 接點 接點 接點 接點 本紙伕尺度適叩中國囚家榡李（（’N'S 1 Λ4規格（210X 297公摩） B7 B7 經濟部中央標準局員工消费合作社印¾ 五、發明説明（） 421 接點 422 接點 發明的詳細說明 圖5及6A〜6C顯示本發明之實施例。詳述之，圖5說明 之布局顯示本發明之一實施例，圖6A顯示沿圖5中線段 \^-\^’所做之剖面圖，圖66顯示沿圖5中線段\^-¥®， 所做之剖面圖，而圖6C顯示沿圖5中線段VIC-VIC，所做之 剖面圖。 在此實施例中，輸入/輸出匯流排線Ή、T2、N卜N2 係由一鋁線路層所形成，爲上層導電層，位元線D1 〇與DB10 則由矽化物層構成’爲下層，而由鎢金屬層構成之行選擇 信號線409與鎢金屬層405則爲中間層。 在圖沖，兩對輸入/輸出匯流排線Ή、Ν1與輸入/輸出 匯流排線Τ2、Ν2相互平行沿鉛垂方向交錯設置。輸入/輸出 匯流排線Ή、m、Τ2、Ν2由低電阻的鋁線路層所構成。在 輸入/輸出匯流排線T1、與N1之間出現空間，因而使得輸入 /輸出匯流排線T2、N2(不具有用來連接到位元線D10與 DB10的接點)能夠與輸入喻出匯流排線Ή、N1交錯排列。 從屬於平板P1內之位元線D1與DB 1之記憶單元中所讀出的 資料以及從屬於平板P2內之位元線D30與DB30之記憶單元 中所讀出的資料分別在輸入出匯流排線T1與N1及輸入 /輸出匯流排線T2與N2中幾乎同時傳送。接下來，從屬於平 板P1內之位元線D2與DB2之記憶單元中所讀出的資料以及 _ 10 本紙張尺度適叫中1¾¾¾.:標莩（‘) Μ堤格（) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印裝 A7 __________B7 五、發明説明（） 從屬於平板P2內之位元線D31與DB31之記憶單元中所讀出 的資料分別在輸入/輸出匯流排線T1與N1及輸入/輸出匯 流排線T2與N2中幾乎同時傳送。在圖3A中，輸入/輸出匯 流排線T2與N2存在於一對輸入/輸出匯流排線T1與N1之 外。 關於輸入/輸出匯流排線11與丁2，輸入/輸出匯流排線 T1透過一接點413連接到鎢金屬層405。鎢金屬層405沿水平 方向延伸，且透過位於輸入/輸出匯流排線T2下方之接點 411與412連接到一擴散區域klO。位元線D10與DB10沿水平 方向相互平行延伸。位元線DB10具有一擴張區域，透過輸 入/輸出匯流排線T2下之接點417與418連接到一擴散區域 kll。行選擇信號線409沿水平方向在位元線D2與DB2之間 延伸，如圖5之平面圖所示。行選擇信號線409透過接點419 與420連接到一閘電極407。請注意一閘絕緣薄膜(圖中未顯 示)形成於閘電極與半導體基板之間，且各導電層之間(如位 元線D10及DB10)具有絕緣薄膜。行選擇信號線409具有一 擴張區域，其最少覆蓋到位元線D10與DB10及輸入/輸出匯 流排線T2與N2之間的重疊區域另一方面，關於輸入/輸出匯 流排線N1與N2這方面，因爲其布局與輸入/輸出匯流排線 T1與T2方面幾乎相同，故省略其說明，除位元線D10具有 一透過接點421與422連接到擴散區域kl4之外。 此等擴散區域klO - kl 5係作爲各電晶體之源極/汲極 區域。亦即第一電晶體包含擴散區域klO及kll與一閘電極 407，第二電晶體包含擴散區域kll及kl2與一閘電極407， 11 本紙浓尺度適.丨丨1中囚《家橾準（（’\TS ) 格（；M0 V 公f) --------Γ^.-- -m (請先閱讀背面之注意事項再填容本頁)

，1T 經濟部中央標準局員工消費合作‘杜印裝 A7 ___B7_ 五、發明説明（） 第三電晶體包含擴散區域kl3及kl4與一閘電極407，第四電 晶體包含擴散區域kl4及kl5與一閘電極407 〇 當行選擇信號線409被激活，閘電極407透過接點419 與420被激活，使得位元線D10上的資料依序透過接點421 與422、擴散區域kl4與kl3、接點414與415 '鎢金屬層406、 及接點416傳送到輸入/輸出匯流排線N1。另外，位元線 DB10上的資料依序透過接點417與418、擴散區域kll與 klO、接點411與412、鎢金屬層405、及接點413傳送到輸入 騸出匯流排線 假設資料藉由一 CAS信號對資料庫Α進行存取，而從資 料庫A之平板2內的位元線D30與DB30傳送到輸入/輸出匯 流排線T2與N2，然後此資料透過資料庫B傳送到 WBUF/DAMP109，且此時資料庫B受到一RAS信號進行存 取，從資料庫A輸出之資料在資料庫B之內傳送，因而將資 料庫B內的位元線D10與DB10預充電。請注意位元線D30 與DB30和位元線D1與DB1同時存取，以將輸出到輸入/輸 出匯流排線ΤΙ、T2、Nl、N2之資料同時輸出。 在此實施例中，行選擇信號線409之鎢金屬層形成於中 間層，並具有擴張區域，其延伸的距離係位於輸入顺出匯 流排線T2、N2與位元線D10、DB10之間。在中間層形成行 選擇信號線使得位元線D10、DB10與輸入/輸出匯流排線 T2、N2之間的距離增加至可以減低其間的層間電容。此 外，行選擇信號線409之擴張區域在位元線D10與DB 10的預 充電期間，當行選擇信號線409並未進行操作時維持在地位 12 &張尺度.1¾^中家榡穿（CNS ) Λ4規格（2HW297公接) d — (請4'閱讀^面之注意事項再填寫本頁) *?τ A7 A7 經濟部中央榡準局—工消費合作社印製 五、發明説明（) 準，其作爲位元線DIO、DB10與輸入/輸出匯流排線T2、 N2之間的防護，防止可能會由位元線D10與DB10弓丨起之輸 入/輸出匯流排線T2與N2上的雜訊。此外，在行選擇信號線 409中位元線D10與DB10的寬度不同之處，行選擇信號線 409的寬度被設定成最少可將位元線的線寬不同之處覆 蓋。換言之，行選擇信號線409的寬度較位元線之間的線路 間隔更寬，因而防止位元線D10、DB10與輸入/輸出匯流排 線T2、N2之間層間電容的不平衡。亦即輸入/輸出匯流排線 N2與位元線D10之間的電容α、輸入/輸出匯流排線N2與位 元線DB10之間的電容C2、輸入/輸出匯流排線Τ2與位元線 D10之間的電容C3、及輸入出匯流排線Τ2與位元線DB10 之間的電容C4被降低或是不存在。即位元線與資料匯流排 線之間的電容效應被有效的排除，如圖7所示。即使C1〜C4 存在，電容C1變成相近於電容C2，且電容C3變成相近於電 容C4。因此，即使在輸入/輸出匯流排線^與犯的輸出期 間進行存取’因爲位元線D10與DB10的預充電所引起之輸 入/輸出匯流排線Τ2與Ν2上的雜訊亦可預防。 在輸入/輸出匯流排線Ν1與Τ1上，位元線D10與輸入/ 輸出匯流排線Ν1之間具有一第五電容，位元線DB10與輸入 觸?出匯流排線Ν1之間具有一第六電容，位元線D10與輸入 /輸出匯流排線Τ1之間具有一第七電容，而位元線DB10與 輸入/輸出匯流排線Τ1之間具有一第電容。然而，此等電容 並不會影響輸入/輸出匯流排線Τ1與Ν1上的資料。亦即如圖 7所示，因爲各電容的大小相同，分別由第五與第七電容所 —13 说尺度^•:料 iCNS)A4.^ (210x297^# ) (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消f合作杜印裝 五、發明説明（） 造成之位元線D10上的電壓改變所導致的輸入/輸出匯流排 線T1與N1之電壓改變會被分別由第六與第八電容所造成 之位元線DB10上的電壓改變所導致的輸入/輸出匯流排線 T1與N1之電壓改變所抵銷。因此，位元線D10與DB10之電 壓變化僅導致輸入/輸出匯流排線上電壓的少許甚或沒有 變化。 如前文所述，依據本發明所提出之結構中，行選擇信 號線在位元線與輸入/輸出匯流排線之間的中間區域延 伸，因而對位元線與輸入/«ί出匯流排線形成保護。此外， 行選擇信號線的線寬亦增加使其能夠覆蓋到位元線線寬不 同之區域，藉此平衡位元線與輸入/輸出匯流排線之間的層 間電容。總言之，本發明之優點在於輸入/S出匯流排線內 的雜訊受到抑制，以防止操作邊緣的劣化。

從實施例中可得知本發明並非受限於前述實施例，在 本發明的精神與範疇之內仍可做出種種變化及修改。舉例 而言，圖1中可以有三個或更多的資料庫共同連接到輸入/ 輸出匯流排線。輸入/輸出匯流排線的數目不限定於二對， 亦可爲最少一對位元線Τ2與N2(d 15. Iine6)。各資料庫中具 有最少一個平板。雖然各資料庫具有一列位址解碼器與一 行位址解碼器，位址解碼器的數目並未受限。例如一個行 位址解碼器可以屬於多數個資料庫。雖然資料庫A中的二 平板於圖1中爲水平排列，其亦可爲垂直排列。雖然本發明 實施例中採用輸入纖出匯流排線，其亦可僅爲輸入匯流排 線或是輸出匯流排線。舉例而言，當共同連接到資料庫A 14 n n i— n n I n n I n n· I— n n T U3 . .1 、T -- (許先閱讀背面之注意事項再填st本頁) 本纸张尺度適)丨1中國内家螵準（（’、S )八4况格（2丨(> 公漦） " A7 B7 五、發明説明（） 與資料庫B的匯流排線爲輸入匯流排線，資料會透過輸出匯 流排線從緩衝器109傳送到資料庫A，而資料庫B中的位元 線會同時預充電。從本發明之實施例的描述中可以明瞭共 同連接到資料庫A與B的匯流排線可爲輸出匯流排線。匯流 排線N1、N2、T1與T2之排列並非受限於如圖5所示的順序。 例如其可爲成對排列(如N1與T1)而成爲Ή、N卜T2、N2 的順序。此外，接點的數目亦非限定於本發明之實施例的 數目。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消f合作社印狀 15 木紙張尺度適州屮國囚家標率（CNS ) Λ4規格（2!〇y；!97公漦）

Claims (1)

1. 赛87105524號專利申請案申請專利範圍修正頁 « 88年11月24日修訂 經濟部中夬標準局貝工消费合作社印«. 六、申請專利範圍 卜“修正 -擄* 1 補充 部分雷Z域與〜覆蓋該第二馬^ 流排線與該第一位元線的 ’而該第二擴大區域與一覆蓋該第二匯流排線 與，二位元線的部分重疊丄 ％申_專利範圍第24項所述之裝置，其中該防 有〜與該第二位元線與該第一匯流排線之重疊 之第三擴大區域，及一與該第一位元線與該 流排線之重疊部分相重叠之第四擴大區域。 —請專利範圍第25項所述之裝置，其中該第 線;〜I?元線爲一第一階級層，該第一與第二匯流排 二階級層，而該防護層爲該第一階級層與該第 3層之間的第三階級層❶ 華臨J·如申請專利範圍第26項所述之裝置，其中該防 護層=1選擇信號線。 如申W專利範圍第27項所述之裝置，其中該行 選擇，線係由，化麵讎。 利範圍第23項所述之裝置’其中當資 =»__中傳送時該第一與第二位元線受麵充 3〇.：：如申睛專利範圍第23項所述之裝置，其中該匯、 輸出瞳流排線° 2-二種半導體記憶體裝置，包含： :第〜匯流排線，朝向一第一方向，由一第一階級 層所構成； 二δ流排線，朝向該第一方向，與該第一匯流排 a__ ____ ZU (請先閲讀背面之注^•項再填寫本筲) ，τ Γ 經濟部中央橾牟局月工消費合作社印製 A8 B8 C8 D8 六、申請專利範園 h —種半導體記憶體裝置，包含： 一第一資料庫，具有一第一位元線； 一第二資料庫，具有一第二位元線； 一第一匯流排線，共同形成於該第一與第二資料庫 內；及 一機構，當資料從該第一資料庫輸出並從該第一位元 線傳送到該第一匯流排線，而該第二資料庫被進行存取， 且該第二資料庫中的第二位元線之電位階幾乎同時產生 變化時，用來預防對應於來自該第一位元線之資料的電位 階隨著該第二位元線之電位階的變化影響而改變。 2. 如申請專利範圍第1項所述之裝置，其中該機構 爲用來在該第二位元線與該匯流排線之間形成屏障的一 層。 3. 如申請專利範圍第2項所述之裝置，其中該層位 於該第二位元線與該匯流排線之間。 4. 如申請專利範圍第3項所述之裝置，其中該匯流 排線爲一輸出匯流排線。 5.. 如申請專利範圍第4項所述之裝置，其中該層爲 一行選擇信號線。 6.. 如申請專利範圍第5項所述之裝置，其中該第二 位元線係由一第一階級層所構成，該匯流排線係由一第二 階級層所構成，而該行選擇信號線係由一不同於該第二位 元線與該匯流排線之第三階級層所構成。 7.:如申請專利範圍第2項所述之裝置，其中該第二 ---------^裝.------訂------ - I (請先閱讀背面之注^^項再填寫本肓)

   A8 B8 C8 D8 經濟部中央橾率局真工消費合作社印策 六、申請專利範圍 修正 線耳補，由該第一階級層所構成； < 一第二匯流排線，朝向該第一方向，由該第一階級 層所構成； 一第四匯流排線，朝向該第一方向，與該第三匯流 排線互補，由該第一階級層所構成； 一第一位兀線，朝向一與該第一方向垂直之第二方 向，由一第二階級層所捧成，該第一位元線至少橫越該第 .一至第四匯流排線其中之一，該第一位元線具有一與該第 '三匯流排重疊之第一擴大卿，以藉此形成一第一接點； 一第二位元線/朝向該第二方向，.由該第二階級層 5所構成，該第該位元線至少橫越該第一至第四匯流排線 其中之一，該第一位元線具有一與該第四匯流排重疊之 第二擴大0¾，以藉此形成一第二接點；及 一行選擇信號線，朝向該第二方向，位於該第一與 第二位元線之間，由一位於該第一與第二階級層之間的 中間階級層所構成，該行選擇信號線具有一覆蓋該第一 位元線與該第三匯流排線的重疊部分並覆蓋該第一擴大 區域的第一擴張區域、一覆蓋該第一位元線與該第四匯 流排線的重疊部分的第二擴張區域、一覆蓋該第二位元 線與該第二匯流排線的重疊部分的第三擴張區域、以及 一覆蓋該爾二位元線與該第四匯流排線的重疊部分並覆 蓋該第二擴大區域的第四擴張區域。 32.如申請專利範圍第31項所述之裝置，其中更形 成有一第一連接層，朝向該第二方向，由該第三階級層構 21 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐） 經濟部t央梂準局貝工消费合作社印製 C8 D8 六、申請專利範圍 資料庫中更包含一第三位元線，該第三位元線與該第二位 元線互補，且該第三位元線之電位階與該第二位元線之電 位階發生變化時同時變化。 8. 如申請專利範圍第6項所述之裝置，其中該第二 位元線包含一與該匯流排線重疊之擴張區域。 9. 如申請專利範圍第8項所述之裝置，其中該第二 位元線之電位階發生變化係由預充電所導致。 10. —種包含一第一資料庫與一第二資料庫之半導 體記憶體裝置，包含： 一第一位元線，位於該第二資料庫內； 一第二位元線，位於該第二資料庫內，該第二位元線 與該第一位元線互補； 一匯流排線，形成於該第二資料庫之內，使得從該第 一資料庫中輸出的資料通過該第二資料庫；及 一層’用來使該第一位元線與該匯流排線之間的第一 電容相等於該第二位元線與該匯流排線之間的第二電 容。 11. 如申請專利範圍第10項所述之裝置，其中該層 爲一行選擇信號線。 η.如申請蓴利範圍第u項所述之裝置，其中該行 選擇信號線係由一政化物層所構成。 13.如申請專利範圍第10項所述之裝置，其中該第 一位元線具有一擴張區域與該匯流排線上形成接點處重 疊，且用來平衡的該層與該擴張區域重疊。 本紙張尺度逋用中國國家標準（CNS ) Μ規格（2丨Οχ 2打公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 線 B8 C8 D8 經濟部中央標準局貝工消費合作社印裝 六、申請專利範圍 14. 、如申請專利範圍第13項所述之裝置，其中當資 料在該匯流排線中傳送時該第一與第二位元線被預充 電。 15. 如申請專利範圍第11項所述之裝置，其中該匯 流排線爲一輸出匯流排線。 16. —種半導體記憶體裝置，包含： 一第h匯流排線，朝向一第一方向； 一第一位兀線，朝向一與該第一方向垂直之第二方 向，該第一位元線橫越該第一匯流排線； 一第二位元線，朝向該第二方向，該第二位元線橫越 該第一匯流排線並具有一連接到一接點之擴張區域，該擴 張區域與該第一匯流排線重疊；及 一防護層，朝向該第二方向，該防護層具有一形成於 該第位元線之該擴張區域與該第一匯流排線之間的擴] '張區域。 17. 如申請專利範圍第16項所述之裝置，其中該防 護層更包含一位於該第一位元線與該第一匯流排線之間 的第二擴張區域，，及~7位該第二位元線與該第一匯流排線. 之間的第二擴張區域^ 18. 如申請_利範圍第17項所述之裝置，其中該第 一與食二位元線爲一第一階級層，該匯流排線爲一第二階 級層，而該防護層爲該第一階級層與該第二階級層之間的 第三階級層。 19. 如申請專利範圍第18項所述之裝置，其中該防 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0X297公釐） ...i V --^--.-----琴-------1T----------------------- (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 六、申請專利範圍 擊層爲一行選擇信號線。 20. 如申請專利範圍第19項所述之裝置，其中該行 選擇信號線係由一矽化物層所構成。 21. :如申請專利範圍第20項所述之裝置，其中當資 料在該匯流排線中傳送時該第一與第二位元線受到預充 電。 22. 如申請專利範圍第16項所述之裝置，其中該匯 流排線爲一輸出匯流排線。 23. —種半導體記憶體裝置，包含： 一第一匯流排線，朝向一第一方向； 一第二匯流排線，朝向該第一方向，該第二匯流排線 與該第一匯流排線互補； 一第二位兀線，朝向一與該第一方向垂直之第二方 向，該第一位元線橫越該第一與第二匯流排線，該第一位 元線橫越該第一匯流排線並具有一連接到一第一接點之 第一擴張區域，該第一擴張區域與該第一匯流排線重疊； 一第二位元線，朝向該第二方向，該第二位元線橫越 該第一與第二匯流排線並具有一連接到一第二接點之第 二擴張區域，該第二擴張區域與該第二匯流排線重疊；及 一防護層，朝向該第二方向，該防護層具有一形成於 該第一位元線之該第一擴張區域與該第一匯流排線之間 的第一擴大區域，以及一形成於該第二位元線之該第二擴 張區域與該第二匯流排線之間的第二擴大區域。 24. 如申請專利範圍第23項所述之裝置，其中該第 (請先閲讀背面之注意Ϋ項再填寫本頁)

   本紙張尺度速用17國國家梯皁（CNS ) A4规格（2丨0X297公釐） 赛87105524號專利申請案申請專利範圍修正頁 « 88年11月24日修訂 經濟部中夬標準局貝工消费合作社印«. 六、申請專利範圍 卜“修正 -擄* 1 補充 部分雷Z域與〜覆蓋該第二馬^ 流排線與該第一位元線的 ’而該第二擴大區域與一覆蓋該第二匯流排線 與，二位元線的部分重疊丄 ％申_專利範圍第24項所述之裝置，其中該防 有〜與該第二位元線與該第一匯流排線之重疊 之第三擴大區域，及一與該第一位元線與該 流排線之重疊部分相重叠之第四擴大區域。 —請專利範圍第25項所述之裝置，其中該第 線;〜I?元線爲一第一階級層，該第一與第二匯流排 二階級層，而該防護層爲該第一階級層與該第 3層之間的第三階級層❶ 華臨J·如申請專利範圍第26項所述之裝置，其中該防 護層=1選擇信號線。 如申W專利範圍第27項所述之裝置，其中該行 選擇，線係由，化麵讎。 利範圍第23項所述之裝置’其中當資 =»__中傳送時該第一與第二位元線受麵充 3〇.：：如申睛專利範圍第23項所述之裝置，其中該匯、 輸出瞳流排線° 2-二種半導體記憶體裝置，包含： :第〜匯流排線，朝向一第一方向，由一第一階級 層所構成； 二δ流排線，朝向該第一方向，與該第一匯流排 a__ ____ ZU (請先閲讀背面之注^•項再填寫本筲) ，τ Γ A8 B8 C8 D8 經濟部中央橾率局真工消費合作社印策 六、申請專利範圍 修正 線耳補，由該第一階級層所構成； < 一第二匯流排線，朝向該第一方向，由該第一階級 層所構成； 一第四匯流排線，朝向該第一方向，與該第三匯流 排線互補，由該第一階級層所構成； 一第一位兀線，朝向一與該第一方向垂直之第二方 向，由一第二階級層所捧成，該第一位元線至少橫越該第 .一至第四匯流排線其中之一，該第一位元線具有一與該第 '三匯流排重疊之第一擴大卿，以藉此形成一第一接點； 一第二位元線/朝向該第二方向，.由該第二階級層 5所構成，該第該位元線至少橫越該第一至第四匯流排線 其中之一，該第一位元線具有一與該第四匯流排重疊之 第二擴大0¾，以藉此形成一第二接點；及 一行選擇信號線，朝向該第二方向，位於該第一與 第二位元線之間，由一位於該第一與第二階級層之間的 中間階級層所構成，該行選擇信號線具有一覆蓋該第一 位元線與該第三匯流排線的重疊部分並覆蓋該第一擴大 區域的第一擴張區域、一覆蓋該第一位元線與該第四匯 流排線的重疊部分的第二擴張區域、一覆蓋該第二位元 線與該第二匯流排線的重疊部分的第三擴張區域、以及 一覆蓋該爾二位元線與該第四匯流排線的重疊部分並覆 蓋該第二擴大區域的第四擴張區域。 32.如申請專利範圍第31項所述之裝置，其中更形 成有一第一連接層，朝向該第二方向，由該第三階級層構 21 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐） 經濟部中央揉準局負工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍 成，該第一連接層具有一第一端，該第一端內形成有一連 •接到該第一匯流排線之第三接點，並具有一第二端，該第 二端內形成有一當該行選擇層被激活時會電性連接到該 第一接點之第四接點。 33. 如申請專利範圍第32項所述之裝置，其中更形 成有一第二連接層，朝向該第二方向，由該第三階級層構 成，該第二連接層具有一第一端，該第一端內形成有一連 接到該第二匯流排線之第五接點，並具有一第二端，該第 二端內形成有一當該行選擇層被激活時會電性連接到該 第二接點之第六接點。 34. -如申請專利範圍第33項所述之裝置，其中該第 四與第六接點分別與該第三與第四匯流排線重疊。 35. 如申請專利範圍第34項所述之裝置，其中該第 二階級層係由一鎢金屬層所構成。 36. 如申請專利範圍第35項所述之裝置，其中該第 7階級層係由一鋁金屬層所構成。 37. 如申請專利範圍第31項所述之裝置，其中該第 三階級層係由一矽化物層所構成。 38. 如申請專利範圍第31項所述之裝置，其中當資 料在該第二與第四匯流排線中傳送時該第一與第二位元 線受到預充電。 39·如申請專利範圍第3丨項所述之裝置，其中該匯 流排線爲一輸出匯流排線。 40·, —種半導體記憶體裝置，包含： ____ 22 本紙張尺度適用中國國家榡準（CNS ) A4说格（210X29*7公釐） (請先Η讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貞工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 -；第一資料匯流排線S」 一第二資料匯流排線對； 一第一資料庫，具有一第一平板，其包含多數個共同 連ί妾到該第一資料匯流排線對的第一位元線對，並具有一 第二平板，其包含多數個共同連接到該第二資料匯流排線 對的第二位元線對； ' 一第二資料庫，具有一第一平板，其包含多數個共同 連接到該第一資料匯流排線對的第一位元線對，並具有一 第二平板，其包含多數個共同連接到該第二資料匯流排線 對的第二位元線對，該第一位元線對與該第二資料匯流排 線對重疊，該第二位元線對與該第一資料匯流排線對重 疊；及 一防護層，當資料在該第二資料匯流排線對上傳送，_ 且該第二資料庫之該第一平板內的該多數個第一位元線 '對其中最少一個的電位階變化時，用來防止代表資料的電 --位階受到該第二資料庫中之第一平板內的第一位元線對 I的電位階及之變化的影響而改變。 41.如申請專利範圍第40項所述之裝置，其中該位 元線係ΐ一第一階級層所構成，該資料匯流排線係由一第 二階級層所構成，而該層則由位於該第一階級層與該第二 '階級層之間的第三階級層所構成。 ' 42.如申請專利範圍第41項所述之裝置，其中該防 護層爲一行選擇信號線。 43. —種半導體記憶體裝置，包含 (請先閲讀背面之注意事項再填寫本頁) 訂 線· 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 一防護層,，位於多數個位元線與一資料匯流排線接觸 區域之間，藉以減低並等化該多數個位元線之—與該資料 匯流排線以及該多數個位元線之二與該資料匯流排線之-間的耦合電容。 44_如申請專利範圍第43項所述之裝置，其中該防 護層爲一存選擇信號線。 45. 如申請專利範圍第44項所述之裝置，其中當資 料备該資料匯流排線中傳送時，該多數個位元線之一與之 二受到預充電。 46. 如申請專利範圍第44項所述之裝置，其中該多. .數個位元線之一與該多數個位元線之二互補。 (請先《讀背面之注意事項再填寫本頁) -裝· 訂 絲 經濟部中央標隼局員工消費合作社印製 本紙張尺度逋用中國國家榡準（CNS ) A4说格（210X297公嫠）