JPH01308070A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置の構成に関するものである。

従来の技術 第５図に従来の半導体記憶装置の構成図を示す。

第５図において、１は１ビツトのデータを保持するメモ
リセル、２はメモリセルに信号を書き込んだり読み出し
するときの信号線であり、ｄＲＡＭでは一般的にビット
線とよばれているものである。３は一般にワード線とよ
ばれるものであり、このワード線のうちひとつがワード
・デコーダ回路２１により選択されると、そのワード線
に接続されたメモリセルの情報を信号としてビット線に
出すものである。１１〜１５は、ビット線に読み出され
た信号を増幅する増幅器であり、各々接続されたビット
線の信号を増幅するものである。

２０はセレクタ回路であり、外部アドレスから指定され
る任意のひとつの増幅器（第２図では１１〜１５）の信
号を入出力回路２２と接続するものである。

上記の例では、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭを問わ
ず、一般的な例を用いて説明したが、以下ではＤＲＡＭ
を例にとりより具体的に従来の半導体記憶装置の問題点
を説明していく。一般的なりＲＡＭでは、第６図（ａ）
に示すようにメモリセルが構成されており、第６図（ｂ
）に示すように、基本的なメモリアレイが構成されてい
る。即ち、ｂｉｔｌ線及びｂａｔ；ＩＳを通じて、差動
信号として、メモリセルの信号がセンスアップＳＡ、に
送られる。メモリセルからの信号はセンスアップにより
増幅され、コラムデコーダによって指定されるコラムセ
レクトスイッチを介してデータ線り、Ｄに出力され、入
出力回路を通って、チップ外に出力される。ここで、Ｃ
３をメモリセル内のコンデンサの容量、ＣＢをビット線
の浮遊容量とした時、読み出し信号電圧Δは、よ（知ら
れているように、Ｃ３／ＣＢに比例する。この信号電圧
Δが大きいほどｄＲＡＭとして安定な動作をする。この
ため、このΔを大きくする種々の工夫がなされてきてい
る。Ｃ５はメモリセルの縮小とともに年々小さくなって
きており、Δの減少を暖和するためにＣＢも小さくして
いく必要がある。すなわち、各センスアップに接続され
るメモリセルの数を減らすことにより、ビット線長を短
（し、Ｃｏを減らすことが必要となる。このため、同一
のメモリビット数を得ようとした時、ビット線の分割数
を増やす必要がある。

例として、第７図に示すようなメモリアレイを考えたと
する。（ａ）はビット線分割数１の場合のアレイ構成例
、（ｂ）はビット線分割数２の場合、（Ｃ）はビット線
分割数４の場合である。（ａ）〜（Ｃ）を載べて分がる
ように、分割数が増えるに従って、センスアップ等が余
分に必要になる。このため、 メモリセル占有率＝ メモリアレイ部面積（センスアンプ含む）が大きくでき
なくなり、メモリセルの縮小率に、相当するだけチップ
サイズを小さくできないという問題点がある。これはひ
いては、メモリセルの縮小率に相当するだけ集積度を向
上させることがてきないということを意味している。

発明が解決しようとする課題 本発明は上述のメモリセルの縮小率に相当するだけ集積
度を向上させることができないという問題点を解決しよ
うとするものである。

課題を解決するための手段 本発明は、検知増幅器の上方もしくは下方に複数のメモ
リセルを形成するという構成により、メモリセルの縮小
率に相当するだけ、集積度を向上させることができるも
のである。

作用 本発明は、情報を記憶するメモリセル、メモリセルから
の信号を読み出し、増幅する検知増幅器からなり、検知
増幅器の上方もしくは下方に複数のメモリセルを形成す
るという構成により、実質的に、検知増幅器の専有する
面積を極小にさせることにより、メモリセルの縮小率に
相当するだけ、集積度を向上させることができるもので
ある。

実施例 第１図に本発明の実施例を示す。本発明によれば、半導
体記憶装置は、検知増幅器面及びメモリ面の２階層構成
により実現される。第１図において、ｌはメモリセル、
２はビット線、３はワード線、４は検知増幅器、５はユ
ニット選択線、６は検知増幅器の出力を出力線７（Ｏｉ
）に出力するためのトランスファゲートである。ここで
１０は、メモリ面と検知増幅器をつなぐ接続用スルーホ
ールである。この図に示したように本発明では、検知増
幅器に重ねてメモリ面を構成するという点が最大の特徴
であり、これにより平面的に見た場合、全面にメモリセ
ルを配置することが可能となり、高集積化を実現できる
ものである。

第２図は第１図を簡略化し平面的に書いた図である。こ
の第２図を用いて、動作の概略を説明する。ワード線Ｗ
１１が選択されると第２図中のメモリセルａ、ｂ、ｃ、
ｄのデータは、それぞれビット線Ｂ　ｉ　Ｉ　ｒ　Ｂ　
ｉ　２　＋　Ｂ　ｉ　３　＋　Ｂ　ｉ　４に読み出され
る。読み出された信号は、接続用スルーホールを通じて
、検知増幅器Ｕ　ｉｊ２＋　Ｕｉｊ−１ｒ　Ｕｉｊ＋　
Ｕ＋ｊ＋ｌに転送され増幅される。メモリセルＣのデー
タを最終的に外部に出力しようとする場合ユニット選択
線ＸＪにより検知増幅器Ｕ１．の出力が出力線Ｏ２に転
送され、さらに周辺の回路にデータが転送されていく。

より広い範囲の回路構成を第３図に示す。出力線０１　
＊　Ｏ；＋１　＋　０１＋２・・・・・・、Ｏｌ−＋　
＊　０ｉ−２・・・・・・のデータはＣＹセレクタ回路
により選択され入出力回路に転送される。第３図におい
て、Ｃｘデコーダ回路は、ユニット選択中の１本を選択
するための回路図である。本実施例では、ワード線を選
択する回路として、第３図にロウデコーダフィールドと
して示す回路を用いている。これについて第４図を用い
て説明する。第４図において、Ｗ□１゜ＷＪ２．　Ｊ３
．　Ｗ４４＋はメモリセルにつながるワード線である。

ワード線ＷＪＩを選択する場合、Ｒｘデコーダ回路によ
りＲＸＪが選択され、ＲＹデコーダ回路により、ＲＹ　
ｉが選択される。ＲＸｊ、　ＲＹ＋によりロウデコーダ
ユニットＲ１Ｊが活性化され、ワード線ＷＪＩが活性化
されることになる。

このようなロウデコーダ回路を用いている理由は、メモ
リセルが高集積化するにつれワード線ピッチが小さくな
り、このピッチ内にデコーダ回路を形成するのが困難に
なるためである。本実施例の説明では、 第１図〜第４図に示したように、ひとつの検知増幅上に
４Ｘ４＝１６ｂ　ｉ　ｔのメモリを重ねて形成した場合
を例にとって説明したが、本発明はもちろんこれに限定
するものではな（、ひとつの検知増幅器上により多くの
メモリセルを形成しても、本発明を実現することができ
る。また、本実施例は検知増幅器、デコーダ等の回路は
、ＭＯＳトランジスタ、バイポーラ、その他のいかなる
デバイスを用いても実現可能であり、本発明は、その種
類を限定するものではない。

発明の効果 本発明によれば、メモリセルの縮小率に、相当するだけ
ヂップナイズを小さ（できるという利点がある。さらに
、メモリセルを検知増幅器の上方に重ねて形成した場合
ＤＲＡＭが問題となるｄ線の影響もうけに（い。また本
発明では、検知増幅器及びデコーダ回路等はバイポーラ
ＧａＡｓ等で構成することが可能であり、高速な半導体
記憶装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の概略構成
図、第２図は同実施例の説明図、第３図は同実施例の回
路構成図、第４図は同実施例で用いたロウデコーダ回路
図、第５図は従来の半導体記憶装置の概念図、第６図は
従来の同装置の回路構成図、第７図は従来の同装置で分
割数をふやした場合の説明図である。 Ｕｌｌ・・・・・・検知増幅器ユニット、４・・・・・
・検知増幅器、６・・・・・・トランスファゲート、５
・・・・・・ユニツｉ・選択線、７・・・・・・出力線
。 代理人の氏名　弁理士　中尾敏男　はか１名４−検知増
酢五 俺１時五面 第２１３ υ、、ｄ−１ 一−Ｙ−−１１−１−一、−一　−一〒−−フート線　
　　　フード環　　　　フード環ｋ　　　　フーＦａ第
３図 第４図 第５図 第６図　　　　側 入巴で回器 第７図

Claims (3)

【特許請求の範囲】
1. （１）検知増幅器の上方もしくは下方に複数のメモリセ
   ルを重ねて形成したことを特徴とする半導体記憶装置。
2. （２）複数の検知増幅器をアレイ状に配置し、この配置
   された検知増幅器の上方もしくは下方に、複数のメモリ
   セルを形成したことを特徴とする半導体記憶装置。
3. （３）複数の検知増幅器と出力線及び選択回路をアレイ
   状に配置し、この配置された検知増幅器の上方もしくは
   下方に、複数のメモリセルを重ねて形成し、さらに、各
   メモリセルは、前記アレイ状に配置された検知増幅器に
   接続している信号線に接続されており、さらに、前記各
   々の信号線は、高々１コの検知増幅器に接続されており
   、さらに、前記選択回路により選択されたひとつの検知
   増幅器の出力信号が前記出力線に出力される構成をとる
   ことを特徴とする半導体記憶装置。