JPS63292489A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
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- JPS63292489A JPS63292489A JP62129317A JP12931787A JPS63292489A JP S63292489 A JPS63292489 A JP S63292489A JP 62129317 A JP62129317 A JP 62129317A JP 12931787 A JP12931787 A JP 12931787A JP S63292489 A JPS63292489 A JP S63292489A
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- JP
- Japan
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- layer
- bit line
- sense amplifier
- memory cells
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイナミックＲＡＭ（ランダムアクセスメモ
リ）、いわゆるＤＲＡＭに関するもので、特に開放型ビ
ット線方式のＤＲＡＭに関するものである。
リ）、いわゆるＤＲＡＭに関するもので、特に開放型ビ
ット線方式のＤＲＡＭに関するものである。
従来の技術
近年、ＤＲＡＭは高密度化がますます進んでいるＯＤＲ
ＡＭにおいては、ビット線のセンスアンプに対する配置
の形式として、従来、センスアンプを中央にして、両側
にビット線が伸びている開放形ビット線方式とセンスア
ンプから同一の方向へビット線が伸びている折り返しビ
ット線方式がある。大容量メモリにおいては、メモリセ
ルをワード線とビット線の全交点に配置できる開放形ビ
ット線方式が高密度化の点で有利と考えられる。
ＡＭにおいては、ビット線のセンスアンプに対する配置
の形式として、従来、センスアンプを中央にして、両側
にビット線が伸びている開放形ビット線方式とセンスア
ンプから同一の方向へビット線が伸びている折り返しビ
ット線方式がある。大容量メモリにおいては、メモリセ
ルをワード線とビット線の全交点に配置できる開放形ビ
ット線方式が高密度化の点で有利と考えられる。
以下に従来の開放形ビット線方式について説明する。
第４図は従来の開放形ビット線方式のＤＲＡＭの例を示
すものである。
すものである。
第４図において、３０〜１ｏｏはメモリセルで、ワード
線１１〜１４と、ビット線１５〜１８の交点に配置され
ている。メモリセルは模式的に描かれており、ワード線
によって選択されたメモリセルの情報が、センスアンプ
の一方に伸びたビット線の電位変動を行い、プリチャー
ジされたままの電圧を保っている反対方向に伸びている
ビット線電圧とセンスアンプ９．１０で比較増幅される
。
線１１〜１４と、ビット線１５〜１８の交点に配置され
ている。メモリセルは模式的に描かれており、ワード線
によって選択されたメモリセルの情報が、センスアンプ
の一方に伸びたビット線の電位変動を行い、プリチャー
ジされたままの電圧を保っている反対方向に伸びている
ビット線電圧とセンスアンプ９．１０で比較増幅される
。
発明が解決しようとする問題点
しかしながら、上記の従来例では、一般にセンスアンプ
には数個のトランジスタを必要とする。
には数個のトランジスタを必要とする。
したがってメモリーセルが１トランジスタで形成され、
さらに高密度化のため、極端にセル面積を小さくする必
要のある大容量メモリにおいては、メモリセルのピッチ
がセンスアンプの配列のピッチよりも大幅に小さくなり
、その結果センスアンプのピッチによってメモリセルの
配列ピッチが制限される。これは、メモリの高密度化に
とって大きな問題である。
さらに高密度化のため、極端にセル面積を小さくする必
要のある大容量メモリにおいては、メモリセルのピッチ
がセンスアンプの配列のピッチよりも大幅に小さくなり
、その結果センスアンプのピッチによってメモリセルの
配列ピッチが制限される。これは、メモリの高密度化に
とって大きな問題である。
本発明は上記従来の問題点を解決するためになされたも
ので、メモリセルを高密度化するのに、有利な開放形ビ
ット線方式でアりながら、センスアンプの配列ピッチに
よってメモリセルのピッチが制限を受けることのないメ
モリアレイを構成することによって、大容量メモリに適
したビット線とセンスアンプの配置方式を提供すること
を目的としている。
ので、メモリセルを高密度化するのに、有利な開放形ビ
ット線方式でアりながら、センスアンプの配列ピッチに
よってメモリセルのピッチが制限を受けることのないメ
モリアレイを構成することによって、大容量メモリに適
したビット線とセンスアンプの配置方式を提供すること
を目的としている。
問題点を解決するための手段
本発明は、上記目的を達成するために、メモリセル、ビ
ット線、ワード線、センスアンプを、２層構造に形成し
、各層においてビット線とワード線の交点にメモリセル
を接続し、分割したビット線の分割点に配置したセンス
アンプの両側に、差動形式にビット線を接続し、ビット
線方向に隣接するセンスアンプの各々反対につながるビ
ット線に接続したメモリセル同士が、同一のワード線に
接続され、第１層の一端のセンスアンプにつながるビッ
ト線は、第２層の端のセンスアンプと接続し、第２層の
他端のセンスアンプにつながるビット線の一方は、第１
層の端のセンスアンプに接続する構成を有している。
ット線、ワード線、センスアンプを、２層構造に形成し
、各層においてビット線とワード線の交点にメモリセル
を接続し、分割したビット線の分割点に配置したセンス
アンプの両側に、差動形式にビット線を接続し、ビット
線方向に隣接するセンスアンプの各々反対につながるビ
ット線に接続したメモリセル同士が、同一のワード線に
接続され、第１層の一端のセンスアンプにつながるビッ
ト線は、第２層の端のセンスアンプと接続し、第２層の
他端のセンスアンプにつながるビット線の一方は、第１
層の端のセンスアンプに接続する構成を有している。
作用
この構成によって、センスアンプの両側に伸びたビット
線にメモリセルを配置することにより、ワード線とビッ
ト線の交点すべてにメモリセルが配置される開放形ビッ
ト線の方式をとりながら、ビット線方向に隣接したセン
スアンプ間の２本のビット線を、それぞれ違うセンスア
ンプに接続することにより、２本のビット線に対して１
個のビット線を配置することになり、高密度化が可能と
なる。
線にメモリセルを配置することにより、ワード線とビッ
ト線の交点すべてにメモリセルが配置される開放形ビッ
ト線の方式をとりながら、ビット線方向に隣接したセン
スアンプ間の２本のビット線を、それぞれ違うセンスア
ンプに接続することにより、２本のビット線に対して１
個のビット線を配置することになり、高密度化が可能と
なる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の第１の実施例を示す回路ブロック図
である。第１図において、１０１〜１０３は第１層セン
スアンプ、１１０〜１２１は第１層メモリセル、１３０
〜１３６は第１層ワード線、１４１〜１４６は第１層ビ
ット線、２０１〜２０３は第２層センスアンプ、２１０
〜２２１は第２層メモリセル、２３０〜２３６は第２層
ワード線、２４１〜２４６は第２層ビット線である。本
実施例は２４ビツトのメモリである。ビット線はそれぞ
れ３分割され、２つの分割点に各々センスアンプ１０１
〜１０３．２０１〜２０３を設けている。
である。第１図において、１０１〜１０３は第１層セン
スアンプ、１１０〜１２１は第１層メモリセル、１３０
〜１３６は第１層ワード線、１４１〜１４６は第１層ビ
ット線、２０１〜２０３は第２層センスアンプ、２１０
〜２２１は第２層メモリセル、２３０〜２３６は第２層
ワード線、２４１〜２４６は第２層ビット線である。本
実施例は２４ビツトのメモリである。ビット線はそれぞ
れ３分割され、２つの分割点に各々センスアンプ１０１
〜１０３．２０１〜２０３を設けている。
メモリセル１１０〜１２１，２１０〜２２１は、ワード
線とビット線の交点に配置されている。第１層メモリセ
ル１０１〜１０３と第２層メモリセル２１０〜２２１は
同じ動作をする。同様に第１層ワード線１３０〜１３６
と、第２層ワード線２３０〜２３６も同じ動作をする。
線とビット線の交点に配置されている。第１層メモリセ
ル１０１〜１０３と第２層メモリセル２１０〜２２１は
同じ動作をする。同様に第１層ワード線１３０〜１３６
と、第２層ワード線２３０〜２３６も同じ動作をする。
第１層ビット線１４１〜１４６と第２層ビット線２４１
〜２４６゜第１層センスアンプ１０１〜１０３と第２層
センスアンプ２０１〜２０３も同様である。第１層ムに
おいて、第１層ビット線１４１と１４４は第１層センス
アンプ１０２に接続されている。第１層ビット線１４３
と１４６は第１層センスアンプ１０３につながっている
。第２層Ｂにおいては、第２層ビット線２３０と２４４
は第２層センスアンプ２０１につながっており、第２層
ピット線２４３と２４６は第２層センスアンプ２０２に
つながっている。第１層の端にある第１層センスアンプ
１０１には、第１層ピット線１４２と第２層ビット線２
４２がつながっている。また第２層の端にある第２層セ
ンスアンプ２０３には、第２層ビット線２４６と第１層
ビット線１４６が接続される。したがって、第１層ビッ
ト線１４１につながる第１層メモリセル１１０．１１１
と第１層ビット線１４４につながる第１層メモリセル１
１ｅ。
〜２４６゜第１層センスアンプ１０１〜１０３と第２層
センスアンプ２０１〜２０３も同様である。第１層ムに
おいて、第１層ビット線１４１と１４４は第１層センス
アンプ１０２に接続されている。第１層ビット線１４３
と１４６は第１層センスアンプ１０３につながっている
。第２層Ｂにおいては、第２層ビット線２３０と２４４
は第２層センスアンプ２０１につながっており、第２層
ピット線２４３と２４６は第２層センスアンプ２０２に
つながっている。第１層の端にある第１層センスアンプ
１０１には、第１層ピット線１４２と第２層ビット線２
４２がつながっている。また第２層の端にある第２層セ
ンスアンプ２０３には、第２層ビット線２４６と第１層
ビット線１４６が接続される。したがって、第１層ビッ
ト線１４１につながる第１層メモリセル１１０．１１１
と第１層ビット線１４４につながる第１層メモリセル１
１ｅ。
１１７は第１層センスアンプ１０２と開放形ビット線方
式を構成しており、同様に、第１層ビット線１４３と１
４６にそれぞれつながる第１層メモリセル１１４，１１
５と１２０，１２１は第１層センスアンプ１０３と開放
形ビット線方式を構成している。第２層ビット８２４１
と２４４に接続されている第２層メモリセル２１０，２
１１．！：２１６ 、２１７は第２層センスアンプ２０
１と開放形ビット線方式を構成している。同様に第２層
ピット線２４３と２４６に接続されている第２層メモリ
セル２１４，２１５と２２０，２２１は第２層センスア
ンプ２０２と開放形ビット線方式のメモリ回路を構成し
ている。さらに、第１層ビット線１４２につながる第１
層メモリセル１１２と１１３は、第２層ビット線２４２
につながる第２層メモリセル２１２と２１３が、第１層
センスアンプ１ｏ１と開放形ビット線方式のメモリ回路
を構成している。第２層の端のセンスアンプ２０３は、
第２層ビット線２４６に接続している第２層メモリセル
２１８と２１９と、第１層ビット線１４５に接続してい
る第１層メモリセル１１８゜１１９と開放形ビット線方
式を構成している。第１層メモリセル１１０と１１２は
第１層ワード線１３０につながっておジ、同様に第１層
メモリセル１１１と１１３，１１４と１１６，１１５と
１１７．１１８と１２０，１１９と１２１は、各各第１
層ワード線１３１．１３２，１３３，１３４゜１３６に
接続している。第２層メモリセル２１０と２１２，２１
１と２１３，２１４と２１６゜２１５と２１７，２１８
と２２０，２１９と２２１は各々第２層ワード線２３０
．２３１．２３２ 。
式を構成しており、同様に、第１層ビット線１４３と１
４６にそれぞれつながる第１層メモリセル１１４，１１
５と１２０，１２１は第１層センスアンプ１０３と開放
形ビット線方式を構成している。第２層ビット８２４１
と２４４に接続されている第２層メモリセル２１０，２
１１．！：２１６ 、２１７は第２層センスアンプ２０
１と開放形ビット線方式を構成している。同様に第２層
ピット線２４３と２４６に接続されている第２層メモリ
セル２１４，２１５と２２０，２２１は第２層センスア
ンプ２０２と開放形ビット線方式のメモリ回路を構成し
ている。さらに、第１層ビット線１４２につながる第１
層メモリセル１１２と１１３は、第２層ビット線２４２
につながる第２層メモリセル２１２と２１３が、第１層
センスアンプ１ｏ１と開放形ビット線方式のメモリ回路
を構成している。第２層の端のセンスアンプ２０３は、
第２層ビット線２４６に接続している第２層メモリセル
２１８と２１９と、第１層ビット線１４５に接続してい
る第１層メモリセル１１８゜１１９と開放形ビット線方
式を構成している。第１層メモリセル１１０と１１２は
第１層ワード線１３０につながっておジ、同様に第１層
メモリセル１１１と１１３，１１４と１１６，１１５と
１１７．１１８と１２０，１１９と１２１は、各各第１
層ワード線１３１．１３２，１３３，１３４゜１３６に
接続している。第２層メモリセル２１０と２１２，２１
１と２１３，２１４と２１６゜２１５と２１７，２１８
と２２０，２１９と２２１は各々第２層ワード線２３０
．２３１．２３２ 。
２３３．２３４．２３５と接続している。
例えば、第２層ワード線２３２が立ち上げられた場合、
第２層メモリセル２１４と２１６が、書き込み、読み出
し可能な状態になり、アドレスにより選択される第２層
センスアンプ２０１または２０２のどちらかにつながる
第２層ピット線２４３または２４４に接続している第２
層メモリセル２１４または２１６のどちらかが動作する
。第２層センスアンプ２０１が選択されたとすると、ビ
ット線２４１と２４４が差動動作をし、第２層メモリセ
ル２１６の情報を読み出すことになる。
第２層メモリセル２１４と２１６が、書き込み、読み出
し可能な状態になり、アドレスにより選択される第２層
センスアンプ２０１または２０２のどちらかにつながる
第２層ピット線２４３または２４４に接続している第２
層メモリセル２１４または２１６のどちらかが動作する
。第２層センスアンプ２０１が選択されたとすると、ビ
ット線２４１と２４４が差動動作をし、第２層メモリセ
ル２１６の情報を読み出すことになる。
第２図は本実施例におけるＤＲＡＭの断面図の一例を示
すものである。第２図において、第１層センスアンプと
、第２層メモリセルが、アルミニウム６により接続され
ている。１はＭｏｓトランジスタのポリシリコンゲート
、２はシリコン酸化膜、３はＮウェル、４はＮ＋拡散層
、６はＰ＋拡散層でソース、ドレイン領域を形成する。
すものである。第２図において、第１層センスアンプと
、第２層メモリセルが、アルミニウム６により接続され
ている。１はＭｏｓトランジスタのポリシリコンゲート
、２はシリコン酸化膜、３はＮウェル、４はＮ＋拡散層
、６はＰ＋拡散層でソース、ドレイン領域を形成する。
了はシリコン基板である。
以上のように、本実施例によれば、各ワード線と各ビッ
ト線の交点すべてにメモリセルを配置し、しかモ、ヒツ
ト線２本に対して１個のセンスアンプを置くのみでよく
、さらに３次元ＩＣ技術を用いた２層構造を採用してい
るために高密度化、高集積化することができる。
ト線の交点すべてにメモリセルを配置し、しかモ、ヒツ
ト線２本に対して１個のセンスアンプを置くのみでよく
、さらに３次元ＩＣ技術を用いた２層構造を採用してい
るために高密度化、高集積化することができる。
次に本発明の第２の実施例について第３図を参照しなが
ら説明する。
ら説明する。
第３図は、本発明の第２の実施例を示すＤＲＡＭの回路
ブロック図である。第３図において、１０１〜１０３は
第１層センスアンプ、１１０〜１２１は第１層メモリセ
ル、１３０〜１３６は第１層センスアンプ、１４１〜１
４６は第１層ビット線、２０１〜２０３は第２層センス
アンプ、２１０〜２２１は第２層メモリセル、２３０〜
２３６は第２層ワード線、２４１〜２４６は第２層ビッ
ト線である。
ブロック図である。第３図において、１０１〜１０３は
第１層センスアンプ、１１０〜１２１は第１層メモリセ
ル、１３０〜１３６は第１層センスアンプ、１４１〜１
４６は第１層ビット線、２０１〜２０３は第２層センス
アンプ、２１０〜２２１は第２層メモリセル、２３０〜
２３６は第２層ワード線、２４１〜２４６は第２層ビッ
ト線である。
以上は第１図の構成と同様なものである。第１図の構成
と異なるのは、第１層ビット線１４１と１４４が第１層
センスアンプ１０２に接続され、第１層ビット線１４３
と１４６が第１層センスアンプ１０３に接続されており
、同様に第２層ビット線２４１と２４３．２４４と２４
６が各々第２層センスアンプ２０１と２０２につながっ
ていることである。第１図と同様に、第１層センスアン
プ１０１には、第１層ビットａ１４１と第２層ビット線
２４２が接続しており、第２層の端の第２層センスアン
プ２０３は第２層ビット線２４６と第１層ビット線１４
６がつながっている。本実施例も、第１図と同様の動作
にし、同様の効果が得られる。
と異なるのは、第１層ビット線１４１と１４４が第１層
センスアンプ１０２に接続され、第１層ビット線１４３
と１４６が第１層センスアンプ１０３に接続されており
、同様に第２層ビット線２４１と２４３．２４４と２４
６が各々第２層センスアンプ２０１と２０２につながっ
ていることである。第１図と同様に、第１層センスアン
プ１０１には、第１層ビットａ１４１と第２層ビット線
２４２が接続しており、第２層の端の第２層センスアン
プ２０３は第２層ビット線２４６と第１層ビット線１４
６がつながっている。本実施例も、第１図と同様の動作
にし、同様の効果が得られる。
なお、第１．第２の実施例において、第１層のメモリセ
ル、センスアンプ、ビット線、ワード線の数を第２層よ
りも多くしてもよい。これは、第１層の方が第２層より
、高密度化が可能であるためである。
ル、センスアンプ、ビット線、ワード線の数を第２層よ
りも多くしてもよい。これは、第１層の方が第２層より
、高密度化が可能であるためである。
発明の効果
以上のように本発明は、ワード線とビット線の交点すべ
てにメモリセルが存在する開放形ビット線方式のメモリ
セルの構成をとりながら、ビット線２本につき１個のセ
ンスアンプを配置できることにより、メモリの高密度化
を実現できるものである。さらに前記メモリセル、ビッ
ト線、センスアンプを第１層、第２層と重ねて形成する
ことにより、メモリの高密度化が実現できる。
てにメモリセルが存在する開放形ビット線方式のメモリ
セルの構成をとりながら、ビット線２本につき１個のセ
ンスアンプを配置できることにより、メモリの高密度化
を実現できるものである。さらに前記メモリセル、ビッ
ト線、センスアンプを第１層、第２層と重ねて形成する
ことにより、メモリの高密度化が実現できる。
【図面の簡単な説明】
第１図は本発明の第１の実施例におけるＤＲＡＭのブロ
ック図、第２図は第１の実施例におけるＤＲＡＭの要部
断面図、第３図は本発明の第２の実施例におけるＤＲＡ
Ｍのブロック図、第４図は従来の開放形ビット線のＤＲ
ＡＭのブロック図である。 １０１〜１０３・川・・第１層センスアンプ、２０１〜
２０３・・・・・・第２層センスアンプ、１１０〜１２
１・・・・・・第１層メモリセル、２１０〜２２１・・
・・・・第２層メモリセル、１３０〜１３６・・印・第
１層ワード線、２３０〜２３６・・印・第２層ワード線
、１４１〜１４６・・川・第１層ビット線、２４１〜２
４６・・・・・・第２層ビット線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−’Ａマリシリコンゲート ２−−シリフン酸化濁− ３＝Ｎ’）エル ４−ト自菰“炊屡 ターＰ１広１χ１ ６−−アルミニウム 第 ２ 、Ｊ ７−シリ
コン慕版ｌ、ど一一′ヒン不アンフ。 ３〜１０−−−メモリ℃ル
ック図、第２図は第１の実施例におけるＤＲＡＭの要部
断面図、第３図は本発明の第２の実施例におけるＤＲＡ
Ｍのブロック図、第４図は従来の開放形ビット線のＤＲ
ＡＭのブロック図である。 １０１〜１０３・川・・第１層センスアンプ、２０１〜
２０３・・・・・・第２層センスアンプ、１１０〜１２
１・・・・・・第１層メモリセル、２１０〜２２１・・
・・・・第２層メモリセル、１３０〜１３６・・印・第
１層ワード線、２３０〜２３６・・印・第２層ワード線
、１４１〜１４６・・川・第１層ビット線、２４１〜２
４６・・・・・・第２層ビット線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
−’Ａマリシリコンゲート ２−−シリフン酸化濁− ３＝Ｎ’）エル ４−ト自菰“炊屡 ターＰ１広１χ１ ６−−アルミニウム 第 ２ 、Ｊ ７−シリ
コン慕版ｌ、ど一一′ヒン不アンフ。 ３〜１０−−−メモリ℃ル
Claims (2)
- （１）分割したビット線と、その分割点に配置されたセ
ンスアンプと、前記ビット線とワード線の交点に接続さ
れたメモリセルを有するとともに、前記各センスアンプ
の両側にビット線を接続し、ビット線方向に隣接するセ
ンスアンプ間に存在するビット線につながるメモリセル
が同一のワード線に接続されてなるダイナミックＲＡＭ
。 - （２）各メモリセル、各ビット線、各ワード線、各セン
スアンプを第１層、第２層よりなる２層構造に形成し、
第１層の端のセンスアンプの外側に位置して前記第１層
のセンスアンプに接続されていないビット線を、第２層
の端のセンスアンプに接続し、前記第２層の他端のセン
スアンプの外側に位置して前記第２層の端のセンスアン
プに接続されていないビット線を前記第１層の他端のセ
ンスアンプに接続してなる特許請求の範囲第１項記載の
ダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129317A JPS63292489A (ja) | 1987-05-26 | 1987-05-26 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62129317A JPS63292489A (ja) | 1987-05-26 | 1987-05-26 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292489A true JPS63292489A (ja) | 1988-11-29 |
Family
ID=15006587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62129317A Pending JPS63292489A (ja) | 1987-05-26 | 1987-05-26 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109272A (ja) * | 2005-10-11 | 2007-04-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010027201A (ja) * | 2009-10-29 | 2010-02-04 | Elpida Memory Inc | ダイナミック型ｒａｍと半導体装置 |
-
1987
- 1987-05-26 JP JP62129317A patent/JPS63292489A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109272A (ja) * | 2005-10-11 | 2007-04-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010027201A (ja) * | 2009-10-29 | 2010-02-04 | Elpida Memory Inc | ダイナミック型ｒａｍと半導体装置 |
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