JP3322329B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装
置、特にメモリセルのレイアウトに関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック ランダム ア
クセス メモリ）では、通常一個のメモリセルが一個の
キャパシタと一個のスイッチングトランジスタで構成さ
れ、キャパシタに蓄積された電荷量を“０”と“１”と
に対応させて情報を記録する。その情報を読み出す際に
は、読み出す対象のメモリセルが接続されたビット線
と、ダミーセルが接続されたもう一本のビット線との間
の電位差をセンスアンプにより差動増幅させることで行
うが、キャパシタに接続されたビット線に現れる微小な
電位の変化を検出しなければならないため、ビット線に
対する外部からの雑音の影響を極力小さくすることが必
要であった。

【０００３】上記ビット線に対する外部からの雑音の排
除方法としては、ビット線の構成を、複数本のビット線
が平行に隣接して走るように配置し、ビット線の一端に
センスアンプを設けた折り返しビット線構成とし、雑音
の大部分を同相モードとして排除する方法が最も一般
的、且つ効果的であると言われている。図１１はそのよ
うな折り返しビット線に接続されたメモリセル及び周辺
回路を示す回路図である。図１１において、ビット線対
４ａ，４ｂと各ワード線５ａないし５ｄとは直交して設
けられていて、ビット線４ａとワード線５ａとの交点に
はメモリセル１ａが接続され、ビット線４ｂとワード線
５ｂとの交点にはメモリセル１ｂが接続され、ビット線
４ｃとワード線５ｃとの交点にはメモリセル１ｃが接続
され、ビット線４ｄとワード線５ｄとの交点にはメモリ
セル１ｄが接続される。メモリセル１ａないし１ｄはそ
れぞれ１つのＭＯＳトランジスタと、１つのキャパシタ
とから構成される。ビット線対１ａ，１ｂはビット線イ
コライズ、プリチャージ回路７とセンスアンプ９と転送
ゲート１０ａ，１０ｂとに接続される。ビット線イコラ
イズ、プリチャージ回路７はビット線対４ａ，４ｂの電
位をプリチャージし、センスアンプ９はビット線対４
ａ，４ｂに読み出されたメモリセル１ａないし１ｄのう
ちのいずれかから電位差を増幅し、この情報が転送ゲー
ト１０ａ，１０ｂを介してＩ／０線対１１に出力され
る。

【０００４】しかし、図１２に示すように、上記折り返
しビット線構成を実施し、メモリセルのレイアウトをビ
ット線４とワード線５を直線の配線とし、互いに直交す
るように決定すると、メモリセル１の一方向への配置を
所定の等間隔とし、上記メモリセル１に隣接するメモリ
セルが一方向に配置された互いに隣接するメモリセルの
センター間の距離の１／２ずつずれるように配置する必
要があった。よって、互いに隣接する二つのメモリセル
の間の素子分離領域が大きくなり、集積度が低下すると
いう問題点があった。図１２において、３はビット線４
とメモリセル１に設けられたスイッチングトランジスタ
との接続部であるビット線コンタクトであり、６で示す
部分は複数のメモリセル間にできる無駄な領域である。
また、８ａ及び８ｂはいずれもストレージノードコンタ
クトを介してメモリセルの上層に形成されたキャパシタ
を示している。

【０００５】一方、上記のようなメモリセル１の配置を
実現すると、図８に示すようにメモリセルアレイ１１の
形は大きな傾きを持つ一つの平行四辺形となる。一般に
半導体装置のチップ上において、メモリセルの占める領
域１５の形状は長方形であるため、その長方形に上記平
行四辺形のメモリセルアレイ１１を入れてみると、無駄
な領域７が大きくなってしまうという問題点が生じてい
ることが分かる。この欠点を緩和するため、図１０に示
すように、ビット線４とワード線５とが交差する角度を
９０°より小さくしたり、図１１に示すように、メモリ
セル１がビット線４及びワード線５に対し斜めに形成さ
れたものとするなどの対策がされていた。図１０及び図
１１において図９に付した符号と同一符号は同一又は相
当部分を示すものである。

【０００６】また、もう一つの問題点としてビット線の
形成を考えたとき、メモリセルのサイズを最小にし、隣
接するメモリセル間に無駄な領域を作らないようにレイ
アウトした上で、折り返しビット線構成とすることは困
難であった。

【０００７】図１３は、例えば特開平５−４１５００号
公報に示された半導体記憶装置の平面図であり、図にお
いて、８ａ及び８ｂはいずれもメモリセル１上にストレ
ージノードコンタクトを介して形成されたキャパシタで
あり、４ａと４ｂは互いに異なる層に形成された隣接す
るビット線を示している。

【０００８】図に示すように、隣接するビット線を電気
的に絶縁された二つの層に分けて配置形成することによ
り、従来単層ビット線構成では実現することができなか
った折り返しビット線構成をとることが可能となった。
これに伴い、隣接するメモリセル間の素子分離領域を最
小に抑えることができ、図１２で示した無駄な領域６の
ない、高集積化されたメモリセルが得られた。

【０００９】

【発明が解決しようとする課題】しかし、図１３に示し
たようなレイアウトを実施したとき、ビット線を構成す
る場合だけを考えると、ビット線を電気的に絶縁された
異なる二つの層に分けて形成するため、一つの層に全て
のビット線を形成する場合の２倍の工程を必要とした。
つまり、製造工程が煩雑になるという問題があった。

【００１０】さらに、ビット線を電気的に絶縁された異
なる二つの層に形成したことで、ビット線が一層の場合
に比べてコンタクトホール形成が困難になるという問題
があった。

【００１１】さらに、部分的にビット線が層間絶縁膜を
介して上下に重なっている箇所では、その部分において
はビット線容量が大きくなり、回路動作が遅延する原因
になるという問題があった。

【００１２】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板上に形成する複数のメモリセルか
らなる第一のメモリセル群を一方向に等間隔に配置し、
上記第一のメモリセル群の各メモリセルと隣接する複数
のメモリセルからなる第二のメモリセル群を、同一群内
における隣接するメモリセルのセンター間の距離の１／
６ずつ第一のメモリセル群に対し上記一方向にずらせて
配置させたものである。

【００１３】また、この発明に係る半導体記憶装置は、
メモリセルアレイの形状を平行四辺形を複数個組み合わ
せた形状にしたものである。

【００１４】また、メモリセルに形成されたストレージ
ノードコンタクトを迂回するようにビット線を配線した
ことで単一層に全ビット線を形成したものである。

【００１５】また、複数本のビット線の一端に共通のセ
ンスアンプを設け、折り返しビット線構成にしたもので
ある。

【００１６】また、メモリセルに形成されているコンタ
クトを迂回するようにワード線を配したものである。

【００１７】また、ビット線よりも上層にキャパシタ電
極を形成することによってキャパシタ電極の面積を大き
くしたものである。

【００１８】また、キャパシタの電極間の絶縁膜材料を
高誘電性若しくは強誘電性の物質にしたものである。

【００１９】

【作用】この発明にあっては、半導体基板上に形成する
複数のメモリセルからなる第一のメモリセル群を一方向
に等間隔に配置し、上記第一のメモリセル群の各メモリ
セルと隣接する複数のメモリセルからなる第二のメモリ
セル群を、同一群内における隣接するメモリセルのセン
ター間の距離の１／６ずつ第一のメモリセル群に対し上
記一方向にずらせて配置させたことで、後工程における
ビット線形成工程の簡略化をすることを可能にするもの
である。

【００２０】また、この発明にあっては、メモリセルの
集合体であるメモリセルアレイを折り曲げた形状にする
ことにより、メモリセル形成領域内にメモリセルが占め
る領域を大きく確保するものである。

【００２１】また、ストレージノードコンタクトを迂回
してビット線を配線したため、ビット線より上層にキャ
パシタを形成できるものである。

【００２２】また、ビット線を折り返しビット線構成に
したことにより、メモリセルが接続されているビット線
とダミーセルが接続されているビット線を平行に隣接し
た配線として形成できるものである。

【００２３】また、ワード線をメモリセルに形成された
コンタクトを迂回するように屈曲させて形成したことに
よって、半導体基板上に形成する複数のメモリセルから
なる第一のメモリセル群を一方向に等間隔に配置し、上
記第一のメモリセル群の各メモリセルと隣接する複数の
メモリセルからなる第二のメモリセル群を、同一群内に
おける隣接するメモリセルのセンター間の距離の１／６
ずつ第一のメモリセル群に対し、上記一方向にずらせて
配置することを可能にしたものである。

【００２４】また、キャパシタがビット線より上層に設
けられたため、ストレージノード及びセルプレートの表
面積を広く確保することができるものである。

【００２５】また、キャパシタを構成する絶縁膜が高誘
電性若しくは強誘電性の物質であるため、十分な容量を
確保できるものである。

【００２６】

【実施の形態】

実施の形態１．以下に、この発明の実施の形態１を図１
ないし図９に基づいて説明する。図１はメモリセル部分
の平面図を示しており、図において、従来例に付した符
号と同一符号は同一又は相当部分を示すものである。ま
た、１は半導体基板上に配置形成されたメモリセル、２
ａ及び２ｂはメモリセル１に設けられたストレージノー
ドコンタクト、４は単一層に設けられ、ストレージノー
ドコンタクト２ａ及び２ｂを迂回するように配線され、
且つ複数個のメモリセル領域と接続されたビット線、３
はビット線４とメモリセル１に設けられたスイッチング
トランジスタの接続部、５は折り曲げて配線された上記
スイッチングトランジスタのゲートを形成するワード線
を示している。

【００２７】また、上記メモリセル１は、半導体基板上
に形成した一方向に等間隔に配置した複数のメモリセル
からなる第一のメモリセル群ＭＣ１、上記第一のメモリ
セル群ＭＣ１の各メモリセルと隣接する複数のメモリセ
ルからなる第二のメモリセル群ＭＣ２を同一群内におけ
る隣接するメモリセルのセンター間の距離の１／６ずつ
第一のメモリセル群に対し上記一方向にずらせて配置さ
せたものである。また、上記ビット線４（ｍ）は、隣接
するビット線（ｍ−１），（ｍ＋１）との間隔が最小設
計寸法以上の十分な間隔であり、全ビット線が単一層に
形成されているものである。さらに、ワード線５（ｎ）
は、１本のビット線４と交差するごとに折れ曲がるよう
に形成されている。

【００２８】ここで、図１に示した第１のメモリセル群
ＭＣ１の各メモリに対して、第二のメモリセル群ＭＣ２
の各メモリセルの中心位置を１／６ずらせることによっ
て得られる効果について説明する。図２（ａ）ないし図
２（ｃ）と図３（ａ）ないし図３（ｃ）は第一のメモリ
セル群ＭＣ１の各メモリセルに対して、第二のメモリセ
ル群ＭＣ２の各メモリセルの中心位置をそれぞれ１／３
ピッチ、１／４ピッチ、１／５ピッチ、１／６ピッチ、
１／７ピッチ、１／８ピッチずらせて配置した例を示す
図であり、それぞれ右側にピッチをずらせたメモリセル
１とワード線５ｅ，５ｆ，５ｇの配置を示し、左側はメ
モリセルの領域によって形成される平行四辺形を示す。
図３（ａ）に示すように、１／６ピッチでメモリセル群
ＭＣ１，ＭＣ２を配置した場合、ワード線５ｅ，５ｆ，
５ｇは蛇行しながらほぼ上から下に沿って形成されるの
に対して、図２（ａ）に示すように、１／３ピッチでメ
モリセル群ＭＣ１，ＭＣ２を配置した場合、ワード線５
ｅ，５ｆ，５ｇは上から下に行くに従って左側に流れる
ように配置されることになる。そして図２（ｂ）に示す
１／４ピッチ、図２（ｃ）に示す１／５ピッチでメモリ
セルを配置すると、ワード線５ｅ，５ｆ，５ｇは上から
下に向かうに従って左側に流れる割合が少なくなる。

【００２９】逆に、図３（ｃ）に示すように、１／８ピ
ッチでメモリセル群ＭＣ１，ＭＣ２を配置すると、ワー
ド線５ｅ，５ｆ，５ｇは上から下に行くに従って右側に
流れる。図３（ｂ）に示すように、１／７ピッチでメモ
リセル群ＭＣ１，ＭＣ２を配置すると、ワード線５ｅ，
５ｆ，５ｇが上から下に行くに従って右側に流れる割合
が少なくなる。ワード線５ｅ，５ｆ，５ｇが上から下に
行くに従って左右に流れると、その分だけワード線５
ｅ，５ｆ，５ｇを形成するためのパターンが長くなり、
半導体基板上のパターンの占める割合が高くなり、高集
積化の妨げとなる。これに対して、この発明の実施の形
態では、メモリセル群ＭＣ１，ＭＣ２を１／６ピッチと
することにより、ワード線５ｅ，５ｆ，５ｇの長さを短
くでき、高集積化を図ることが可能となる。また、図１
には図を見やすくするために示されていないが、図４に
示すように、ストレージノードコンタクト２の直上且つ
ビット線よりも上層にキャパシタ８ａ、８ｂを構成する
一組の電極、ストレージノード及びセルプレートが形成
されている。

【００３０】ここで、図１のＡ−Ａ間の断面図を図５に
示す。図５において、図１ないし図４及び従来例と同一
記号は同一若しくは相当部分を示しており、１２は半導
体基板、１４は素子分離領域、２０ａ、２０ｂは層間絶
縁膜、１３ａ、１３ｂはソース／ドレイン領域をそれぞ
れ示しておおり、半導体基板１２上には素子分離領域１
４ａ，１４ｂが形成され、これらの素子分離領域１４
ａ，１４ｂとの間にソース／ドレイン領域１３ａ、１３
ｂがすれぞれ形成され、ソース／ドレイン領域１３ａと
１３ｂとの間には半導体基板１２上のゲート絶縁膜１５
を介してワード線５が形成され、ソース／ドレイン領域
１３ｂ上にはビット線４が形成される。そして、これら
の上は層間絶縁膜２０ａによって覆われ、層間絶縁膜２
０ａ上にはキャパシタ８が形成される。キャパシタ８は
ストレージノード１７の上に絶縁膜１８を形成し、さら
にその上にセルプレート１９を形成して構成される。

【００３１】また、図に示すように、キャパシタ８ａ、
８ｂの電極であるストレージノード１７をビット線４よ
りも上層に設けたことで、ビット線４の直上にもキャパ
シタ８ａ、８ｂの電極を広げることが可能である。さら
に、キャパシタ８ａ、８ｂの電極間、つまりストレージ
ノード１７とセルプレート１９の間に存在する絶縁膜１
８に高誘電性若しくは強誘電性の物質を用いることで容
量の確保が容易に可能となっている。

【００３２】次に、本発明の実施の形態１のメモリセル
のレイアウトを実施した場合の半導体記憶装置のセンス
方式を図１、図６、図７を用いて説明する。図６は、こ
の発明による半導体装置の一実施の形態の折り返しビッ
ト線とセンスアンプとの接続関係を示す図であり、図７
はこの半導体装置の動作を説明するために必要な図であ
る。まず、簡単の為に図１中のビット線に符号を付け、
それぞれのビット線をｍ−２ないしｍ＋２とする。同様
にワード線についても符号を付け、それぞれのワード線
をｎ−２ないしｎ＋２とする。

【００３３】この発明では、図６に示すように５本のビ
ット線ｍ−２ないしｍ＋２が折り返しビット線構成をと
っており、一つのセンスアンプから各ビット線にそれぞ
れスイッチングトランジスタｓ−２ないしｓ＋２を介し
て配線されている。

【００３４】上記スイッチングトランジスタは、データ
の読み出しの際、読み出す対象のデータを記憶している
メモリセルに接続されたビット線と、ダミーセルが接続
されたビット線に接続されたものについてはＯＮさせ、
残りの３つのスイッチングトランジスタはＯＦＦさせた
状態にし、二本のビット線間の電位差をセンスアンプに
より差動増幅させることでデータの読み出しを行う。

【００３５】ここで、本実施の形態において、ビット線
とワード線が交差する位置にあるメモリセルがデータを
記憶したメモリセルであるか、若しくはリファレンスと
してのダミーセルであるか、その配置を図７に示す。図
７において、表中のｍ−２ないしｍ＋２は上記ビット線
であり、ｎ−２ないしｎ＋２はそれぞれ上記ワード線を
示している。また、図２中の記号Ｄはデータを記憶した
メモリセルであり、記号Ｒはリファレンスとなるダミー
セルを示している。

【００３６】例えば、ビット線ｍとワード線ｎ−２の交
差する位置のメモリセルのデータを読み出す場合、ワー
ド線ｎ−２を立ち上げ、ワード線ｎ−２と交差する位置
のデータが記憶されているメモリセルが接続されている
ビット線ｍと、ワード線ｎ−２と交差する位置のリファ
レンスとなるダミーセルが接続されているビット線ｍ＋
２に設けられたスイッチングトランジスタｓ及びｓ＋２
をＯＮさせ、ビット線ｍ、ｍ＋２を同様に立ち上げ、二
本のビット線間の電位差を差動増幅させてデータを読み
出す。

【００３７】図７から分かるように、センスアンプ１ｓ
に接続されるビット線ｍ−２ないしｍ＋１がワード線ｎ
−２と交差する位置のメモリセルにはデータが記憶され
ており、上記データを読み出す時、ビット線ｍ＋２とワ
ード線ｎ−２が交差する位置のメモリセルは、リファレ
ンスとして作用するものである。

【００３８】次に、メモリセルが占める領域、つまりメ
モリセルアレイの形状であるが、図１に示すようなメモ
リセルの配列を実施すると図８に示すように全体として
は斜めに傾いた形状のメモリセルアレイ２１となり、メ
モリセル形成領域２２において無駄な領域２３ａが占め
る面積が大きくなる。そこで図９に示すように複数個の
メモリセルによって形成される平行四辺形の形状である
メモリセルアレイユニット２４を組み合わせてメモリセ
ルアレイ２１ｂを形成することによって無駄な領域２３
ｂを少なくし、メモリセルアレイ２１ｂが占める領域を
さらに拡大し大容量化した半導体記憶装置が形成できる
ものである。

【００３９】実施の形態２．図１０は実施の形態２を示
すものであり、メモリセルのレイアウトを示す平面図で
ある。図において、実施の形態１において示した図面に
付した符号と同一符号は同一又は相当部分を示すもので
あり、図１０においてＢ−Ｂ間の断面図は、実施の形態
１において図５に示した図と同様である。

【００４０】実施の形態１ではワード線５の配線が１本
のビット線と交差する度に折れ曲がっていたが、本実施
の形態ではワード線とビット線の交差する角度が９０度
に近くなるようにワード線５を配線することが可能であ
り、ワード線５が折れ曲がる頻度が少なくなっている。

【００４１】よって、本実施の形態では実施の形態１の
発明に加え、折れ曲がり頻度の小さなワード線５を形成
することで、さらに、ワード線５の折れ曲がり部分形成
時に半導体基板にかかる応力が少なくなり、これに伴い
半導体基板に発生する結晶欠陥が低減され、結晶欠陥に
よるリーク電流も抑えられるものである。

【００４２】また、本実施の形態についても、メモリセ
ルアレイの形状は実施の形態１と同様に図９に示すよう
に平行四辺形を複数個組み合わせた形状にすることによ
ってメモリセル領域の無駄な領域を小さくし、メモリセ
ルの高集積化の効果が大きくなる。

【００４３】

【発明の効果】この発明は、半導体基板上に形成する複
数のメモリセルからなる第一のメモリセル群を一方向に
等間隔に配置し、上記第一のメモリセル群の各メモリセ
ルと隣接する複数のメモリセルからなる第二のメモリセ
ル群を、同一群内における隣接するメモリセルのセンタ
ー間の距離の１／６ずつ第一のメモリセル群に対し、上
記一方向にずらせて配置させたことによって、メモリセ
ル領域に無駄な領域を残すことなく、メモリセルを最小
寸法に設計してもビット線を単一層に形成することを可
能にできるという効果を有するものであり、これによっ
て、さらに従来では２層に形成していたビット線をその
半分の工程で形成でき、製造工程簡略及び製造コストダ
ウンが可能となる。

【００４４】この発明は、メモリセルアレイの形状を平
行四辺形のメモリセルアレイユニットを複数個組み合わ
せた形状とすることによってメモリセル領域の無駄な領
域を少なくし、半導体記憶装置のチップサイズを縮小す
るという効果を有するものである。

【００４５】この発明は、請求項１及び２の発明の効果
に加え、ビット線の配線をストレージノードコンタクト
を迂回するように屈曲させて形成したことによって全ビ
ット線を単一層に配線することを可能にしたものであ
る。

【００４６】この発明は、ビット線が折り返しビット線
構成を取っていることによってビット線に及ぼされる雑
音などの影響を同相モードとして排除でき、リファレン
スとなるメモリセルが接続されているビット線と、デー
タが記憶されているメモリセルが接続されているビット
線が隣接して存在しており、配線形成時の条件が同様で
あることから形成された配線が同質のものとなり、差動
増幅させてデータを読み取る際に配線の質よるデータの
変化が少なく、正確なデータを出力できるという効果を
有するものである。

【００４７】この発明は、同一層に、メモリセルに形成
されているコンタクトを迂回するように屈曲させて形成
したことによって請求項１に記載のメモリセルの配置を
可能にするという効果を有するものである。

【００４８】この発明は、キャパシタをビット線よりも
上層に形成することによって、キャパシタの電極が占有
する面積を最大にし、十分な容量を確保することが可能
となる効果を有するものである。

【００４９】この発明は、キャパシタの電極間に形成さ
れる絶縁膜を高誘電性若しくは強誘電性の物質を用いる
ことによりキャパシタの容量を十分に確保するという効
果を有するものである。

【図面の簡単な説明】

【図１】 本発明の実施の形態１を示す平面図。

【図２】 本発明の実施の形態１の動作説明に必要な
図。

【図３】 本発明の実施の形態１の動作説明に必要な
図。

【図４】 本発明の実施の形態１を示す平面図。

【図５】 本発明の実施の形態１の図１のＡ−Ａ線断面
図。

【図６】 本発明の実施の形態の動作説明に必要な図。

【図７】 本発明の実施の形態の動作説明に必要な図。

【図８】 本発明の実施の形態１の説明に必要な図。

【図９】 本発明の実施の形態を示す平面図。

【図１０】 本発明の実施の形態２を示す平面図。

【図１１】 従来の技術を示す図。

【図１２】 従来の技術を示す図。

【図１３】 従来の技術を示す図。

【符号の説明】

１，１ａ，１ｂ，１ｃ，１ｄ メモリセル、２ａ，２ｂ
ストレージノードコンタクト、３ ビット線コンタク
ト、４，４ａ，４ｂ ビット線、５，５ａ，５ｂ，５
ｃ，５ｄ ワード線、６ 無駄な領域、７ ビット線イ
コライズ、プリチャージ回路、８，８ａ、８ｂ キャパ
シタ、９ センスアンプ、１０ａ，１０ｂ 転送ゲー
ト、１１ Ｉ／Ｏ線対、１２ 半導体基板、１３ａ、１
３ｂ ソース／ドレイン領域、１４ａ，１４ｂ 素子分
離領域、１５ ゲート絶縁膜、１６ 絶縁膜、１７ ス
トレージノード、１８ 絶縁膜、１９ セルプレート、
２０ａ、２０ｂ 層間絶縁膜 ２１ａ，２１ｂ メモリセルアレイ、２２ メモリセル
形成領域 ２３ａ，２３ｂ 無駄な領域、２４ メモリセルアレイ
ユニット。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板、 上記半導体基板の一主面上に一方向に等間隔に配置され
   た複数のメモリセルからなる第一のメモリセル群、 この第一のメモリセル群の各メモリセルに隣接し、第一
   のメモリセル群と同じ間隔で上記一方向に配置された複
   数のメモリセルからなる第二のメモリセル群を備え、 上記第一のメモリセル群のメモリセルのセンターの位置
   に対し、上記第二のメモリセル群のメモリセルのセンタ
   ーの位置が同一群内の各メモリセルのセンター間の距離
   の１／６ずつ上記一方向にずれて配置されたことを特徴
   とする半導体記憶装置。
2. 【請求項２】 半導体基板、 上記半導体基板の一主面上に一方向に等間隔に配置され
   た複数のメモリセルからなる第一のメモリセル群、 この第一のメモリセル群の各メモリセルに隣接し、第一
   のメモリセル群と同じ間隔で上記一方向に配置された複
   数のメモリセルからなる第二のメモリセル群を備え、 上記第一のメモリセル群のメモリセルのセンターの位置
   に対し、上記第二のメモリセル群のメモリセルのセンタ
   ーの位置が同一群内の各メモリセルのセンター間の距離
   の１／６ずつ上記一方向にずれて配置されたメモリセル
   アレイユニット、 上記メモリセルアレイユニットが複数個組み合わされて
   所定の長方形の中に形成されたメモリセルアレイを備え
   たことを特徴とする半導体記憶装置。
3. 【請求項３】 複数個のメモリセルは、メモリセルに形
   成されたストレージノードコンタクトを迂回して、単一
   層に形成されたビット線によって接続されたことを特徴
   とする請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 ビット線は、折り返しビット線構成であ
   ることを特徴とする請求項１又は２記載の半導体記憶装
   置。
5. 【請求項５】 ワード線は、メモリセルに形成されてい
   るコンタクトを迂回するように形成されたことを特徴と
   する請求項１ないし４のいずれか一項記載の半導体記憶
   装置。
6. 【請求項６】 メモリセルは、スイッチングトランジス
   タと、ビット線よりも上層に設けられたキャパシタとに
   よって構成されたことを特徴とする請求項４記載の半導
   体記憶装置。
7. 【請求項７】 メモリセルは、スイッチングトランジス
   タと、高誘電性若しくは強誘電性の絶縁膜によって構成
   されたキャパシタとによって形成されたことを特徴とす
   る請求項１ないし６のいずれか一項記載の半導体記憶装
   置。