JPH0834300B2 - 配線構造を有する半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般的には半導体記憶装置の配線構造に
関し、特に、半導体記憶装置の信号線のための「スイス
ティッド・ワイヤリング・ベア」方式に関するものであ
る。この発明は、ダイナミック型ランダム・アクセス・
メモリ（DRAM）のフォールディッドビット・ビット線方
式の分野に特に有用である。

［従来の技術］ この発明はダイナミック型ランダム・アクセス・メモ
リに適用されたとき、最も好ましい効果が得られるの
で、以下、ダイナミック型ランダム・アクセス・メモリ
について説明する。

ダイナミック型ランダム・アクセス・メモリは既によ
く知られている。第８図はそのような従来のダイナミッ
ク型ランダム・アクセス・メモリ（以下、DRAMと称す
る。）の全体構成の一例を示すブロック図である。

第８図を参照して、DRAMは、記憶部分である複数メモ
リセルを含むメモリセルアレイ41と、そのアドレスを選
択するアドレスバッファに接続された行デコーダ42,列
デコーダ43と、入出力回路に接続されたセンスアンプを
含む入出力インターフェイス部とを備える。記憶部分で
ある複数のメモリセルは、マトリクスとして構成されて
いる。行デコーダ42に接続されたワード線と、列デコー
ダ43に接続されたビット線との各交点に接続され、それ
によってメモリセルアレイ41を構造している。外部から
与えられる行アドレス信号と列アドレス信号を受けて、
行デコーダ42と列デコーダ43により選択された各１本の
ワード線とビット線の交点にあるメモリセルが選択され
る。選択されたメモリセルにデータが書込まれたり、あ
るいはそのメモリセルに蓄えられていたデータが読出さ
れたりする。このデータの読出／書込の指示は制御回路
に与えられる読出／書込制御信号によって行なわれる。

データはＮ（＝ｎ×ｍ）ビットのメモリセルアレイ41
に蓄積される。読出／書込を行なおうとするメモリセル
に関する情報は、行および列アドレスバッファに保存さ
れ、行デコーダ42による特定のワード線の選択（ｎ本の
ワード線のうち、１本のワード線の選択）によってｍビ
ットのメモリセルがセンスアンプに結合される。次に、
列デコーダによる特定のビット線の選択（ｍ本のビット
線のうち、１本のビット線の選択）によって、その中の
１個のセンスアンプが入出力回路に結合され、制御回路
の指令に従って読出し、あるいは書込みが行なわれる。

第９図はメモリセルの書込／読出動作を説明するため
に示されたDRAMの１つのメモリセル40の等価回路図であ
る。この図によれば、１つのメモリセル40は１組の電界
効果型トランジスタＱとキャパシタCsとからなる。電界
効果型トランジスタＱのゲート電極はワード線200に接
続され、キャパシタCsにつながるソース／ドレイン電極
はビット線300に接続されている。データの書込み時に
は、ワード線200に所定の電圧が印加されることによっ
て電界効果型トランジスタＱが導通するので、ビット線
300に印加された電荷がキャパシタCsに蓄えられる。一
方、データの読出し時には、ワード線200に所定の電圧
が印加されることによって電界効果型トランジスタＱが
導通するので、キャパシタCsに蓄えられていた電荷がビ
ット線300を介して取出される。

半導体記憶装置、たとえば、第８図に示されたDRAMに
おいて各メモリセルからの情報をセンスアンプへ伝達す
る信号線の配線方式として、２本１組で同一方向にセン
スアンプから配置されているビット線方式（フォールデ
ィッドビット線方式と呼ばれている。）が知られてい
る。その一例を第10図を参照して説明する。

第10図は従来のフォールディッドビット線の等価回路
構成を示す模式図である。第10図に示すように、１つの
センスアンプSAから同一方向に２本のビット線｛（BL₀,
▲▼），（BL₁,▲▼），…，（BL_m,▲
▼）｝がペアで配置され、各ビット線に複数個のメモ
リセルが連結されている。このとき、たとえば、仮想配
線としてＡという他の配線が一方のビット線BL₀に近接
して配置されている場合、この配線Ａに何らかの電位が
与えられると、配線Ａとビット線BL₀との間の容量ｃが
大きいとき、雑音となり、ビット線BL₀の電位が変動す
る。一方、ビット線▲▼は配線Ａから離れている
ため、配線Ａの電位の影響を受けにくい。その結果、セ
ンスアンプSAによってビット線BL₀とビット線▲
▼との電位差を比較、検知しようとする場合に、一方の
ビット線BL₀の電位が変動しているため、他方のビット
線▲▼との比較の結果が反転する、いわゆる誤動
作が生じてしまう。

このような問題に対して、第11図に示すように、２本
のビット線を交互に複数回交差させる、いわゆるツイス
ティッドビット線方式が提案されている。仮想配線とし
て近接した配線Ａを例にとって説明すると、配線Ａから
の雑音は、近接した配線（この場合は、ビットBL₀、ビ
ット線▲▼の両者との負荷容量ｃが同じになるよ
うに交差回数、距離等が設定されているものとす
る。）、すなわち、ビット線BL₀、ビット線▲▼
に均等に影響を与える。その結果、ビット線BL₀とビッ
ト線▲▼の電位差を比較、検知する場合、雑音の
影響はほとんど無視して行なわれ得るので、誤動作が発
生しにくいという利点を有する。

上述のようなツイスティッドビット線方式については
種々の配線が提案されている。たとえば、Patrick W.B
osshart etal.“A553k−Transistor LISP Processor
Chip"ISSCC '87 Digest of Technical papers
P.202には、２本１組のビット線を１回交差させた配線
が開示されている。特開昭60−254489号公報には、１つ
おきのビット線対ごとに、２本のビット線を途中で交差
させた配線が開示されている。また、特開昭62−51096
号公報には、偶数箇所で互いに交差させたビット線対と
奇数箇所で互いに交差させたビット線対とが交互に配置
された配線が開示されている。米国特許第3942164号に
は、センスアンプから同一方向に出ている２本１組の信
号線をその距離の２分の１ないしは４分の１の位置にお
いて交差させた配線が開示されている。さらに、特開昭
63−26895号公報にはセンスアンプに接続される１対の
ビット線が複数の交差箇所を有し、隣接する１対のビッ
ト線の交差箇所は互いに一致しないで配列された配線が
開示されている。

［発明が解決しようとする課題］ しかしながら、ツイスティッドビット線方式に従って
種々の配線方式は上述のように提案されているが、その
方式を実現するための配線構造、すなわち、配線層の平
面的配置および断面構造については未だ提案されていな
い。近年、メモリの高集積化に伴ってメモリセルの微細
化が進められている。各メモリセルに接続されるビット
線等の信号線も、その間隔が縮小されてきている。その
結果、DRAM等の半導体記憶装置には、各メモリセルに接
続される信号線の微細化が進むにつれて、他の配線から
の雑音による情報伝達の誤り、いわゆる誤動作が発生す
る問題が顕在化してきている。したがって、近接する他
の配線からの雑音を１対の信号線に均等に配分すること
により、情報伝達の誤動作を抑制することが可能なツイ
スティッドビット線方式を実現するための具体的な配線
層の配置および構造の提案が望まれている。

そこで、この発明は上記のような課題を解決するため
になされたもので、近接する他の配線からの雑音を各２
本の信号線に均等に配分することにより、情報伝達の誤
動作を抑制することが可能な配線構造を有する半導体記
憶装置を提供することを目的とする。

好ましくは、この発明は、ツイスティッドビット線方
式を実現するために信号伝達の高速性を損なうことがな
い配線構造を有する半導体記憶装置を提供することを目
的とする。

また、好ましくは、この発明は、ツイスティッドビッ
ト線方式を実現するために配線抵抗値を低下させること
が可能な配線構造を有する半導体記憶装置を提供するこ
とを目的とする。

さらに好ましくは、この発明は、ツイスティッドビッ
ト線方式を実現するための配線において付加容量を最小
限に抑えることが可能な半導体記憶装置を提供すること
を目的とする。

［課題を解決するための手段］ この発明に従った配線構造を有する半導体記憶装置
は、半導体基板と、ワード線とビット線と、メモリセル
と、センスアンプ手段とを備えている。半導体基板は主
表面を有する。ワード線とビット線は、半導体基板の主
表面の上で互いに交差する。ビット線は、平行に延びる
ビット線対の形で配置されている。メモリセルは、ワー
ド線とビット線とが交差する位置に配置されている。セ
ンスアンプ手段は、ビット線対の電圧差を感知し、増幅
するためのものである。ビット線対のビット線は半導体
基板の第１のレベルに位置している。ビット線対の各ビ
ット線の対応する部分は、ビット線対の長さ方向に沿っ
て半導体基板の上で横方向に交替している。ビット線対
は、少なくとも１つの交差部分を有している。ビット線
対の少なくとも１つの交差部分は、第１のレベルと異な
る半導体基板の第２のレベルに位置している。

ビット線対の少なくとも１つの交差部分は、層間絶縁
膜を介して第１のレベルと異なる半導体基板の第２のレ
ベルに位置した付加導電層を有する。好ましくは、第２
のレベルに位置する交差部分は、交差部分の近傍でコン
タクト孔を介して接続された付加導電層を含む。この付
加導電層は、下位にレベルが変位した導電層、あるいは
上位にレベルが変位した導電層を含むものであればよ
い。

さらに、この発明に従った配線構造を有する半導体記
憶装置の好ましい実施例によれば、ビット線対は、記憶
素子が形成される領域において交差部分を有する。その
記憶素子はダイナミック型記憶素子、またはスタティッ
ク型記憶素子であればよい。

［作用］ この発明においては、ビット線対の各ビット線の対応
する部分は、半導体基板の上で横方向に交替している。
ビット線対の交差部分は、第１のレベルと異なる第２の
レベルに位置している。そのため、ビット線対を構成す
る各ビット線の対応する部分は、ビット線対の長さ方向
に沿って、半導体基板の上で同一条件下に置かれるよう
に、横方向に交替され得る。したがって、隣接する配線
からのノイズによる影響を最小限に抑えることが可能な
配線構造が提供され得る。

交差部分において層間絶縁膜を介した付加導電層が設
けられているので、信号伝達の高速性を損なわずに、層
間絶縁膜を厚くすることによって付加容量を最小限度に
抑制することができる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明に従った配線構造を有する半導体
記憶装置の一例として、DRAMに適用された例を示す部分
平面図である。第１図を参照して、最上層にはビット線
3a、 線3bが同一方向に延びるように形成されている。ビット
線3aはコンタクト孔10aを介してメモリセルに接続され
ている。また、 線3bはコンタクト孔10bを介してメモリセルに接続され
ている。各メモリセルは活性領域100の領域内で１組の
電界効果型トランジスタQ1,Q2,Q3とキヤパシタCs1,Cs2,
Cs3とから構成される。各トランジスタQ1,Q2,Q3を構成
するゲート電極はワード線200に連なっている。ビット
線3aと 線3bとはメモリセルから離れた領域で交差している。こ
の交差している部分の断面、すなわち、II−II線におけ
る断面は第2A図または第2B図に示されている。

第2A図はビット線3aと 線3bとを付加的な橋渡し配線層を１層用いて交差させた
場合を示す断面図である。この図によれば、シリコン基
板１上にシリコン酸化膜２が形成されている。シリコン
酸化膜２の上には層間絶縁層４を介して、たとえば、ア
ルミニウムからなるビット線3aおよび 線3bが形成されている。ビット線3aと 線3bとが交差するように、ビット線3aの下には層間絶縁
膜４を介して、たとえば、高融点金属シリサイドなどか
らなる低抵抗値を有する橋渡し配線層８が部分的に形成
されている。

線3bと橋渡し配線層８とはコンタクト孔10c,10dを介し
て接続されている。この場合、層間絶縁膜４はSiO₂等の
低誘電体からなる絶縁膜を厚く形成することによって接
続部分の付加容量が最少限に抑えられる。

また、第2B図は交差部分において不純物拡散層によっ
て 線3bの橋渡しを行なった場合を示す断面図である。この
図によれば、たとえば、Ｐ型シリコン基板１の上にＮ型
不純物拡散領域による不純物拡散配線層９が形成されて
いる。この不純物拡散配線層９が 線3bの橋渡し配線層として用いられている。

線3bと不純物拡散配線層９とはコンタクト孔10c,10d
によって接続されている。不純物拡散配線層９の上方に
は層間絶縁膜４を介してビット線3aが形成されている。
このようにして、不純物拡散配線層を用いてビット線を
交差させることも可能である。ところが、この構造の場
合、橋渡し層として不純物拡散層を用いるため、ビト線
抵抗値を下げること、付加容量を抑制すること等が困難
である。したがって、信号伝達の高速性の向上を図るた
めには、１層のみの橋渡し配線層を用いてビット線を交
差させる場合、第2A図に示された配線構造を適用するこ
とが好ましい。

第３図はこの発明に従った配線構造の別の実施例を示
す部分平面図である。この図によれば、ビット線3aと 線3bとをそれぞれ異なる橋渡し配線層5,7を２層用いて
交差させた場合が示されている。この配線構造の断面、
すなわち、第３図のIV−IV線における断面は第4A図また
は第4B図に示されている。

第4A図を参照して、ビット線3aと 線3bは、シリコン基板１上に形成されたシリコン酸化膜
２の上に形成されている。

線3bとビット線3aとを交差させるために、その上層に
たとえば、アルミニウムからなる橋渡し配線層5,7が形
成されている。橋渡し配線層５は層間絶縁膜４の上に形
成され、コンタクト孔10eを介して 線3bに接続されている。また、橋渡し配線層７は層間絶
縁膜６の上に形成され、コンタクト孔10fを介してビッ
ト線3aに接続されている。このようにして、２層の橋渡
し配線層を用いてビット線を交差させることができる。
この場合、橋渡し配線層5,7のどちらか一方をビット線
の下に配置して形成してもよい。第4B図は橋渡し配線層
５を 線3bの下に配置し、橋渡し配線層７をビット線3aの上に
配置して形成した場合を示す断面図である。いずれの場
合でも、アルミニウム等の低抵抗値を有する材料からな
る橋渡し配線層を形成することによって、ビット線抵抗
値を下げるとともに、層間絶縁膜６に厚い絶縁膜を用い
ることによって付加容量を最小限に抑えることができ
る。したがって、ビット線による信号伝達の高速性を損
なわずに２本のビット線の交差を実現することが可能で
ある。

また、第１図に示される配線の配置においては、ビッ
ト線が交差する部分がメモリセル形成領域以外のところ
で設けられている。しかしながら、第５図に示されるよ
うに、メモリセル形成領域の上方においてビット線の交
差部分が形成されてもよい。このようにメモリセル形成
領域の上方でビット線が交差するように橋渡し配線層８
を形成しても同様の効果を奏するのは言うまでもない。
メモリセル形成領域の上方において交差部分を有するよ
うに配線層を形成することは、付加的に交差部分形成領
域を設ける必要がなくなり、メモリの高集積化に寄与し
得る。

このとき、メモリセルの構造が平坦化された構造であ
れば、メモリセル形成領域の上方においてビット線の交
差あるいは橋渡しが容易に行なわれ得る。第12図は、こ
のような平坦化された構造を有するメモリセルの一例を
示す部分断面図である。第12図に示された断面は、第５
図のXII−XII線に沿った断面に相当する。

第12図を参照して、シリコン基板１には、素子形成領
域を囲むように厚い酸化膜からなる素子間分離領域13が
形成されている。メモリセルは電界効果トランジスタと
キャパシタとから構成される。電界効果トランジスタ
は、ゲート電極（ワード線）14aと不純物拡散層91,92と
を有する。一方の不純物拡散層91にはキャパシタが電気
的に接続されている。このキャパシタは、一方の不純物
拡散層91に接続されたストレージノード（蓄積電極）15
と、このストレージノード15の表面を覆うように形成さ
れたキャパシタ誘電体膜16と、このキャパシタ誘電体膜
16を介してストレージノード15に対向するように形成さ
れたセルプレート電極17とを有する。この例では、円筒
型のスタックト・キャパシタ構造が示されている。この
構造によれば、ストレージノード15が、平面部分と垂直
部分とを有し、垂直部分の両面がキャパシタとして利用
されるため、小さな占有平面領域において大きなキャパ
シタ容量を有するキャパシタが形成され得る。なお、セ
ルプレート電極17の下であってストレージノード15が形
成されていない領域には、シリコン窒化膜等の絶縁膜18
が形成されている。このキャパシタ部分をすべて覆うよ
うに、厚い層間絶縁膜４が形成されている。電界効果ト
ランジスタの他方の不純物拡散層92には、コンタクト孔
10bを介して接続するようにコンタクト部埋込層11が形
成されている。層間絶縁膜４は、その上表面が平坦にな
るように形成されている。そのため、ビット線3a、 線3bは、容易にその層間絶縁膜４の上表面上に形成され
得る。

線3bは、コンタクト部埋込層11を通じて不純物拡散層92
に電気的に接続されている。ビット線3aには、層間絶縁
膜６に形成されたコンタクト孔10cを介して橋渡し配線
層８が接続されている。橋渡し配線層８の上には、層間
絶縁膜12が形成されている。このように、凹凸のある表
面を有するメモリセル構造においても、すなわち、シリ
コン基板の上方領域に蓄積電極を設けるいわゆる積層型
キャパシタ構造を採用しな場合でも、層間絶縁膜をキャ
パシタの全面上を覆うように平坦に形成することによっ
て、ビット線と 線の橋渡し配線が容易に形成され得る。その結果、付加
的に交差部分形成領域を設ける必要がなくなるので、こ
の配線構造を採用することは、メモリの高集積化に寄与
し得る。

次に、この発明に従った配線構造を有する半導体記憶
装置の製造方法について説明する。第6A図〜第6D図は第
３図のIV−IV線における断面を工程順に示す。以下、第
4A図に示された断面を有する配線構造の形成方法につい
て説明する。

まず、第6A図を参照して、シリコン基板１の上に、シ
リコン酸化膜２が形成される。その後、ビット線3aと 線3bとが、シリコン酸化膜２の上に、たとえば、多結晶
シリコン層が堆積され、それにパターニングが施される
ことによって形成される。

次に、第6B図を参照して、全面上にSiO₂等からなる層
間絶縁膜４が形成される。このとき、 線3bの上にはコンタクト孔10eが開口される。

さらに、第6C図を参照して、所定のパターンに従って
橋渡し配線層５がアルミニウム等の低抵抗値を有する材
料によって形成される。

そして、第6D図に示すように、全面上に層間絶縁膜６
が堆積された後、コンタクト孔10fが開口される。その
後、コンタクト孔10fにおいてビット線3aと接続するよ
うに、所定のパターンに従って橋渡し配線層７が低抵抗
値を有する材料によって形成される。このようにして、
２層の橋渡し配線層5,7を用いてビット線3aと 線3bとの交差部分が形成される。

なお、上記製造工程の一例においては、ビット線とし
て多結晶シリコン層、橋渡し配線層としてアルミニウム
層を用いた例を示したが、それ以外の低抵抗値を有する
材料からなる層でもよく、高融点金属層、高融点金属シ
リサイド層、あるいは多結晶シリコン層と高融点金属層
とからなる複合膜、アルミニウム以外の低融点金属層等
から配線層を構成してもよい。

また、上記実施例では１組のビット線に適用した場合
について説明したが、複数組のビット線に適用できるの
はもちろんである。ビット線が交互に交差する交差部分
が１カ所である場合について上記実施例では示されてい
るが、複数箇所の交差部分を有するビット線についても
適用される。

さらに、上記実施例ではDRAMにおけるビット線に適用
した例を示しているが、基準線と比較線といった互いに
比較される信号を伝達する信号線の組合わせであれば、
種々の配線に本発明は適用されることができ、同様の効
果が期待できる。たとえば、DRAM以外の半導体記憶装置
において互いに比較される信号を伝達する１組の信号線
のすべてに適用され得る。

第７図はこの発明に従った配線構造が適用され得る別
の半導体記憶装置の全体構成の一例を示すブロック図で
ある。第７図はスタティック型ランダム・アクセス・メ
モリ（以下、SRAMと称する。）の全体構成を示してい
る。

第７図を参照して、SRAMは、記憶部分である複数のメ
モリセル40を含むメモリセルアレイ41と、そのアドレス
を選択するアドレスバッファに接続されたＸデコーダ4
2,Yデコーダ43と、出力バッファに接続されたセンスア
ンプを含む入出力インターフェイス部とを備える。記憶
部分である複数のメモリセル40は、マトリックスとして
構成されている、Ｘデコーダ42に接続されたワード線
と、Ｙデコーダ43に接続されたビット線との各交点に接
続され、それによってメモリセルアレイ41を構成してい
る。外部から与えられるアドレス信号と列アドレス信号
を受けて、Ｘデコーダ42とＹデコーダ43により選択され
た各１本のワード線とビット線の交点にあるメモリセル
40が選択される。

メモリセル40に保持された情報が読出されるときは、
ワード線に所定の電圧が印加される。その結果、ビット
線， 線にそれぞれ、状態に対応した電位が現われる。メモリ
セル40に書込みを行なうときは、ワード線に所定の電圧
が印加される。その状態でビット線， 線の各々に所望の書込まれるべき状態に対応した電位が
印加される。このように、ビット線と 線は比較される２つの信号を伝達するために設けられて
いる。したがって、SRAMにおけるビット線についても、
DRAMにおけるビット線と同様に本発明に従った配線構造
を適用することが可能である。

［発明の効果］ 以上のように、この発明によれば、近接する配線から
の雑音による影響を最小限に抑えることができる配線構
造が提供され得る。また、好ましくは、信号線が交差す
る部分において付加導電層を形成することによて、信号
伝達の高速性を損なわずに信号線の交差を実現すること
が可能な配線構造が得られる。すなわち、層間絶縁膜を
介して付加導電層を設けることにより、配線抵抗値を下
げることができるとともに、付加容量を最小限に抑制す
ることができる。

【図面の簡単な説明】

第１図はこの発明に従った配線構造を有する半導体記憶
装置の一実施例を示す部分平面図である。 第2A図、第2B図は第１図のII−II線における断面を示す
断面図で、この発明に従った配線構造の２つの例を示し
ている。 第３図はこの発明に従った配線構造の別の実施例を示す
部分平面図である。 第4A図、第4B図は第３図のIV−IV線における断面を示す
断面図であり、この発明に従った配線構造の２つの例を
示している。 第５図はこの発明に従った配線構造を有する半導体記憶
装置のさらに別の実施例を示す部分平面図である。 第6A図、第6B図、第6C図、第6D図は第4A図に示された断
面を有する配線構造の製造方法を工程順に示す断面図で
ある。 第７図はこの発明に従った配線構造が適用され得る他の
半導体記憶装置の全体構成の例を示すブロック図であ
る。 第８図は配線構造を有する半導体記憶装置の例として従
来のDRAMの全体構成を示すブロック図である。 第９図は第８図に示されたDRAMの１つのメモリセルに対
応する等価回路図である。 第10図は従来のフォールディッドビット線方式を示す等
価回路構成の模式図である。 第11図は従来から提案されているツイスティッドビット
線方式を示す等価回路構成の模式図である。 第12図は第５図のXII−XII線における断面を示す断面図
である。 図において、１はシリコン基板、3aはビット線、3bは 線、4,6は層間絶縁膜、5,7,8は橋渡し配線層、９は不純
物拡散配線層、10a,10b,10c,10d,10e,10fはコンタクト
孔である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】主表面を有する半導体基板と、 前記半導体基板の主表面の上で互いに交差するワード線
   のビット線とを備え、 前記ビット線は、平行に延びるビット線対の形で配置さ
   れており、 前記ワード線と前記ビット線とが交差する位置に配置さ
   れたメモリセルと、 前記ビット線対の電圧差を感知し、増幅するためのセン
   スアンプ手段とを備え、 前記ビット線対の前記ビット線は、前記半導体基板の第
   １のレベルに位置しており、 前記ビット線対の各ビット線の対応する部分は、前記ビ
   ット線対の長さ方向に沿って前記半導体基板の上で横方
   向に交替しており、前記ビット線対は、少なくとも１つ
   の交差部分を有しており、 前記ビット線対の少なくとも１つの交差部分が、層間絶
   縁膜を介して前記第１のレベルと異なる前記半導体基板
   の第２のレベルに位置した付加導電層を含む、配線構造
   を有する半導体記憶装置。