JP2604128B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
ランダムアクセスメモリ（ＤＲＡＭ）におけるメモリセ
ルアレイの構造に関するものである。

【０００２】

【従来の技術】半導体装置（以下ＤＲＡＭを例にとる）
は、「アイトリプル イー ジャーナル オブ ソリッ
ド ステイト サーキット」（ＩＥＥＥ ＪＯＵＮＡＬ
ＯＦＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）の
ＶＯＬ．ＳＣ−２０，ＮＯ．５，ＯＣＴＯＢＥＲ１９８
５の９０３ページ以降に記載された様な構造をしてい
る。これを上記文献のＦｉｇ．１．を参考にしつつ簡単
に説明する。

【０００３】ＤＲＡＭは、マトリクス状に並んだ多数の
メモリセルと、これからデータを取り出す複数行のビッ
ト線（ＢＩＴ ＬＩＮＥ）と、このビット線と直角に交
わり、メモリセルを選択する複数列のワード線（ＷＯＲ
Ｄ ＬＩＮＥ）を有する。

【０００４】この様なＤＲＡＭにおいて、ワード線は、
選択して高電位にすることにより、これに付随したメモ
リセルからビット線に情報を読み出す働きをする。ま
た、情報の書き込みの場合も同様にメモリセルの選択の
動作を行う。

【０００５】この様なＤＲＡＭにおいて読み出し、書き
込みの動作速度は性能を決定する重要な要素の一つであ
るため、ビット線及びワード線の抵抗を小さくする必要
がある。そのため上記文献においてビット線にはポリサ
イド層を用いており、ワード線にはポリシリコン層から
なる層（以下このワード線を主ワード線という）上に沿
ってアルミニウム層からなる層（以下このワード線を補
助ワード線という）を形成し接続した構成を用いること
が記載されている。

【０００６】

【発明が解決しようとする課題】しかしながら、この様
なワード線には以下のような問題点があった。これを図
２及び図３を参照しつつ説明する。

【０００７】図２はＤＲＡＭの一例の全体を示す平面図
である。図において、２１はローデコーダ、２２はコラ
ムデコーダ及びセンスアンプ、２３はメモリセルアレイ
の一ブロック、２４はワード線のうちの一本、２５はビ
ット線のうちの一本を示し、この例では、メモリセルア
レイブロック２３は４つのブロックから成り立ってい
る。又、図３は、ワード線だけを取り出した図で、
（ａ）は平面図であり、（ｂ）はそのＡ−Ａ断面図であ
る。図において、３４’は補助ワード線（破線）を示
し、３６は主ワード線３４と補助ワード線３４’との接
続用のコンタクトである。

【０００８】図３からわかる様に、ワード線は製造工程
上の問題により微細化が困難で、ポリシリコン層から構
成される主ワード線より、アルミニウムから構成される
補助ワード線の幅が大きくなってしまうとともにその間
隔を大きくしなければならない。そうしないと、補助ワ
ード線３４’のアルミニウムが短絡する不良が発生する
のである。例えば、主ワード線３４の幅及び間隔を各
０．８μｍとすることができるとき、補助ワード線３
４’は幅１μｍ、間隔を１．５μｍとしなければならな
い。すなわち、主ワード線３４のピッチを１．６μｍと
することができるとき、補助ワード線第３４’のピッチ
は２．５μｍとしなければならないのである。主ワード
線３４と補助ワード線３４’は組にして用いる必要があ
るため、半導体装置の集積度は補助ワード線３４’に規
定されてしまい高集積化の妨げとなっていた。

【０００９】これを防ぐために、主ワード線３４をポリ
シリコン層より１桁抵抗の小さいポリサイド層によって
形成することにより、補助ワード線３４’を用いないよ
うにすることが考えられる。しかしながら、それでもポ
リサイドの比抵抗は数Ω／□はあるため、用いることが
できるワード線の長さに限界が生ずる。この長さの限界
のため、ワード線の長さを半分にすると、メモリセルア
レイブロック数を倍にする必要が生ずる。これは、すな
わち、図２においてメモリセルアレイブロック数を８つ
にすることに対応する。この様に、メモリセルアレイブ
ロックが増加すると、デコーダが余分に必要になるの
で、チップがあ大きくなるという欠点がある。

【００１０】

【問題点を解決するための手段】本発明は、複数列のワ
ード線を有するメモリセルアレイを備えた半導体装置に
おいて、比較的高抵抗の主ワード線上に、比較的低抵抗
でそれより短く、かつ主ワード線とすくなくともその両
端の接続部で電気的に接続された補助ワード線を有し、
隣接する列同士で、補助ワード線が互いに隣あうことの
ないように形成したものである。

【００１１】

【作用】本発明は、比較的低抵抗で、少なくともその両
端に位置する接続部で主配線と電気的に接続された補助
ワード線を有するのでワード線の抵抗を減少させること
ができ、かつ、この補助ワード線のうちの２つの補助ワ
ード線が、それぞれの両端に位置する接続部が、どの接
続部も互いに隣りあうこがないよう配置されているの
で、ワード線のピッチを小さくすることができるのであ
る。

【００１２】

【実施例】図１（ａ）、（ｂ）は、本発明の一実施例を
説明するためのワード線の平面図及びそのＡ−Ａ断面図
である。

【００１３】図１（ｂ）により断面形状を説明すれば、
前記文献Ｆｉｇ．１．と同様に半導体基板１１上には、
フィールド酸化層１及びゲート酸化層２が形成されてい
る。この一部には、ポリシリコン層３により形成され
た、キャパシタの電極ゲート層３が形成されている。な
お、半導体基板１１にはキャパシタの他の電極となる不
純物領域及びトランジスタを構成するための不純物領域
が形成されているのは言うまでもない。

【００１４】これらの層上には、ポリサイド層からなる
主ワード線１４が絶縁層４を介して形成されている。こ
のワード線１４上にはガラス層等から構成される絶縁層
５及び６を有し、更にこの上には主ワード線１４の１列
おきにこの主ワード線１４より低抵抗の材質、例えばア
ルミニウム等の金属層から構成される補助ワード線１
４’が形成されている。主ワード線１４と補助ワード線
１４’とは絶縁層５及び６に設けられたスルーホールを
介して接続されている。そのため、Ａ−Ａ断面には絶縁
層５と６の間に形成されているビット線の断面は表出し
ていない。すなわち、ビット線はスルーホールのある場
所を避けて形成されているのである。

【００１５】（ａ）によりその平面形状を説明すれば、
ポリサイド層により構成された主ワード線１４（実線）
は、ポリサイド層で形成できるほぼ最小ピッチで複数列
平行に並んでいる。この上に沿って、この主ワード線１
４よりも短い補助ワード線１４’（破線）が主ワード線
１４を短絡する様に構成されるとともに隣の列の補助ワ
ード線１４’と隣接しない様に形成されている。この様
に補助ワード線１４’同士が隣接しない様に構成される
ため、補助ワード線１４’の微細化の困難性により太く
なったりはみ出したりしても、補助ワード線１４’同士
で短絡することがなくなるのである。

【００１６】補助ワード線１４’は列単位で考えれば、
ワード線領域の約半分の領域を占めるように形成し、補
助ワード線が形成されている領域と、形成されていない
領域がほぼ同じ長さずつ交互になるように複数に分割し
て形成するとよい。そのための形状はメモリセルアレイ
で見れば、市松模様状になる。

【００１７】この補助ワード線の１ワード線当たりの分
割数は多い程主ワード線メモリセルの選択時間が均一に
なるが、ある程度で均一化に限界がくるので８分割程度
でよいと考えられる。又、この補助ワード線１４’の主
ワード線との電気的接続は、補助ワード線１４’の両端
位置に形成されたコンタクト穴を通して行う。

【００１８】この様に補助ワード線１４’を金属層によ
り構成することによりワード線の抵抗はおよそ半分にな
り、そのため主ワード線をポリサイド層で形成してもメ
モリセルアレイブロック数を増加させなくても良いので
ある。

【００１９】

【発明の効果】以上説明したように、本発明によれば主
配線とその両端部にある接続部で接続されている補助ワ
ード線が隣あわないように形成されているので、補助ワ
ード線同士の短絡がなくなって、半導体装置の信頼性が
向上するとともに補助ワード線の微細化の困難性にもか
かわらず集積度を向上させることが出来るのである。

【００２０】なお、半導体装置をＤＲＡＭを例にとって
説明したがこれに限らず、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等のメモリＩＣおよび、これらメモリ
を含むマイクロコンピュータ等、ワード線を有するすべ
てのＩＣに適用することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置を説明するため
の図で（ａ）は平面図で（ｂ）はそのＡ−Ａ断面図であ
る。

【図２】ＤＲＡＭの全体を説明する図である。

【図３】従来の半導体装置を説明する図で（ａ）は平面
図で（ｂ）はＡ−Ａ断面図である。

【符号の説明】

１・・・フィールド酸化膜 ２・・・ゲート酸化膜 ３・・・電極ゲート層 ４、５、６・・・絶縁層 １４・・・主ワード線 １４’・・補助ワード線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ほぼ平行に離間して延在する第１および
   第２の主配線と、 前記主配線より短く、かつ主配線に沿って延在する比較
   的低抵抗の第１の補助配線と、 前記主配線より短く、かつ主配線に沿って延在する比較
   的低抵抗の第２の補助配線とを有し、 前記第１の補助配線は、少なくともその両端にある第１
   の接続部と、第２の接続部で、前記第１の主配線と電気
   的に接続され、 前記第２の補助配線は、少なくともその両端にある第３
   の接続部と、第４の接続部で、前記第２の主配線と電気
   的に接続され、前記第１の補助配線と前記第２の補助配線とは、どの部
   分も互いに隣あうことなく配置されている ことを特徴と
   する半導体装置。
2. 【請求項２】 前記第１、第２の補助配線は、前記第
   １、第２の主配線より太いことを特徴とする請求項１記
   載の半導体装置。