JP2007334974A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 回路規模の縮小化と信号遅延時間の改善との両立を実現可能な半導体記憶装置を提供する。
【解決手段】 各ワード線(22a、22b、22c、22d、・・・)をドライブするワード線ドライブ回路21をメモリセルアレイ10の片側一方向のみに配置する。各ワード線の上部領域を行方向に略2等分して構成される小領域の内、奇数行のワード線は、ワード線ドライブ回路21が存する側(図では左側)の小領域に低抵抗配線(25a、25c・・・)が形成される一方、偶数行のワード線は、ワードドライブ回路21の反対側(図3では右側)の小領域に低抵抗配線(25b、25d、・・・)が形成される。これによって隣接行に係る低抵抗配線同士のショートを回避しつつ、ワードドライブ回路とメモリセルまでのワード線抵抗値の低減、並びにワードドライブ回路と同一列位置における各メモリセルまでのワード線抵抗値のバラツキの抑制が図られる。
【選択図】 図3
【解決手段】 各ワード線(22a、22b、22c、22d、・・・)をドライブするワード線ドライブ回路21をメモリセルアレイ10の片側一方向のみに配置する。各ワード線の上部領域を行方向に略2等分して構成される小領域の内、奇数行のワード線は、ワード線ドライブ回路21が存する側(図では左側)の小領域に低抵抗配線(25a、25c・・・)が形成される一方、偶数行のワード線は、ワードドライブ回路21の反対側(図3では右側)の小領域に低抵抗配線(25b、25d、・・・)が形成される。これによって隣接行に係る低抵抗配線同士のショートを回避しつつ、ワードドライブ回路とメモリセルまでのワード線抵抗値の低減、並びにワードドライブ回路と同一列位置における各メモリセルまでのワード線抵抗値のバラツキの抑制が図られる。
【選択図】 図3
Description
本発明は、半導体記憶装置に関し、特にワード線をメタル等の低抵抗配線で裏打ちすることでワード線抵抗を低減し、信号遅延時間を改善した半導体記憶装置に関するものである。
半導体記憶装置は、一般的に、外部アドレス信号の内のロウアドレスがロウデコーダによってデコードされた後、選択されたワード線を駆動すると共に、外部アドレス信号の内のカラムアドレスがカラムデコーダによってデコードされた後、選択されたビット線を駆動し、これらの交点に位置するメモリセルに入出力バッファを介して所定の情報が書き込まれ、又は読み出されてセンスアンプで増幅されて入出力バッファを介して外部に出力される。
上記のワード線は、トランジスタ素子をメモリセル内に有する場合はトランジスタゲート材料として一般的に用いられるポリシリコン等の比較的高抵抗の配線で形成されており、データの読み出し処理或いは書き込み処理を高速化し、かつ安定にビット線の信号をセンスアンプで増幅させるためには、配線抵抗によるワード線の信号伝達遅れを最小限にする必要がある。
又、近年のメモリの高密度化に伴って、一のワード線で選択されるメモリセルのトランジスタゲート数が増大傾向にあり、これによってワード線長が長くなるので、高抵抗材料によるワード線ではワード駆動信号遅延が増加し、高速化できないという問題がある。
この解決の一手法として、ワード線に対して平行にアルミニウム等のメタルで形成された比較的配線抵抗が低い特性を有する低抵抗配線を配線する(以下において「ワード線の裏打ち」と称する)と共に、ワード線と前記低抵抗配線とを任意の箇所でコンタクト接続することによって、ワード線の駆動信号の伝達遅延時間を低減する方法が用いられている。
しかしながら、このようなワード線の裏打ちによるワード線抵抗の低抵抗化手法を例えば大容量のDRAM或いはフラッシュメモリ等の半導体記憶装置に適用する場合には、記憶容量の大容量化に伴って裏打ち用の低抵抗配線ピッチが狭くなることに伴い、隣接する低抵抗配線同士がショートを起こす可能性が高くなるという問題がある。
かかる問題を受け、隣接する2つのワード線において、交互にワード線の略1/2長までの領域について低抵抗配線の裏打ちを行うことで、裏打ち用低抵抗配線のピッチを緩和することを実現した半導体記憶装置が提供されている(例えば特許文献1参照)。
図12は、上記特許文献1に記載の半導体記憶装置が備えるメモリセルアレイの概略図である。図12に示される半導体記憶装置は、行方向及び列方向に複数のメモリセル(不図示)がマトリクス状に配置されたメモリセルアレイ91を有し、このメモリセルアレイ91上にワード線(95a、95b、95c、95d、・・・)とビット線(不図示)とがメモリセルアレイ91の領域上に形成される。又、奇数行目のワード線95a、95c、・・・をドライブするためのワード線ドライブ回路93をメモリセルアレイ領域91の片側一方向に有し、偶数行目のワード線95b、95d、・・・をドライブするためのワード線ドライブ回路94をワード線ドライブ回路93とは反対側のメモリセルアレイ91の片側一方向に有する。
又、各ワード線(95a、95b、95c、95d、・・・)は、その上部の一部領域にアルミニウム等のメタルで構成される低抵抗配線96a、96b、96c、96d、・・・が形成され、夫々は下部に形成されているワード線と電気的に接続されている。
低抵抗配線96aは、ワード線95aの上部領域の内、ワード線ドライブ回路93側からメモリセルアレイ91の略中央列位置までの領域(領域91a)内に形成され、コンタクト97a1、及びコンタクト97a2においてワード線95aと電気的に接続されている。一方、低抵抗配線96bは、ワード線95bの上部領域の内、ワード線ドライブ回路94側からメモリセルアレイ91の略中央列位置までの領域(領域91b)内に形成され、コンタクト97b1、及びコンタクト97b2においてワード線95bと電気的に接続されている。
各低抵抗配線は、以下同様に、隣接行において列方向に隣接しないよう、図12に示すように、同一列位置において低抵抗配線の形成位置が一行おきに交互になるように構成されている。このように構成されることで、低抵抗配線同士のショートの防止を図っている。
図13は図12において、直線La93−La94で切断したときの断面図(図13(a))、及び直線Lb93−Lb94で切断したときの断面図(図13(b))である。
ここで、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をRとし、低抵抗配線は各ワード線に対して抵抗率が十分小さいものとする。この場合、図13(a)において、ワード線95aをドライブするワード線ドライブ回路93に最も近い位置である点a93から最もワード線ドライブ回路93から離れた位置(ワード線95a上で最大抵抗値となる位置)である点a94までの抵抗値は、低抵抗配線96aを配線しない場合にはRであるのに対し、低抵抗配線96aを配線することでR/2に低減することができる。同様に、図13(b)において、ワード線95bをドライブするワード線ドライブ回路94に近い位置である点b94から最もワード線ドライブ回路94から離れた位置(ワード線95b上で最大抵抗値となる位置)である点b93までの抵抗値は、低抵抗配線96bを配線しない場合にはRであるのに対し、低抵抗配線96bを配線することでR/2に低減することができる。
このように、低抵抗配線96a、96b、・・・・を各ワード線上に配線することで、ワード線ドライブ回路93又は94から最も離れたワード線上の位置までの抵抗値(最大抵抗値)をR/2に低減できるため、最小抵抗値(低抵抗配線とワード線とのコンタクト接触位置における抵抗値に相当)との抵抗差を抑制でき、伝達遅延時間の低減が図られる。
しかしながら、上記図12に記載の半導体記憶装置は、メモリセルアレイ91の両方向にワード線ドライブ回路(93及び94)を備える構成であるため、各ワード線ドライブ回路の信号線の取り回し領域の面積が増大し、又、この信号線の取り回しに起因する信号伝達時間の遅延が発生する。更に、ワード線ドライブ回路を両方向に有することから、ワード線ドライブ回路そのものが占有する面積が増大してしまうという問題がある。
本発明は、上記問題点に鑑み、回路規模の縮小化と信号遅延時間の改善との両立を実現可能な半導体記憶装置を提供することを目的とする。
上記目的を達成するための本発明に係る半導体記憶装置は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる半導体記憶装置であって、前記複数のワード線夫々をドライブするワード線ドライブ回路を前記メモリセルアレイの片側一方向に有し、前記複数のワード線夫々が、各ワード線の上部領域の少なくとも一部に前記ワード線と平行に形成された前記ワード線より抵抗率の低い低抵抗配線と離散的な電気的接続を有しており、隣接する前記ワード線の上部領域に形成される前記低抵抗配線が互いに列方向に対向しないように構成されることを第1の特徴とする。
本発明に係る半導体記憶装置の上記第1の特徴構成によれば、ワード線ドライブ回路をメモリセルアレイの片側一方向にのみ有する構成の下で、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗を低減できるため、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延の抑制と、占有面積の縮小化を図ることができる。
又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される場合と比較して、同一列位置のメモリセルに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗値のバラツキが抑制されるため、特に列方向に隣接するメモリセルに記憶されるデータの読み出しスピードの遅延を抑制することができる。
又、本発明に係る半導体記憶装置は、上記第1の特徴構成に加えて、前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に3以上分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを第2の特徴とする。
本発明に係る半導体記憶装置の上記第2の特徴構成によれば、2つの前記小領域で構成される場合と比較してワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を低減することができる。このとき、前記小領域の数を増加して一のワード線の上部領域に形成される低抵抗配線の数を増加することにより、ワード線抵抗の最大値の低減効果を更に高めることができる。
又、本発明に係る半導体記憶装置は、上記第1又は第2の特徴構成に加えて、前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に不均等に分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを第3の特徴とする。
本発明に係る半導体記憶装置の上記第3の特徴構成によれば、行方向に均等に分割して構成される小領域内に低抵抗配線を形成する場合と比較して、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を低減することができる。これによって当該メモリセル位置に係るデータ読み出しに要する時間と、ワード線抵抗が最小値を示すメモリセル位置に係るデータ読み出しに要する時間との乖離が縮小される。又、同一列位置のメモリセルに接続されるワード線の接続点とワード線ドライブ回路との間の抵抗値のバラツキが更に抑制されるため、特に列方向に隣接するメモリセルに記憶されるデータの読み出しスピードの遅延を抑制することができる。更に、行方向に3以上不均等に分割して小領域を構成することで、よりワード線抵抗の最大値の低減効果を有することができる
又、本発明に係る半導体記憶装置は、上記第3の特徴構成に加えて、分割されて構成される前記複数の小領域の内、前記ワード線ドライブ回路に最も近い位置に構成される前記小領域の大きさを最小とし、前記ワード線ドライブ回路から最も離れた位置に構成される前記小領域の大きさを最大とするように前記ワード線の上部領域の分割を行うことを第4の特徴とする。
本発明に係る半導体記憶装置の上記第4の特徴構成によれば、メモリセルアレイを構成する全メモリセルの内、ワード線ドライブ回路からのワード線抵抗が最大となるメモリセル位置におけるワード線抵抗を低減することができる。即ち、これによってメモリセルアレイ全体におけるワード線抵抗の最大値を低減する効果を有する。
又、本発明に係る半導体記憶装置は、上記第2〜第4の何れか一の特徴構成に加えて、前記低抵抗配線が、同一の前記小領域内において前記ワード線と3以上の電気的接続点を有することを第5の特徴とする。
本発明に係る半導体記憶装置の上記第5の特徴構成によれば、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗の最大値を更に低減することができると共に、同一列位置のメモリセルに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗値のバラツキが更に抑制され、各メモリセル毎のデータの読み出しスピードの遅延を更に抑制することができる。
又、本発明に係る半導体記憶装置は、上記第2〜第5の何れか一の特徴構成に加えて、前記低抵抗配線が形成される前記小領域と前記低抵抗配線が形成されない前記小領域が列方向に交互に構成されることを第6の特徴とする。
上記第6の特徴構成によれば、各ワード線間のピッチが狭いメモリセルアレイで構成される半導体記憶装置においても、ワード線ドライブ回路からメモリセルアレイを構成する各メモリセル位置までのワード線抵抗を全体的に低減することができる。これによって、各メモリセル間におけるデータの読み出しスピードの遅延が抑制される。又、奇数行と偶数行とで低抵抗配線の形成パターンが夫々同一となるため、製造における工程が容易になると共にメモリセルアレイの見た目が美しくなるという効果もある。
本発明の構成によれば、ワード線ドライブ回路をメモリセルアレイの片側一方向にのみ有する構成の下で、ワード線ドライブ回路から一のメモリセル位置までのワード線抵抗を低減できるため、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延を抑制でき、又、占有面積の縮小化を図ることができる。
以下において、本発明に係る半導体記憶装置(以下、適宜「本発明装置」と略称する)の各実施形態について図面を参照して説明する。
<第1の実施形態>
本発明装置の第1の実施形態(以下、適宜「本実施形態」と略称する)について図1〜図4を参照して説明する。
本発明装置の第1の実施形態(以下、適宜「本実施形態」と略称する)について図1〜図4を参照して説明する。
本発明装置は、データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる構成であって、ワード線抵抗に起因した信号伝達遅れを改善すべく、ワード線に低抵抗配線を裏打ちする際の裏打ちパターン、及びワード線をドライブするワード線ドライブ回路の配置方法に特徴を有するものである。以下では、まず本発明装置の全体的な概略構成について説明を行った後、本発明装置の特徴部分について詳細に説明する。
図1は、本実施形態における本発明装置の一構成例であるフラッシュメモリの概略構成を示すブロック図である。図1に示される本発明装置1は、メモリセルアレイ10、ロウデコーダ11、カラムデコーダ12、センスアンプ13、カラム電圧制御回路14、ロウ電圧制御回路15、ステートマシン16、アドレスバッファ17、コマンドステートロジックインターフェース18、及びI/Oバッファ19等を備えて構成される。
メモリセルアレイ10は、後述する図2に示すように、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルの内、同一行にあるメモリセルは共通のワード線に接続され、同一列にあるメモリセルは共通のビット線に接続される。
各ビット線は、カラムデコーダ12及びセンスアンプ13と接続されており、これらによってビット線の選択とデータの検出が行われる。センスアンプ13で検出されたデータはI/Oバッファ19を介して外部入出力端子I/Oに与えられるか、或いは、書き込み・消去モードにおける書き込み・消去の検証処理(ベリファイ)に使用される。。カラムデコーダ12は、カラム電圧制御回路14と接続されており、この制御回路14より必要な電圧が供給される。
各ワード線は、ロウデコーダ11が接続されており、ロウデコーダ11によってワード線の選択が行われる。ロウデコーダ11は、ロウ電圧制御回路15と接続されており、この制御回路15より必要な電圧が供給される。又、ロウデコーダ11は、選択したワード線の電圧を駆動するためのワード線ドライブ回路を内部に有する。
尚、アドレスバッファ17は、アドレス入力端子よりアドレス信号が供給される構成であり、このアドレスバッファ17に対して供給されたアドレス信号がカラムアドレス及びロウアドレスに分割されて、夫々がカラムデコーダ12及びロウデコーダ11に各別に入力される。
ステートマシン16は、センスアンプ13、カラム電圧制御回路14、ロウ電圧制御回路15、カラムデコーダ12、ロウデコーダ11と夫々接続を有し、外部からコマンドステートロジックインタフェース18を経由して入力されたコマンドに基づきメモリセルアレイ10に対するメモリ動作全体を制御する。
図2は、図1のメモリセルアレイ10の概略構成を示す回路ブロック図である。図2に示されるように、メモリセルアレイ10は、フローティングゲート型のMOSFETで構成されるメモリセル24が行方向及び列方向にマトリクス状に複数配置されるとともに、行方向に延伸するワード線(22a、22b、22c、22d、・・・)、及び列方向に延伸するビット線(23a、23b、23c、23d、・・・)を有する。同一行に存在する各メモリセル夫々が制御ゲートを共通のワード線に接続し、同一列に存在する各メモリセル夫々がドレイン又はソースに相当する電極を共通のビット線に接続する。尚、後述するように、本発明装置は、ワード線に対して低抵抗配線の裏打ちが行われる構成であるが、図2においては図面の煩雑化を避ける目的で裏打ちされた低抵抗配線については図示していない。
又、各ワード線(22a、22b、22c、22d、・・・・)のドライブを行うワード線ドライブ回路21がロウデコーダ11の内部に備えられる。本発明装置1は、メモリセルアレイ10の片側一方向にのみワード線ドライブ回路21を有する構成であり、このワード線ドライブ回路21によって全てのワード線がドライブ可能である。
図3は、メモリセルアレイ10を上面から見た概略図であり、図面の煩雑化を避ける目的で、各ビット線及び各メモリセルの図示を省略している。
各ワード線(22a、22b、22c、22d、・・・)は、その上部の一部領域にアルミニウム等のメタルで構成される低抵抗配線25a、25b、25c、25dが夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。
以下、本実施形態においては、説明の都合上、各ワード線の上部領域を行方向に略2等分して構成される小領域を便宜的に考え、左(ワード線ドライブ回路21の配置側)から順に第1小領域、第2小領域と呼称する。このとき、低抵抗配線25aは、ワード線22aの上部領域の内の第1小領域内に形成され、コンタクト26a1及びコンタクト26a2においてワード線22aと電気的に接続されている。一方、低抵抗配線25bは、ワード線22bの上部領域の内の第2小領域内に形成され、コンタクト26b1、及びコンタクト26b2においてワード線22bと電気的に接続されている。尚、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と電気的に接続される。
各低抵抗配線は、図12の構成と同様に、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第3行に係る低抵抗配線25c以下奇数行に係る低抵抗配線は、第1行に係る低抵抗配線25aと同様、ワード線上部領域の第1小領域内に形成され、第4行に係る低抵抗配線25d以下偶数行に係る低抵抗配線は、第2行に係る低抵抗配線と同様、メモリセルアレイ10の領域内において、ワード線上部領域の第2小領域内に形成される。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
図4は、図3において、直線La21−La22で切断したときの断面図(図4(a))、及び直線Lb21−Lb22で切断したときの断面図(図4(b))である。
このとき、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をRとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線22aにおいて低抵抗配線25aを配線した場合に抵抗値が最大となる箇所は、ワード線22aをドライブするワード線ドライブ回路21に最も近い位置である点a21から最もワード線ドライブ回路21から離れた位置である点a22までの間のワード線抵抗であって、この値はR/2である。即ち、低抵抗配線25aを配線しない場合と比較して最大抵抗値をRからR/2に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
一方で、ワード線22bにおいて低抵抗配線25bを配線した場合に抵抗値が最大となる箇所は、ワード線22bをドライブするワード線ドライブ回路21に最も近い位置である点b21から、コンタクト26b1とコンタクト26b2の略中間位置である点b23までの間のワード線抵抗であって、この値は3R/4である。即ち、低抵抗配線25bを配線しない場合と比較して最大抵抗値をRから3R/4に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
このように、本発明装置によれば、ワード線ドライブ回路21をメモリセルアレイ10の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。尚、図12及び図13に示す従来構成と比較した場合、奇数行については最大抵抗値を同程度低減できる一方、偶数行については従来構成の方が最大抵抗値を削減できるが、本発明装置はワード線ドライブ回路21をメモリセルアレイ10の片側一方向にのみ有する構成であり、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較してワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されるため、全体的に見れば遅延抑制効果が期待できる。更には、ワード線ドライブ回路及びその信号線の占有面積を低減できるため、全体的にそのチップサイズを縮小することができる。
<第2の実施形態>
本発明装置の第2の実施形態(以下、適宜「本実施形態」と略称する)について図5及び図6を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
本発明装置の第2の実施形態(以下、適宜「本実施形態」と略称する)について図5及び図6を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
図5は、本実施形態におけるメモリセルアレイ10を上面から見た概略図であり、第1の実施形態における図3と同様、各ビット線及び各メモリセルを省略して図示している。
第1の実施形態と同様、本実施形態においても、各ワード線(22a、22b、22c、22d、・・・)は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図5に示されるように、本実施形態では、各ワード線と接続される低抵抗配線が不連続に2箇所形成される。即ち、第1行に係るワード線22aは低抵抗配線25a1及び25a2と電気的に接続し、第2行に係るワード線22bは低抵抗配線25b1及び25b2と電気的に接続し、第3行に係るワード線22cは低抵抗配線25c1及び25c2と電気的に接続し、第4行に係るワード線22dは低抵抗配線25d1及び25d2と電気的に接続する。以下の各行においても同様とする。
以下、本実施形態においては、説明の都合上、各ワード線の上部領域を略4等分して構成される小領域を便宜的に考え、左(ワード線ドライブ回路21の配置側)から順に第1小領域、第2小領域、第3小領域、及び第4小領域と呼称する。このとき、第1行に係るワード線22aの上部領域に形成される各低抵抗配線については、低抵抗配線25a1がワード線22aの上部領域の内の第1小領域内に形成されると共にコンタクト26a3及びコンタクト26a4においてワード線22aと電気的に接続されており、低抵抗配線25a2がワード線22aの上部領域の内の第3小領域内に形成されると共にコンタクト26a5及びコンタクト26a6においてワード線22aと電気的に接続されている。一方、第2行に係るワード線22bの上部領域に形成される各低抵抗配線については、低抵抗配線25b1がワード線22bの上部領域の内の第2小領域内に形成されると共にコンタクト26b3、及びコンタクト26b4においてワード線22bと電気的に接続されており、低抵抗配線25b2がワード線22bの上部領域の内の第4小領域内に形成されると共にコンタクト26b5、及びコンタクト26b6においてワード線22bと電気的に接続されている。尚、本実施形態においても、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と接続されているものとする。
又、第3行以下の各ワード線上に形成される低抵抗配線は、第1の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第3行に係るワード線22c以下、奇数行に係る各ワード線の上部領域においては、第1小領域及び第3小領域に低抵抗配線が夫々形成され(第3行においては夫々25c1、25c2に該当)、第4行に係るワード線22d以下、偶数行に係る各ワード線の上部領域においては、第2小領域及び第4小領域に低抵抗配線が夫々形成される(第4行においては夫々25d1、25d2に該当)。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
図6は、図5において、直線La21−La22で切断したときの断面図(図6(a))、及び直線Lb21−Lb22で切断したときの断面図(図6(b))である。
このとき、第1の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をRとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線22aにおいて低抵抗配線25a1及び25a2を配線した場合に抵抗値が最大となる箇所は、ワード線22aをドライブするワード線ドライブ回路21に最も近い位置である点a21から最もワード線ドライブ回路21から離れた位置である点a22までの間のワード線抵抗であって、この値はR/2である。即ち、低抵抗配線25a1及び25a2を配線しない場合と比較して最大抵抗値をRからR/2に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
一方で、ワード線22bにおいて低抵抗配線25b1及び25b2を配線した場合に抵抗値が最大となる箇所は、ワード線22bをドライブするワード線ドライブ回路21に最も近い位置である点b21から、コンタクト26b5とコンタクト26b6の略中間位置である点b24までの間のワード線抵抗であって、この値は5R/8である。即ち、低抵抗配線25b1及び25b2を配線しない場合と比較して最大抵抗値をRから5R/8に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
このように、本実施形態においても、第1の実施形態と同様、ワード線ドライブ回路21をメモリセルアレイ10の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に第1の実施形態と比較した場合、偶数行に係る最大抵抗値を更に低下させることができるため、第1の実施形態よりも信号伝達遅延の抑制効果が向上する。又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されると共に、ワード線ドライブ回路及びその信号線の占有面積が低減されるために全体としてその大きさを縮小することができる。
<第3の実施形態>
本発明装置の第3の実施形態(以下、適宜「本実施形態」と略称する)について図7及び図8を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
本発明装置の第3の実施形態(以下、適宜「本実施形態」と略称する)について図7及び図8を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
図7は、本実施形態におけるメモリセルアレイ10を上面から見た概略図であり、第1の実施形態における図3と同様、各ビット線及び各メモリセルを省略して図示している。
第1の実施形態と同様、本実施形態においても、各ワード線(22a、22b、22c、22d、・・・)は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図7に示されるように、本実施形態では、奇数行に係る各ワード線と接続される低抵抗配線が不連続に2箇所形成され、偶数行に係る各ワード線と接続される低抵抗配線が1箇所に形成される。即ち、第1行に係るワード線22aは低抵抗配線25a3及び25a4と電気的に接続し、第2行に係るワード線22bは低抵抗配線25b3と電気的に接続し、第3行に係るワード線22cは低抵抗配線25c3及び25c4と電気的に接続し、第4行に係るワード線22dは低抵抗配線25d3と電気的に接続する。以下の各行においても同様とする。
以下、本実施形態においても第2の実施形態と同様に、説明の都合上、各ワード線の上部領域を略4等分して構成される小領域を便宜的に考え、左(ワード線ドライブ回路21の配置側)から順に第1小領域、第2小領域、第3小領域、及び第4小領域と呼称する。このとき、第1行に係るワード線22aの上部領域に形成される各低抵抗配線については、低抵抗配線25a3がワード線22aの上部領域の内の第1小領域内に形成されると共にコンタクト26a7及びコンタクト26a8においてワード線22aと電気的に接続されており、低抵抗配線25a4がワード線22aの上部領域の内の第4小領域内に形成されると共にコンタクト26a9及びコンタクト26a10においてワード線22aと電気的に接続されている。一方、第2行に係るワード線22bの上部領域に形成される低抵抗配線25b3は、ワード線22bの上部領域の内の第2小領域から第3小領域に渡る範囲内に形成されると共にコンタクト26b7、26b8、及びコンタクト26b9においてワード線22bと電気的に接続されている。尚、各低抵抗配線は、その略両端位置に形成される各コンタクトによってワード線と接続されるとともに、偶数行に係る低抵抗配線については、略中央付近に別途コンタクト(第2行においてはコンタクト26b8に相当)が設けられており、当該コンタクト位置においてもワード線と電気的に接続されているものとする。
又、第3行以下の各ワード線上に形成される低抵抗配線は、第1の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第3行に係るワード線22c以下、奇数行に係る各ワード線の上部領域においては、第1小領域及び第4小領域に低抵抗配線が夫々形成され(第3行においては夫々25c3、25c4に該当)、第4行に係るワード線22d以下、偶数行に係る各ワード線の上部領域においては、第2小領域から第3小領域に渡る範囲内に低抵抗配線が夫々形成される(第4行においては25d3に該当)。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。
図8は、図7において、直線La21−La22で切断したときの断面図(図8(a))、及び直線Lb21−Lb22で切断したときの断面図(図8(b))である。
このとき、第1の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をRとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線22aにおいて低抵抗配線25a3及び25a4を配線した場合に抵抗値が最大となる箇所は、ワード線22aをドライブするワード線ドライブ回路21に最も近い位置である点a21からコンタクト26a9とコンタクト26a10の略中間位置である点a23までの間のワード線抵抗であって、この値は5R/8である。即ち、低抵抗配線25a3及び25a4を配線しない場合と比較して最大抵抗値をRから5R/8に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
一方で、ワード線22bにおいて低抵抗配線25b3を配線した場合に抵抗値が最大となる箇所は、ワード線22bをドライブするワード線ドライブ回路21に最も近い位置である点b21から最もワード線ドライブ回路21から離れた位置である点b22までの間のワード線抵抗であって、この値はR/2である。即ち、低抵抗配線25b3を配線しない場合と比較して最大抵抗値をRからR/2に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
このように、本実施形態においても、第1の実施形態と同様、ワード線ドライブ回路21をメモリセルアレイ10の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に第1の実施形態と比較した場合、奇数行に係る最大抵抗値を更に低下させることができるため、第1の実施形態よりも信号伝達遅延の抑制効果が向上する。又、ワード線ドライブ回路がメモリセルアレイの両方向に構成される従来構成の半導体記憶装置と比較して、ワード線ドライブ回路の信号線の取り回しに起因する信号伝達時間の遅延が抑制されると共に、ワード線ドライブ回路及びその信号線の占有面積が低減されるために全体としてその大きさを縮小することができる。
<第4の実施形態>
本発明装置の第4の実施形態(以下、適宜「本実施形態」と略称する)について図9及び図10を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
本発明装置の第4の実施形態(以下、適宜「本実施形態」と略称する)について図9及び図10を参照して説明する。尚、本実施形態は、第1の実施形態と比較して、ワード線と平行に形成される低抵抗配線の配置パターンが異なるのみであり、他の構成要素については第1の実施形態と同一であるため、以下では、かかる同一箇所についての説明を省略し、第1の実施形態との相違箇所についてのみ説明を行う。
図9は、本実施形態におけるメモリセルアレイ10を上面から見た概略図であり、第1の実施形態における図3と同様、各ビット線及び各メモリセルを省略して図示している。
第1の実施形態と同様、本実施形態においても、各ワード線(22a、22b、22c、22d、・・・)は、その上部の一部領域に低抵抗配線が夫々形成され、各低抵抗配線は、下部に形成されている各ワード線と電気的に接続される。尚、図9に示されるように、本実施形態では、第1の実施形態と同様に各ワード線と接続される低抵抗配線が1箇所に形成されるが、奇数行に係るワード線上に形成される低抵抗配線と偶数行に係るワード線上に形成される低抵抗配線の長さが不均等になるよう形成する。
以下においても、第1の実施形態と同様に、説明の都合上、各ワード線の上部領域を行方向に分割して構成される小領域を便宜的に考え、左(ワード線ドライブ回路21の配置側)から順に第1小領域、第2小領域と呼称する。尚、本実施形態では、各ワード線の上部領域を左から略1:2に分割して形成される2領域に対して、夫々左から上記第1小領域、及び第2小領域と呼称するものとする。
このとき、低抵抗配線25a5は、ワード線22aの上部領域の内の第1小領域内に形成され、コンタクト26a11及びコンタクト26a12においてワード線22aと電気的に接続されている。一方、低抵抗配線25b4は、ワード線22bの上部領域の内の第2小領域内に形成され、コンタクト26b10、及びコンタクト26b11においてワード線22bと電気的に接続されている。又、第3行以下の各ワード線上に形成される低抵抗配線は、第1の実施形態と同様、隣接行において列方向に互いに対向しないよう、同一列位置において形成位置が一行おきに交互に構成されている。即ち、第3行に係るワード線22c以下、奇数行に係る各ワード線の上部領域においては、第1小領域に低抵抗配線が形成され(第3行においては25c5に該当)、第4行に係るワード線22d以下、偶数行に係る各ワード線の上部領域においては、第2小領域に低抵抗配線が夫々形成される(第4行においては25d4に該当)。各行における低抵抗配線がこのように構成されることで、隣接行に係る低抵抗配線同士のショートの防止を図っている。尚、本実施形態においても、各低抵抗配線はその略両端位置に形成される各コンタクトによってワード線と接続されているものとする。
図10は、図9において、直線La21−La22で切断したときの断面図(図10(a))、及び直線Lb21−Lb22で切断したときの断面図(図10(b))である。
このとき、第1の実施形態と同様、低抵抗配線が配線されていない場合の各ワード線の行方向の最大抵抗値をRとし、低抵抗配線が各ワード線に対して十分抵抗率が小さいものとすると、ワード線22aにおいて低抵抗配線25a5を配線した場合に抵抗値が最大となる箇所は、ワード線22aをドライブするワード線ドライブ回路21に最も近い位置である点a21から最もワード線ドライブ回路21から離れた位置である点a22までの間のワード線抵抗であって、この値は2R/3である。即ち、低抵抗配線25a5を配線しない場合と比較して最大抵抗値をRから2R/3に低減することができる。他の奇数行に係る最大抵抗値についても同様である。
一方で、ワード線22bにおいて低抵抗配線25b4を配線した場合に抵抗値が最大となる箇所は、ワード線22bをドライブするワード線ドライブ回路21に最も近い位置である点b21から、コンタクト26b10とコンタクト26b11の略中間位置である点b25までの間のワード線抵抗であって、この値は2R/3である。即ち、低抵抗配線25b4を配線しない場合と比較して最大抵抗値をRから2R/3に低減することができる。他の偶数行に係る最大抵抗値についても同様である。
このように、本実施形態においても、第1の実施形態と同様、ワード線ドライブ回路21をメモリセルアレイ10の片側一方向にのみ有する構成の下で、低抵抗配線を配線しない場合と比較して各ワード線抵抗の最大抵抗値を低減することができる。これによって最小抵抗値を実現するメモリセルと最大抵抗値を実現するメモリセルとの間での信号伝達遅延が抑制される。特に、第1の実施形態と比較した場合、各ワード線毎に上部領域に形成される低抵抗配線の数は同一である(共に各ワード線毎に1線の低抵抗配線を形成している)が、全ワード線における最大抵抗値について比較すると、第1の実施形態においては3R/4(偶数行)であるのに対し、本実施形態では2R/3(奇数行、偶数行とも)であり、本実施形態の場合の方が最大抵抗値を低減する効果が高いことが分かる。即ち、ワード線上部領域を不均等に(本実施形態においては1:2に)分割して形成される小領域内に低抵抗配線を配線することで、均等に分割する場合よりも最大抵抗値を低減できることが分かる。
尚、不均等に分割する際、ワードドライブ回路21に最も近い位置に形成される小領域の大きさを最小とし、ワードドライブ回路21から最も離れた位置に形成される小領域の大きさを最大とするように分割することで、最大抵抗値の低減効果を図ることができる。例えば、第2の実施形態のように、ワード線の上部領域を4の小領域に分割する場合には、左から1:1:1:2の割合で分割することにより全ワード線における最大抵抗値が3R/5となり、第2の実施形態における最大抵抗値の5R/8よりも低減することが可能となる。
同様に、第3の実施形態においては実質的にワード線の上部領域を3の小領域に分割している場合に相当するが(第3の実施形態内では4の小領域に分割するとして説明を行っているが、偶数行のワード線の上部領域に形成される低抵抗配線は、第3の実施形態における第2小領域と第3小領域に渡って形成されるものであり、この第2小領域と第3小領域とを合わせて一の小領域と見なすことができるため、実質的に3の小領域に分割されていると言える)、左から1:2:2の割合で分割することにより全ワード線における最大抵抗値が3R/5となり、第3の実施形態における最大抵抗値の5R/8よりも低減することが可能となる。
以上の各実施形態によれば、ワード線の上部領域に対する分割数を多くして各ワード線の上部領域に形成される低抵抗配線数を増やすことで最大抵抗値は低減され、又、各ワード線の上部領域を分割する際に一定の不均等な割合に分割することで、完全に均等に分割する場合と比較して最大抵抗値が低減される。
ところで、図2に示されるようなマトリクス状にメモリセルが配置される構成の場合、同一ビット線に接続されるメモリセルのゲートに接続されるワード線の接続点と、ワード線ドライブ回路との間の抵抗にバラツキが存在すると、同一ビット線に接続される各メモリセルからの読み出しに時間差が生じる。特に、列方向に隣接するメモリセル間においてこのワード線抵抗のバラツキが存在すると、隣接メモリセルに記憶されるデータを読み出すに時間差が発生し、読み出し時間が遅いメモリセルに合わせて後段の信号処理を行うことで読み出しスピードの遅延が生じてしまう。
図11は、同一ビット線に接続されるメモリセルのゲートに接続されるワード線の接続点と、ワード線ドライブ回路との間のワード線抵抗のバラツキの範囲を上記第1〜第3の各実施形態、及び図12に示す従来構成の場合についてグラフ化したものである。尚、各項目とも、同一ビット列において、奇数行に係るワード線抵抗に対する偶数行に係るワード線抵抗の差(奇数行の抵抗値−偶数行の抵抗値)の範囲をグラフによって表現している。
従来構成の場合、両方向からドライブを行うため、ワード線ドライブ回路93によってドライブされる対象となる奇数行のワード線において、当該ドライブ回路93の最も近傍位置では抵抗値が0となるが、かかる列位置における偶数行のワード線においては、ワード線ドライブ回路94によってドライブされるため、そのワード線抵抗がR/2となり、従って、そのビット列位置における抵抗差は−R/2となる。逆に、奇数行のワード線において、ワード線ドライブ回路94の最も近傍の位置では、ワード線抵抗値がR/2となるが、かかる列位置における偶数行のワード線においては抵抗値が0となるため、そのビット列位置における抵抗差はR/2となる。即ち、従来構成では、同一ビット列におけるワード線抵抗の抵抗差は−R/2から+R/2までの範囲を取り得る。
これに対し、本発明装置の各実施形態のように、一方向からのドライブを行うことにより、ワード線抵抗の抵抗差の範囲を抑制することができる。即ち、第1の実施形態の場合、偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最も小さい場合は、コンタクト26a2が位置するビット列であり、この場合、奇数行のワード線抵抗は0であるのに対し、偶数行のワード線抵抗はR/2となるため、その抵抗差が−R/2となる。又、何れのワード線もワード線ドライブ回路94側からビット列位置までの抵抗値であるため、ワード線ドライブ回路94側に低抵抗配線を有する奇数行の抵抗値が偶数行の抵抗値を上回ることがなく、即ち、同一ビット列におけるワード線抵抗の抵抗差は−R/2から0までの範囲となり、従来構成と比較してその範囲を抑制することができる。このことは、同一ビット列におけるメモリセルに対する信号伝達に対する遅延を抑制できることを表している。
同様に、第2の実施形態の場合には、コンタクト26a4が位置するビット列、及びコンタクト26a6が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗がR/4であるのに対し、偶数行のワード線抵抗はR/2となるため、その抵抗差が−R/4となる。尚、第1の実施形態と同様、ワード線ドライブ回路94側に低抵抗配線を有する奇数行の抵抗値が偶数行の抵抗値を上回ることがなく、同一ビット列におけるワード線抵抗の抵抗差は−R/4から0までの範囲となり、第1の実施形態と比較して更に抵抗差を抑制することができる。
第3の実施形態の場合、コンタクト26a8が位置するビット列及びコンタクト26a10が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗が0であるのに対し、偶数行のワード線抵抗はR/4となるため、その抵抗差は−R/4となる。又、コンタクト26a9が位置するビット列においては偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最大となり、かかる位置においては、奇数行のワード線抵抗値がR/2であるのに対し、偶数行のワード線抵抗はR/4であるため、その抵抗差はR/4となる。この場合、第2の実施形態と比較すると抵抗差の範囲が広がるものの、従来構成よりは抵抗差を抑制することができる。
又、第4の実施形態の場合、コンタクト26a12が位置するビット列において偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最小となり、かかる位置においては、奇数行のワード線抵抗が0であるのに対し、偶数行のワード線抵抗はR/3となるため、その抵抗差は−R/3となる。又、コンタクト26a22が位置するビット列においては偶数行のワード線抵抗値に対する奇数行のワード線抵抗値が最大となり、かかる位置においては、奇数行のワード線抵抗値が2R/3であるのに対し、偶数行のワード線抵抗はR/3であるため、その抵抗差はR/3となる。この場合、同数の小領域に分割してパターン形成を行った第1の実施形態と比較すると、抵抗差の範囲が広がるものの従来構成よりは抵抗差を抑制することができる。又、抵抗差の絶対値で比較した場合には第1の実施形態よりもその差は向上する。
上述の各実施形態のように、ワード線ドライブ回路をメモリセルアレイの一方向に配置し、又、各ワード線の上部領域を一以上の複数の小領域に分割した一又は複数の小領域内に、隣接行の同一列位置において互いに列方向に対向することのないように低抵抗配線を形成してワード線と電気的に接続してワード線抵抗を低下させることで、占有面積の縮小化と信号伝達時間の遅延抑制を両立することができる。又、信号伝達時間の遅延が抑制できることにより、後段の読み出し回路の設計が容易化される。
尚、上述の各実施形態では、いずれも奇数行のワード線上の低抵抗配線を最もワード線ドライブ回路寄りに形成するものとしたが、この偶数行と奇数行を入れ替えても構わないし、そもそも上述した低抵抗配線の形成パターンはあくまで一例であるので、これらの形成パターンに限定されるものではない。
即ち、第2の実施形態ではワード線の上部領域を4の小領域に均等に分割することで、ワード線抵抗の最大値及び同一ビット列位置におけるワード線抵抗差の抑制を図っているが、更に細分化することでこれらの値を小さくすることができる。しかしながら、これによってワード線との接続のためのコンタクト領域が増大することとなるので、メモリセルアレイの面積に応じて分割数を決定するのが好ましい。
又、第3の実施形態のように、行方向に隣接する2以上の小領域に渡って低抵抗配線を形成しても構わないし、一の低抵抗配線がワード線と接続されるコンタクトを3以上有するものとしても構わない。更には第4の実施形態のように、ワード線の上部領域を不均等に分割して形成される小領域内に低抵抗配線を形成しても構わない。尚、上記各実施形態では、各低抵抗配線の略両端位置にコンタクトが形成されるものとしたが、必ずしも低抵抗配線の両端位置に形成される必要はなく、少なくとも一の低抵抗配線に対してワード線と電気的に接続される2以上のコンタクトが形成されていれば良い。
又、上記の各実施形態では、本発明装置が図2に示されるようなNAND型のフラッシュメモリを想定して説明したが、これに限られず、NOR型のフラッシュメモリや、その他のEPROM、或いはDRAM等に対しても同様に実現することができる。更に、ワード線が多重に分割されることで複数のサブワード線を構成する分割ワード線ドライバ方式に対しても同様に適用可能である。
1: 本発明に係る半導体記憶装置
10: メモリセルアレイ
11: ロウデコーダ
12: カラムデコーダ
13: センスアンプ
14: カラム電圧制御回路
15: ロウ電圧制御回路
16: ステートマシン
17: アドレスバッファ
18: コマンドステートインターフェース
19: I/Oバッファ
21: ワード線ドライブ回路
22a、22b、22c、22d、・・・: ワード線
23a、23b、23c、23d、・・・: ビット線
24: メモリセル
25a、25a1、25a2、25a3、25a4、25a5、25b、25b1、25b2、25b3、25b4、25c、25c1、25c2、25c3、25c4、25c5、25d、25d1、25d2、25d3、25d4、・・・: 低抵抗配線
26a1、26a2、26a3、26a4、26a5、26a6、26a7、26a8、26a9、26a10、26a11、26a12、26b1、26b2、26b3、26b4、26b5、26b6、26b7、26b8、26b9、26b10、26b11、・・・: コンタクト
91: メモリセル
91a、91b: 領域
96a、96b、96c、96d、・・・: 低抵抗配線
97a1、97a2、97b1、97b2、・・・: コンタクト
10: メモリセルアレイ
11: ロウデコーダ
12: カラムデコーダ
13: センスアンプ
14: カラム電圧制御回路
15: ロウ電圧制御回路
16: ステートマシン
17: アドレスバッファ
18: コマンドステートインターフェース
19: I/Oバッファ
21: ワード線ドライブ回路
22a、22b、22c、22d、・・・: ワード線
23a、23b、23c、23d、・・・: ビット線
24: メモリセル
25a、25a1、25a2、25a3、25a4、25a5、25b、25b1、25b2、25b3、25b4、25c、25c1、25c2、25c3、25c4、25c5、25d、25d1、25d2、25d3、25d4、・・・: 低抵抗配線
26a1、26a2、26a3、26a4、26a5、26a6、26a7、26a8、26a9、26a10、26a11、26a12、26b1、26b2、26b3、26b4、26b5、26b6、26b7、26b8、26b9、26b10、26b11、・・・: コンタクト
91: メモリセル
91a、91b: 領域
96a、96b、96c、96d、・・・: 低抵抗配線
97a1、97a2、97b1、97b2、・・・: コンタクト
Claims (6)
- データを記憶可能なメモリセルを行方向及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイと、同一行にある前記メモリセルが共通に接続される複数のワード線と、同一列にある前記メモリセルが共通に接続される複数のビット線とを有してなる半導体記憶装置であって、
前記複数のワード線夫々をドライブするワード線ドライブ回路を前記メモリセルアレイの片側一方向に有し、
前記複数のワード線夫々が、各ワード線の上部領域の少なくとも一部に前記ワード線と平行に形成された前記ワード線より抵抗率の低い低抵抗配線と離散的な電気的接続を有しており、
隣接する前記ワード線の上部領域に形成される前記低抵抗配線が互いに列方向に対向しないように構成されることを特徴とする半導体記憶装置。 - 前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に3以上分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記低抵抗配線が、前記ワード線毎に、前記ワード線の上部領域が行方向に不均等に分割されて構成される複数の小領域の内の一の前記小領域内、又は複数の前記小領域内に形成されることを特徴とする請求項1又は請求項2に記載の半導体記憶装置。
- 分割されて構成される前記複数の小領域の内、前記ワード線ドライブ回路に最も近い位置に構成される前記小領域の大きさを最小とし、前記ワード線ドライブ回路から最も離れた位置に構成される前記小領域の大きさを最大とするように前記ワード線の上部領域の分割を行うことを特徴とする請求項3に記載の半導体記憶装置。
- 前記低抵抗配線が、同一の前記小領域内において前記ワード線と3以上の電気的接続点を有することを特徴とする請求項2〜請求項4の何れか1項に記載の半導体記憶装置。
- 前記低抵抗配線が形成される前記小領域と前記低抵抗配線が形成されない前記小領域が列方向に交互に構成されることを特徴とする請求項2〜請求項5の何れか1項に記載の半導体記憶装置。
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Publication number | Priority date | Publication date | Assignee | Title |
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