JPH02263468A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02263468A JPH02263468A JP1085389A JP8538989A JPH02263468A JP H02263468 A JPH02263468 A JP H02263468A JP 1085389 A JP1085389 A JP 1085389A JP 8538989 A JP8538989 A JP 8538989A JP H02263468 A JPH02263468 A JP H02263468A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- wiring layer
- switching transistors
- gate electrode
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願の発明は、フリップフロップと一対のスイッチング
トランジスタとで構成されているメモリセルを有する半
導体メモリに関するものである。
トランジスタとで構成されているメモリセルを有する半
導体メモリに関するものである。
請求項１の発明は、上記の様な半導体メモリにおいて、
互いに隣接している２つのメモリセルの各々のスイッチ
ングトランジスタによって共有されているソース・ドレ
イン領域とビット綿とを配線層を介して２個所で接続す
ることによって、製造歩留及び信頼性を高めることがで
きる様にしたものである。
互いに隣接している２つのメモリセルの各々のスイッチ
ングトランジスタによって共有されているソース・ドレ
イン領域とビット綿とを配線層を介して２個所で接続す
ることによって、製造歩留及び信頼性を高めることがで
きる様にしたものである。
請求項２の発明は、上記の様な半導体メモリにおいて、
互いに隣接している２つのメモリセルの各々のスイッチ
ングトランジスタのゲート電掻上の領域間では配線層を
介してビット線を電気的に接続し、ビット線の欠除部に
おいてゲート電極の分路をゲート電極に沿って延在させ
ることによって、簡単な製造プロセスで高速化が可能で
ある様にしたものである。
互いに隣接している２つのメモリセルの各々のスイッチ
ングトランジスタのゲート電掻上の領域間では配線層を
介してビット線を電気的に接続し、ビット線の欠除部に
おいてゲート電極の分路をゲート電極に沿って延在させ
ることによって、簡単な製造プロセスで高速化が可能で
ある様にしたものである。
フリップフロップと一対のスイッチングトランジスタと
で構成されているメモリセルを有する半導体メモリの一
種に、ＭＯ３−３ＲＡＭがある。
で構成されているメモリセルを有する半導体メモリの一
種に、ＭＯ３−３ＲＡＭがある。
このＭＯ５−３ＲＡＭでは、互いに隣接している２つの
メモリセルの各々のスイッチングトランジスタによって
共有されているソース・ドレイン領域とビット線とが電
気的に接続されている。
メモリセルの各々のスイッチングトランジスタによって
共有されているソース・ドレイン領域とビット線とが電
気的に接続されている。
しかし、これらのソース・ドレイン領域とビット綿とを
直接に接続すると、各々のスイッチングトランジスタの
ゲート電極のためにコンタクト窓が深くなり、ビット線
の段差被覆性が良くない。
直接に接続すると、各々のスイッチングトランジスタの
ゲート電極のためにコンタクト窓が深くなり、ビット線
の段差被覆性が良くない。
そこで本願の出願人は、特願昭６２−１８６３８８号に
おいて、第５図に示す様な半導体メモリを提案した。
おいて、第５図に示す様な半導体メモリを提案した。
即ち、このＭＯ３−３ＲＡＭでは、互いに隣接している
２つのメモリセルの各々のスイッチングトランジスタ１
工、１２によってソース・ドレイン領域領域１３が共有
されており、このソース・ドレイン領域１３から一方の
スイッチングトランジスタ１１のゲート電極１４つまり
ワード線上にまで多結晶Ｓｉ製の配線層１５が延在して
いる。
２つのメモリセルの各々のスイッチングトランジスタ１
工、１２によってソース・ドレイン領域領域１３が共有
されており、このソース・ドレイン領域１３から一方の
スイッチングトランジスタ１１のゲート電極１４つまり
ワード線上にまで多結晶Ｓｉ製の配線層１５が延在して
いる。
そして、配線層１５に達するコンタクト窓１６がゲート
電極１４上の領域に形成されており、このコンタクト窓
１６を介して、ＡＡ’製のビット線１７が配線層１５に
接続されている。
電極１４上の領域に形成されており、このコンタクト窓
１６を介して、ＡＡ’製のビット線１７が配線層１５に
接続されている。
従ってこのＭＯ３ＳＲＡＭでは、コンタクト窓１６が浅
く、ビット線１７の段差被覆性が良い。
く、ビット線１７の段差被覆性が良い。
しかし上述のＭＯ３−３ＲＡＭでは、ビット線１７と配
ｖＡ層１５とのコンタクト窓１６が１つしかないので、
何らかの理由でコンタクト窓１６で接続不良が発生すれ
ば、ビット線１７とソース・ドレイン領域Ｉ３とも接続
されない。
ｖＡ層１５とのコンタクト窓１６が１つしかないので、
何らかの理由でコンタクト窓１６で接続不良が発生すれ
ば、ビット線１７とソース・ドレイン領域Ｉ３とも接続
されない。
従ってこのＭＯＳ −Ｓ ＲＡＭでは、製造歩留及び信
頼性が必ずしも高くない。
頼性が必ずしも高くない。
また、スイッチングトランジスタ１１．１２のゲート電
極１４．１８が多結晶Ｓｉやポリサイド等から成ってい
るので、へｌ製の分路を設けてゲート電極１４．１８の
上杭を低減させることが、ＭＯ３−３’ＲＡＭの高速化
に有効である。
極１４．１８が多結晶Ｓｉやポリサイド等から成ってい
るので、へｌ製の分路を設けてゲート電極１４．１８の
上杭を低減させることが、ＭＯ３−３’ＲＡＭの高速化
に有効である。
しかし、ビット線１７もＡＮ製であり且つ平面的にはビ
・ノド線１７とゲート電極１４．１８とが交叉している
ので、ゲート電↑函１４．１８用のＡｌ製の分路を形成
するには、ビット線１７用のＡ１層と分路用のＡｆｆ層
とを形成する必要がある。
・ノド線１７とゲート電極１４．１８とが交叉している
ので、ゲート電↑函１４．１８用のＡｌ製の分路を形成
するには、ビット線１７用のＡ１層と分路用のＡｆｆ層
とを形成する必要がある。
従って、第５図に示したＭＯ３−３ＲＡＭでは、簡単な
製造プロセスでは高速化を実現することができない。
製造プロセスでは高速化を実現することができない。
請求項１の半導体メモリでは、互いに隣接している２つ
のメモリセルの各々のスイッチングトランジスタ１１、
Ｉ２によって共有されているソース・ドレイン領域１３
に接続されると共にこれらのスイッチングトランジスタ
１１．１２の各々のゲート電極１４．１８上にまで延在
している配線層１５を有し、前記各々のゲート電極１４
．１８上の第１及び第２の領域１６．２１で前記配線層
１５とビット線１７とが接続されており、前記ビア）線
１７が前記第１及び第２の領域１６．２１を結んで延在
している。
のメモリセルの各々のスイッチングトランジスタ１１、
Ｉ２によって共有されているソース・ドレイン領域１３
に接続されると共にこれらのスイッチングトランジスタ
１１．１２の各々のゲート電極１４．１８上にまで延在
している配線層１５を有し、前記各々のゲート電極１４
．１８上の第１及び第２の領域１６．２１で前記配線層
１５とビット線１７とが接続されており、前記ビア）線
１７が前記第１及び第２の領域１６．２１を結んで延在
している。
請求項２の半導体メモリでは、互いに隣接している２つ
のメモリセルの各々のスイソチングトランジスタ１１．
１２によって共有されているソース・ドレイン領域１３
に接続されると共にこれらのスイッチングトランジスタ
１１．１２の各々のゲート電極１４．１８上にまで延在
している配線層１５を有し、前記各々のゲート電極１４
．１８上の第１及び第２の領域１６．２１で前記配線層
１５とビ・ノド線１７とが接続されており、前記第１及
び第２の領域１６．２１間における前記ビット線１７の
欠除部を前記ゲート電極１４．１８の分路２２がこれら
のゲート電極１４．１日に沿って延在している。
のメモリセルの各々のスイソチングトランジスタ１１．
１２によって共有されているソース・ドレイン領域１３
に接続されると共にこれらのスイッチングトランジスタ
１１．１２の各々のゲート電極１４．１８上にまで延在
している配線層１５を有し、前記各々のゲート電極１４
．１８上の第１及び第２の領域１６．２１で前記配線層
１５とビ・ノド線１７とが接続されており、前記第１及
び第２の領域１６．２１間における前記ビット線１７の
欠除部を前記ゲート電極１４．１８の分路２２がこれら
のゲート電極１４．１日に沿って延在している。
〔作用）
請求項１の半導体メモリでは、スイッチングトランジス
タ１１．１２によって共有されているソース・ドレイン
領域１３は配線Ｎ１５を介してビット線１７と２個所で
接続されている。
タ１１．１２によって共有されているソース・ドレイン
領域１３は配線Ｎ１５を介してビット線１７と２個所で
接続されている。
請求項２０半導体メモリでは、ゲート電極１４．１８の
分路２２とビット線１７とが平面的に交叉していない。
分路２２とビット線１７とが平面的に交叉していない。
従って、ゲート電極１４．１８の分路２２とビット線１
７とを同一の導電層で同時に形成することができ、新た
に導電層も新たな工程をも必要としない。
７とを同一の導電層で同時に形成することができ、新た
に導電層も新たな工程をも必要としない。
以下、ＭＯＳ−ＳＲＡＭに適用した本願の発明の第１及
び第２実施例を、第１図〜第４図を参照しながら説明す
る。
び第２実施例を、第１図〜第４図を参照しながら説明す
る。
第１図が、第１実施例を示している。この第１実施例は
、配線層１５がソース・ドレイン領域１３からスイッチ
ングトランジスタ１１のゲート電極１４上のみならずス
イッチングトランジスタ１２のゲート電極１８上へも延
在しており、このゲート電極１８上の領域にもコンタク
ト窓２１が形成され、このコンタクト窓２１をも介して
ビット線１７が配線層１５に接続されていることを除い
て、第５図に示したＭＯＳ−３ＲＡＭと実質的に同様の
構成を有している。
、配線層１５がソース・ドレイン領域１３からスイッチ
ングトランジスタ１１のゲート電極１４上のみならずス
イッチングトランジスタ１２のゲート電極１８上へも延
在しており、このゲート電極１８上の領域にもコンタク
ト窓２１が形成され、このコンタクト窓２１をも介して
ビット線１７が配線層１５に接続されていることを除い
て、第５図に示したＭＯＳ−３ＲＡＭと実質的に同様の
構成を有している。
従ってこの第１実施例では、ビット線１７と配線層１５
とのコンタクト窓１６．２１が２つあり、何らかの理由
でコンタクト窓１６．２１の一方で接続不良が発生して
も、他方のコンタクト窓２１．１６を介してビット線エ
フとソース・ドレイン領域１３との接続が確保される。
とのコンタクト窓１６．２１が２つあり、何らかの理由
でコンタクト窓１６．２１の一方で接続不良が発生して
も、他方のコンタクト窓２１．１６を介してビット線エ
フとソース・ドレイン領域１３との接続が確保される。
第２図〜第４図は、第２実施例を示している。
この第２実施例は、コンタクト窓１６．２１の間ではビ
ット線１７が延在しておらず、このビット線１７の欠除
部をゲート電極１４．１８のｌ製の分路２２がゲート電
極１４．１８に沿って延在していることを除いて、上述
の第１実施例と実質的に同様の構成を有している。
ット線１７が延在しておらず、このビット線１７の欠除
部をゲート電極１４．１８のｌ製の分路２２がゲート電
極１４．１８に沿って延在していることを除いて、上述
の第１実施例と実質的に同様の構成を有している。
コンタクト窓１６．２１の間ではビット線１７が延在し
ていないが配線層１５が延在しているので、−列のビッ
ト線１７は総て電気的に接続されている。
ていないが配線層１５が延在しているので、−列のビッ
ト線１７は総て電気的に接続されている。
分路２２は２本のゲート電極１４．１８に対して１本し
かないが、第４図に示す様に、アドレスデコーダ２３に
接続されているゲート電極１４．１８は複数のメモリセ
ルアレイ２４上を延在しており、分路２２が接続されて
いるゲート電極１４．１８がメモリセルアレイ２４同士
の分割領域２５で切り換わっている。従って、何れのゲ
ート電極１４．１８の抵抗も、同程度にまで低減されて
いる。
かないが、第４図に示す様に、アドレスデコーダ２３に
接続されているゲート電極１４．１８は複数のメモリセ
ルアレイ２４上を延在しており、分路２２が接続されて
いるゲート電極１４．１８がメモリセルアレイ２４同士
の分割領域２５で切り換わっている。従って、何れのゲ
ート電極１４．１８の抵抗も、同程度にまで低減されて
いる。
なお、第３図に示す様に、メモリセルのフリップフロッ
プを構成しているドライバトランジスタ２６のゲート電
極２７も、スイッチングトランジスタ１１．１２のゲー
ト電極１４．１８と同じ第１層目の多結晶Ｓｉ層によっ
て形成されている。
プを構成しているドライバトランジスタ２６のゲート電
極２７も、スイッチングトランジスタ１１．１２のゲー
ト電極１４．１８と同じ第１層目の多結晶Ｓｉ層によっ
て形成されている。
また、フリップフロップを構成している抵抗素子２８は
、第３層目の多結晶Ｓｉ層によって形成されている。
、第３層目の多結晶Ｓｉ層によって形成されている。
この様な第２実施例では、ビット線１７と分路２２とは
、同一のＡ１層を同時にパターニングすることによって
形成可能である。従って、分路２２を形成するためにビ
ット線１７とは別のＡ１層を形成してこのへ１層をパタ
ーニングするという必要がなく、第５図に示したＭＯＳ
−ＳＲＡＭと同様のプロセスで製造可能である。
、同一のＡ１層を同時にパターニングすることによって
形成可能である。従って、分路２２を形成するためにビ
ット線１７とは別のＡ１層を形成してこのへ１層をパタ
ーニングするという必要がなく、第５図に示したＭＯＳ
−ＳＲＡＭと同様のプロセスで製造可能である。
請求項１の半導体メモリでは、スイッチングトランジス
タによって共有されているソース・ドレイン領域は配線
層を介してビット線と２個所で接続されているので、製
造歩留及び信頼性が高い。
タによって共有されているソース・ドレイン領域は配線
層を介してビット線と２個所で接続されているので、製
造歩留及び信頼性が高い。
請求項２の半導体メモリでは、ゲート電極の分路とビッ
ト線とを同一の導電層で同時に形成することができ、新
たな導電層も新たな工程をも必要としないので、簡単な
製造プロセスで高速化が可能である。
ト線とを同一の導電層で同時に形成することができ、新
たな導電層も新たな工程をも必要としないので、簡単な
製造プロセスで高速化が可能である。
１３−−一−・−・
１５− ・−一一一一
１７−−−−・・・
２１−−−−−−・
２２−−−−−・・・
である。
代
ソース・ドレイ
ゲート電極
・・配線層
・−コンタクト窓
ビット線
・−ゲート電極
・コンタクト窓
・−・分路
ン領域
埋入
上屋
第１図は本願の発明の第１実施例の要部の側断面図、第
２図は第２実施例の要部の側断面図、第３図は第２実施
例の平面図、第４図は第２実施例の概念的な平面図であ
る。 第５図は本願の先願に開示されている例の要部の側断面
図である。 なお図面に用いた符号において、
２図は第２実施例の要部の側断面図、第３図は第２実施
例の平面図、第４図は第２実施例の概念的な平面図であ
る。 第５図は本願の先願に開示されている例の要部の側断面
図である。 なお図面に用いた符号において、
Claims (1)
- 【特許請求の範囲】 １、フリップフロップと一対のスイッチングトランジス
タとで構成されているメモリセルを有する半導体メモリ
において、 互いに隣接している２つの前記メモリセルの各々の前記
スイッチングトランジスタによって共有されているソー
ス・ドレイン領域に接続されると共にこれらのスイッチ
ングトランジスタの各々のゲート電極上にまで延在して
いる配線層を有し、前記各々のゲート電極上の第１及び
第２の領域で前記配線層とビット線とが接続されており
、前記ビット線が前記第１及び第２の領域を結んで延在
している半導体メモリ。 ２、フリップフロップと一対のスイッチングトランジス
タとで構成されているメモリセルを有する半導体メモリ
において、 互いに隣接している２つの前記メモリセルの各々の前記
スイッチングトランジスタによって共有されているソー
ス・ドレイン領域に接続されると共にこれらのスイッチ
ングトランジスタの各々のゲート電極上にまで延在して
いる配線層を有し、前記各々のゲート電極上の第１及び
第２の領域で前記配線層とビット線とが接続されており
、前記第１及び第２の領域間における前記ビット線の欠
除部を前記ゲート電極の分路がこれらのゲート電極に沿
って延在している半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085389A JPH02263468A (ja) | 1989-04-04 | 1989-04-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085389A JPH02263468A (ja) | 1989-04-04 | 1989-04-04 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02263468A true JPH02263468A (ja) | 1990-10-26 |
Family
ID=13857395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085389A Pending JPH02263468A (ja) | 1989-04-04 | 1989-04-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02263468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007334974A (ja) * | 2006-06-14 | 2007-12-27 | Sharp Corp | 半導体記憶装置 |
-
1989
- 1989-04-04 JP JP1085389A patent/JPH02263468A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007334974A (ja) * | 2006-06-14 | 2007-12-27 | Sharp Corp | 半導体記憶装置 |
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