JP2590900B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JP2590900B2 JP2590900B2 JP62186388A JP18638887A JP2590900B2 JP 2590900 B2 JP2590900 B2 JP 2590900B2 JP 62186388 A JP62186388 A JP 62186388A JP 18638887 A JP18638887 A JP 18638887A JP 2590900 B2 JP2590900 B2 JP 2590900B2
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- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上で延びているワード線をビッ
ト線が跨いでおり、データ転送用のトランジスタのビッ
ト線と接続されるべき電気的接続領域が半導体基板中に
形成されているメモリ装置に関するものである。
ト線が跨いでおり、データ転送用のトランジスタのビッ
ト線と接続されるべき電気的接続領域が半導体基板中に
形成されているメモリ装置に関するものである。
本発明は、上記の様なメモリ装置において、互いに隣
接している電気的接続領域から互いに反対側のワード前
上まで順次に導電層を延ばし、ワード線上で導電層とビ
ット線とを接続することによって、信頼性を高める様に
したものである。
接している電気的接続領域から互いに反対側のワード前
上まで順次に導電層を延ばし、ワード線上で導電層とビ
ット線とを接続することによって、信頼性を高める様に
したものである。
例えばSRAMでは、一般に、半導体基板上で延びている
ワード線をビット線が跨いでおり、データ転送用のトラ
ンジスタのビット線と接続されるべき電気的接続領域が
半導体基板中に形成されている。
ワード線をビット線が跨いでおり、データ転送用のトラ
ンジスタのビット線と接続されるべき電気的接続領域が
半導体基板中に形成されている。
そして従来は、ビット線から電気的接続領域にまで達
するコンタクト窓を形成し、このコンタクト窓を介して
ビット線と電気的接続領域とを直接に接続していた。
するコンタクト窓を形成し、このコンタクト窓を介して
ビット線と電気的接続領域とを直接に接続していた。
しかしこの方法では、コンタクト窓が深いためにビッ
ト線の段差被覆性が悪く、このためにメモリ装置の信頼
性が必ずしも高くなかった。
ト線の段差被覆性が悪く、このためにメモリ装置の信頼
性が必ずしも高くなかった。
そこで本出願人は、第３図に示す様に、データ転送用
のトランジスタ11、12の電気的接続領域つまりソース・
ドレイン領域13とビット線14との間に導電層15を介在さ
せ、しかもワード線16、17に沿って互いに隣接している
ソース・ドレイン領域13に対する導電層15を層間絶縁膜
を介して互いに異なる層に形成することによって、コン
タクト窓を浅くすると共にビット線のパターンニングの
余裕を大きくして信頼性を改善する方法を特願昭61−18
8246号として先に提案した。
のトランジスタ11、12の電気的接続領域つまりソース・
ドレイン領域13とビット線14との間に導電層15を介在さ
せ、しかもワード線16、17に沿って互いに隣接している
ソース・ドレイン領域13に対する導電層15を層間絶縁膜
を介して互いに異なる層に形成することによって、コン
タクト窓を浅くすると共にビット線のパターンニングの
余裕を大きくして信頼性を改善する方法を特願昭61−18
8246号として先に提案した。
しかしこの方法でも、コンタクト窓が十分に浅いとは
言えず、ビット線の段差被覆性が十分には良くなく、メ
モリ装置の信頼性に問題が残っている。
言えず、ビット線の段差被覆性が十分には良くなく、メ
モリ装置の信頼性に問題が残っている。
本発明によるメモリ装置では、互いに隣接している電
気的接続領域13、34〜36から互いに反対側のワード線1
6、17上まで順次に導電層45〜48が延びており、前記ワ
ード線16、17上で前記導電層45〜48とビット線14、42〜
44とが接続されている。
気的接続領域13、34〜36から互いに反対側のワード線1
6、17上まで順次に導電層45〜48が延びており、前記ワ
ード線16、17上で前記導電層45〜48とビット線14、42〜
44とが接続されている。
本発明によるメモリ装置では、データ転送用のトラン
ジスタ11、12、22、32、33の電気的接続領域13、34〜36
からワード線16、17上まで導電層45〜48が延びており、
この導電層45〜48とビット線14、42〜44とがワード線1
6、17上で接続されている。従って、導電層45〜48とビ
ット線14、42〜44とが電気的接続領域13、34〜36上で接
続されている場合に比べて、ピット線14、42〜44の段差
被覆性が良い。
ジスタ11、12、22、32、33の電気的接続領域13、34〜36
からワード線16、17上まで導電層45〜48が延びており、
この導電層45〜48とビット線14、42〜44とがワード線1
6、17上で接続されている。従って、導電層45〜48とビ
ット線14、42〜44とが電気的接続領域13、34〜36上で接
続されている場合に比べて、ピット線14、42〜44の段差
被覆性が良い。
また、導電層45〜48は互いに隣接している電気的接続
領域13、34〜36から互いに反対側のワード線16、17上ま
で順次に延びている。従って、導電層45〜48を同一のワ
ード線16、17上まで延ばした場合に比べて、ビット線1
4、42〜44との接続部51〜54同士がより離間しており、
ビット線14、42〜44のパターニングの余裕が大きい。
領域13、34〜36から互いに反対側のワード線16、17上ま
で順次に延びている。従って、導電層45〜48を同一のワ
ード線16、17上まで延ばした場合に比べて、ビット線1
4、42〜44との接続部51〜54同士がより離間しており、
ビット線14、42〜44のパターニングの余裕が大きい。
以下、抵抗負荷型のMOS−SRAMに適用した本発明の一
実施例を、第１図及び第２図を参照しながら説明する。
実施例を、第１図及び第２図を参照しながら説明する。
本実施例の１つのメモリセル21は、データ転送用のト
ランジスタ11、22と、データ保持用のトランジスタ23、
24及び抵抗素子25、26とを有している。
ランジスタ11、22と、データ保持用のトランジスタ23、
24及び抵抗素子25、26とを有している。
また、メモリセル21とは線対称なパターンのメモリセ
ル31等がワード線16、17に沿う方向においてメモリセル
21に隣接しており、更に、データ転送用のトランジスタ
11、22、32、33等の一方のソース・ドレイン領域13、34
〜36等を結ぶ線の反対側にも別のメモリセル37、38等が
配されている。
ル31等がワード線16、17に沿う方向においてメモリセル
21に隣接しており、更に、データ転送用のトランジスタ
11、22、32、33等の一方のソース・ドレイン領域13、34
〜36等を結ぶ線の反対側にも別のメモリセル37、38等が
配されている。
ワード線16は、メモリセル21、31等のデータ転送用の
トランジスタ11、22、32、33等のゲート電極を兼用して
おり、またワード線17は、メモリセル37、38等のデータ
転送用のトランジスタのゲート電極を兼用している。
トランジスタ11、22、32、33等のゲート電極を兼用して
おり、またワード線17は、メモリセル37、38等のデータ
転送用のトランジスタのゲート電極を兼用している。
ソース・ドレイン領域13、34は、メモリセル21、37に
よって共有されており、またソース・ドレイン領域35、
36は、メモリセル31、38によって共有されている。
よって共有されており、またソース・ドレイン領域35、
36は、メモリセル31、38によって共有されている。
ソース・ドレイン領域13、34〜36はSi基板41中に形成
されており、ワード線16、17はSi基板41上の第１層目の
多結晶Si層によって形成されている。
されており、ワード線16、17はSi基板41上の第１層目の
多結晶Si層によって形成されている。
本実施例においても、ソース・ドレイン領域13、34〜
36とビット線14、42〜44とを電気的に接続するために、
第２層目の多結晶Si層による導電層45〜48が形成されて
いる。
36とビット線14、42〜44とを電気的に接続するために、
第２層目の多結晶Si層による導電層45〜48が形成されて
いる。
しかし本実施例では、これらの導電層45〜48が、ソー
ス・ドレイン領域13、34〜36から互い違いにワード線1
6、17上にまで延びており、これらのワード線16、17上
に形成されているコンタクト窓51〜54を介してビット線
14、42〜44に接続されている。
ス・ドレイン領域13、34〜36から互い違いにワード線1
6、17上にまで延びており、これらのワード線16、17上
に形成されているコンタクト窓51〜54を介してビット線
14、42〜44に接続されている。
なお、第２図から明らかな様にトランジスタ11、22、
32、33がLDD構造を成しているので、導電層45〜48の段
部は非常に滑らかである。従って、コンタクト窓51〜54
の位置が少し位ずれていても、導電層45〜48とビット線
14、42〜44とは確実に接続されている。
32、33がLDD構造を成しているので、導電層45〜48の段
部は非常に滑らかである。従って、コンタクト窓51〜54
の位置が少し位ずれていても、導電層45〜48とビット線
14、42〜44とは確実に接続されている。
なお、導電層45〜48を第３層目の多結晶Si層によって
形成することも考えられるが、抵抗素子25、26が第３層
目の多結晶Si層によって形成されているので、集積度を
高めるために、導電層45〜48は第２層目の多結晶Si層に
よって形成するのが好ましい。
形成することも考えられるが、抵抗素子25、26が第３層
目の多結晶Si層によって形成されているので、集積度を
高めるために、導電層45〜48は第２層目の多結晶Si層に
よって形成するのが好ましい。
この様な本実施例では、第２図と第３図との比較から
も明らかな様に、コンタクト窓51〜54が第３図の場合よ
りも浅く、ビット線14、42〜44の段差被覆性が良い。
も明らかな様に、コンタクト窓51〜54が第３図の場合よ
りも浅く、ビット線14、42〜44の段差被覆性が良い。
しかも、第１図から明らかな様に、コンタクト窓51〜
54がワード線16、17上に交互に形成されているので、ソ
ース・ドレイン領域13、34〜36上に形成されている場合
に比べてこれらのコンタクト窓51〜54同士がより離間し
ている。従って、ビット線14、42〜44の特にコンタクト
窓51〜54近傍の部分のパターニングの余裕が大きい。
54がワード線16、17上に交互に形成されているので、ソ
ース・ドレイン領域13、34〜36上に形成されている場合
に比べてこれらのコンタクト窓51〜54同士がより離間し
ている。従って、ビット線14、42〜44の特にコンタクト
窓51〜54近傍の部分のパターニングの余裕が大きい。
本発明によるメモリ装置では、ビット線の段差被覆性
が良く、しかもビット線のパターニングの余裕が大きい
ので、信頼性が高い。
が良く、しかもビット線のパターニングの余裕が大きい
ので、信頼性が高い。
第１図は本発明の一実施例の平面図、第２図は第１図の
II−II線における断面図である。 第３図は本願の先願の第２図と同様の断面図である。 なお図面に用いた符号において、 11,12,22,32,33……トランジスタ 13,34〜36……ソース・ドレイン領域 14,42〜44……ビット線 16,17……ワード線 45〜48……導電層 51〜54……コンタクト窓 である。
II−II線における断面図である。 第３図は本願の先願の第２図と同様の断面図である。 なお図面に用いた符号において、 11,12,22,32,33……トランジスタ 13,34〜36……ソース・ドレイン領域 14,42〜44……ビット線 16,17……ワード線 45〜48……導電層 51〜54……コンタクト窓 である。
Claims (1)
- 【請求項１】複数のワード線が半導体基板上で互いに沿
って延びており、複数のビット線が前記複数のワード線
を跨いで延びており、複数のデータ転送用のトランジス
タの前記ビット線と接続されるべき電気的接続領域が前
記ワード線同士の間でこれらのワード線に沿う様に前記
半導体基板中に形成されているメモリ装置において、 互いに隣接している前記電気的接続領域から互いに反対
側の前記ワード線上まで順次に導電層が延びており、 前記ワード線上で前記導電層と前記ビット線とが接続さ
れていることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186388A JP2590900B2 (ja) | 1987-07-25 | 1987-07-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62186388A JP2590900B2 (ja) | 1987-07-25 | 1987-07-25 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430095A JPS6430095A (en) | 1989-01-31 |
| JP2590900B2 true JP2590900B2 (ja) | 1997-03-12 |
Family
ID=16187518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62186388A Expired - Lifetime JP2590900B2 (ja) | 1987-07-25 | 1987-07-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590900B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237336A (ja) * | 1986-04-08 | 1987-10-17 | Asahi Breweries Ltd | 炭酸飲料のスロ−リ−ク測定装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159790A (ja) * | 1985-01-07 | 1986-07-19 | 日本電気株式会社 | 印刷配線板の製造方法 |
-
1987
- 1987-07-25 JP JP62186388A patent/JP2590900B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430095A (en) | 1989-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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